KR100309801B1 - 입출력버스프리차아지기능을갖는반도체메모리장치 - Google Patents

입출력버스프리차아지기능을갖는반도체메모리장치 Download PDF

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Abstract

반도체 메모리 장치에서 데이타 라인을 프리차아지하는 기술에 관한 것으로, 다수개의 메모리셀들을 갖는 메모리어레이와, 데이타 라인을 입력버퍼에 의해 수신되는 데이타입력신호의 로직상태로 구동하기 위한 라이트드라이버를 구비한 반도체 메모리 장치가, 특정 제어상태에 응답하여 소정의 데이타 라인을 프리차아지 및 이퀄라이즈하는 프리차아지수단과, 동작모드를 선택하는 신호를 외부로부터 입력하여 로직조합에 의해 모드선택신호를 발생하는 수단과, 상기 모드선택신호와 상기 컬럼 어드레스스트로우브신호를 논리조합하여 상기 프리차아지수단으로 소정의 동작신호를 발생하기 위한 데이타버스제어신호발생수단과, 컬럼 어드레스 정보에 의해 상기 데이타 라인에 선택된 비트라인을 접속시키고, 상기 모드선택신호가 입력되면 그 접속상태를 끊도록 제어하기 위해 상기 컬럼 어드레스 정보와 상기 모드선택신호의 논리조합에 의해 상기 컬럼 어드레스 선택신호를 발생하는 수단을 갖도록 구성한다. 이와 같은 구성에 따른 데이타 버스 프리차아지 구성은, 반도체 메모리 장치의 데이타 입력에 따른 전력소모를 최소화하고 속도향상을 꾀하거나, 데이타를 입력할 경우와 출력할 경우의 프리차아지 및 이퀄라이즈 레벨을 다르게 정하여 전력소모 및 속도측면에서의 효율화를 꾀하고자 할 경우에 이용한다.

Description

입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH DUAL PRECHARGE CIRCUITS}
제1도는 종래의 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치의 구성도.
제2도는 종래의 입출력버스 프리차아지 기능에 따른 동작타이밍도.
제3도는 본 발명에 따른 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치의 일 실시예의 구성도.
제4도는 본 발명에 따른 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치의 다른 실시예의 구성도.
제5도는 본 발명에 따른 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치의 또 다른 실시예의 구성도.
제6도는 본 발명에 따른 입출력버스 프리차아지 기능에 따른 동작타이밍도.
<도면의 주요부분에 대한 부호의 설명>
DTCP : 라이트 드라이버 구동신호: 데이타 라인
pdtcp : 프리라이트 드라이버 구동신호 ADD1 : 어드레스 정보
DSF : 모드신호 øWR : 모드선택신호
CSL : 컬럼 어드레스 선택신호 70 : 모드선택신호 발생부
30~33 : 데이타버스 제어신호 발생회로
본 발명은 반도체 메모리 장치의 입출력버스 제어회로에 관한 것으로, 특히 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory: 이하 "램"이라 칭함)와 같은 반도체 메모리의 입출력버스를 제어하는 주된 이유중의 하나는 데이타의 출력 속도를 향상시키는데 있다. 데이타의 출력 속도를 향상시키는 일 예로서는, 어드레스 천이 검출기(Address Transition Detector: ATD)를 들 수 있다. 상기 ATD는 데이타를 메모리셀에 억세스하기 이전에 어드레스 정보가 바뀌는 특성을 이용하여 데이타가 출력되기 이전에 어드레스 신호의 천이를 감지하여 입출력버스를 제어하기 위한 것이다. 상기와 같은 ATD에 관해서는 IBM소유의 미합중국 특허 No.4,969,125에 기재되어 있다. 이와 같은 입출력버스의 제어는 주로 입출력버스를 일정한 레벨로 유지해주는 동작으로 이루어지게 되는데, 이것을 일러 반도체 메모리 장치의 기술분야에서는 이퀄라이제이션(equalization) 및 프리차아지(precharge)라 한다.
제1도는 종래의 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치의 구성도로서, 메모리셀 10과, 특정 제어상태에 응답하여 소정의 데이타 라인을 Vcc-VT로 프리차아지 및 이퀄라이즈 하는 프리차아지부 22와, 어드레스 변환(천이)을 감지하는 어드레스 변환 감지부 40과, 상기 어드레스 변환 감지 결과에 응답하여 상기 프리차아지부 22로 소정의 제어신호 PRCHG를 발생하기 위한 데이타 버스 제어신호 발생부 30과, 입력되는 컬럼 어드레스 정보에 따라 상기 데이타 라인과 메모리셀 10의 비트라인의 사이에 접속된 컬럼 선택 트랜지스터를 구동하는 컬럼선택신호(Column Select Line)를 발생하는 컬럼 어드레스 제어부 76과, 소정의 제어를 받아 외부로부터 입력되는 데이타를 상기 데이타 라인을 통하여 상기 메모리셀 10에 라이트하기 위한 라이트 드라이버 50과, 컬럼 어드레스 스트로우브 신호 CAS를 입력하여 상기 라이트 드라이버 50을 동작시키기 위한 제어신호 DTCP를 발생하기 위한 라이트 드라이버 구동신호 발생부 60으로 구성된다.
제2도는 제1도의 동작을 설명하기 위한 동작 타이밍도이다.
제2도를 참조하여 제1도의 동작타이밍을 설명하면, t21시점에서 유효한 어드레스가 검출되면 t22시점에서 이를 래치한다. 이것은 컬럼 어드레스 스트로우브 로우 액티브 구간동안 유효한 어드레스를 유지하기 위한 것이다. 즉, t23시점에서 컬럼 어드레스 스트로우브 신호 CAS가 로우 상태로 천이되기 이전에 유효한 어드레스가 검출되어 t29시점에서 하이 상태로 다시 천이될 때까지 유효한 어드레스를 유지하기 위함이다.
한편, 상기 t22시점에서, 어드레스 변환 감지부 40에 의해 어드레스의 변환이 감지되면, 데이타 버스 제어신호 발생부 30에서는 일정 구간 동안만 하이 상태를 유지하는 데이타 버스 제어신호 PRCHG(이 기술분야에서는 "auto pilse"라 칭함)를 발생하여 프리차아지부 22로 하여금 데이타 라인을 Vcc-VT의 레벨로 프리차아지 및 이퀄라이제이션 하도록 한다. 이때 물론 컬럼 어드레스 제어부 76으로부터 출력되는 컬럼선택신호 CSL은 "하이" 상태에서 "로우" 상태로 천이된 후 다시 "하이" 상태로 천이된다. 상기와 같이 컬럼선택신호 CLS가 두번의 천이가 이루어지는 동안에는 각 메모리셀 10과 데이타 라인들의 사이에 연결된 n채널 모오스 트랜지스터의 게이트가 열리지 않는다. 메모리셀 10의 비트라인과 데이타 라인들 사이에 접속된 컬럼 선택 게이트가 "턴온"되지 않는다. 그러나 t25시점에서 상기 컬럼선택신호 CSL이 일단 "하이" 상태로 천이되고 나면 데이타 버스 제어신호 PRCHG도 이미 "로우" 상태로 되어버린 뒤인지라, 실제로 라이트 동작이 개시 되기 전인데도 불구하고 n채널 모오스 트랜지스터로 구성된 트랜스터 게이트, 즉, 컬럼 선택 트랜지스터가 "턴온"되어질 우려가 있다. 이렇게 되면 제2도의 t25시점과 t27시점 사이에 도시된 바와 같이 데이타 라인들 상에 원하지 않는 출력이 발생된다. 즉, 라이트 드라이버 50이 동작하기 전까지는 유효 어드레스에 대응되는 메모리셀 10과 데이타 라인을 연결하는 컬럼 선택 트랜지스터들이 "턴온"되어 원하지 않는 출력동작이 일어나 제2도에 도시된 바와 같이 데이타 버스 파형이 벌어지는 현상이 일어나게 되고, 이후 라이트 드라이버 구동 신호 DTCP가 발생되어(제2도에 나타난 실제적인 라이트 동작 구간은 라이트 드라이버 구동신호 DTCP가 "하이" 상태로 천이되는 t26시점에서 다시 로우 상태로 천이되는 t30시점 사이이다) 라이트 드라이버 50으로부터 반대 데이타가 입력될 경우 파형은 다시 뒤집히게 된다.
다시 말해서, 프리차아지 및 이퀄라이즈시간과 라이트드라이버의 구동시간에 상기와 같이 갭이 생기면 이 기간동안 데이타 라인과 비트라인을 접속하는 컬럼 선택 트랜지스터, 즉, 트랜스퍼 게이트가 열리게 될 경우 메모리셀 10으로부터 데이타 라인으로 원하지 않는 데이타가 출력되어 실제로 라이트 드라이버를 구동시킬 때 원치 않는 데이타를 제거하기 위해 불필요한 전력이 소모될 수밖에 없다. 이것은 저전력화를 추구하는 현재의 추세에도 역행하는 일이고, 아울러 이로 인한 속도상의 지연문제도 개선의 여지로 남을 수밖에 없는 현실이다. 그러므로 프리차아지 및 이퀄라이즈시간을 라이트 드라이버의 구동시간 직전까지 늘이고 그 동안에는 상기 컬럼 선택 트랜지스터인 트랜스퍼 게이트가 닫히도록 별도의 제어를 할 필요성 이 제기되었다.
또한, 데이타 라인의 프리차아지 및 이퀄라이즈 레벨은, 외부로부터 데이타를 입력할 것인지 혹은 메모리셀로부터 데이타를 출력할 것인지에 따라 다르게 하여 선택적으로 사용할 필요도 있다. 상기 제1도에서는 Vcc-VT의 레벨로 프리차아지 및 이퀄라이즈 하는 경우를 나타내고 있지만, 경우에 따라서는 미합중국특허 제4,967,395호에 개시된 것처럼 1/2Vcc의 레벨로 프리차아지 및 이퀄라이즈할 수도 있을 것이다.
따라서 본 발명의 목적은 반도체 메모리 장치에 있어서, 데이타 입력에 따른 전력소모를 최소화하기 위한 반도체 메모리 장치의 입출력 버스 제어장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 데이타 입력에 소요되는 시간을 최소화하기 위한 입출력 버스 제어장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리셀로 데이타를 입력할 경우와 그로부터 데이타를 출력할 경우의 프리차아지 및 이퀄라이즈 레벨을 다르게 정할 수 있어 보다 효율적인 반도체 메모리 장치의 입출력 버스 제어장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 제1발명은 다수개의 메모리셀들을 갖는 메모리어레이와, 데이타 라인을 입력버퍼에 의해 수신되는 데이타입력신호의 로직상태로 구동하기 위한 라이트드라이버를 구비한 반도체 메모리 장치가, 특정 제어상태에 응답하여 소정의 데이타 라인을 프리차아지 및 이퀄라이즈하는 프리차아지수단과, 동작모드를 선택하는 신호를 외부로 부터 입력하여 로직조합에 의해 모드선택신호를 발생하는 수단과, 상기 모드선택 신호와 상기 컬럼 어드레스스트로우브신호를 논리조합하여 상기 프리차아지수단으로 소정의 동작신호를 발생하기 위한 데이타버스제어신호발생수단과, 컬럼 어드레스 정보에 의해 상기 데이타 라인에 선택된 비트라인을 접속시키고, 상기 모드선택신호가 입력되면 그 접속상태를 끊도록 제어하기 위해 상기 컬럼 어드레스 정보와 상기 모드선택신호의 논리조합에 의해 상기 컬럼 어드레스 선택신호를 발생하는 수단으로 구성함을 특징으로 한다.
상기한 목적을 달성하기 위한 본 제2발명은 다수개의 메모리 셀들을 갖는 메모리어레이와, 데이타 라인을 입력버퍼에 의해 수신되는 데이타 입력신호의 로직상태로 구동하기 위한 라이트 드라이버와, 특정 제어상태에 응답하여 소정의 데이타 라인을 Vcc-VT로 프리차아지 및 이퀄라이즈하는 제1프리차아지수단과, 어드레스변환을 감지하는 어드레스 변환 감지수단과, 상기 어드레스변환 감지결과에 응답하여 상기 제1프리차아지수단으로 동작신호를 발생하기 위한 제1데이타 버스 제어신호 발생수단을 구비한 반도체 메모리 장치에 있어서, 특정 제어상태에 응답하여 소정의 데이타 라인을 1/2Vcc로 프리차아지 및 이퀄라이즈하는 제2프리차아지 수단과, 동작모드를 선택하는 신호를 외부로부터 입력하여 로직조합에 의해 모드 선택신호를 발생하는 수단과, 상기 모드선택신호와 컬럼 어드레스 스트로우브 신호를 논리조합하여 상기 제2프리차아지수단으로 소정의 동작신호를 발생하기 위한 제2데이타 버스 제어신호 발생수단과, 컬럼 어드레스 정보에 의해 상기 데이타 라인에 선택된 비트라인을 접속시키고, 상기 모드선택신호가 입력되면 그 접속상태를 끊도록 제어하기 위해 상기 컬럼 어드레스 정보와 상기 모드선택신호의 논리조합에 의해 상기 컬럼 어드레스 선택신호를 발생하는 수단으로 구성함을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자, 모드 혹은 신호명 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제3도는 본 발명에 따른 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치의 바람직한 일실시예의 구성도로서, 전술한 제1도의 구성에 이퀄라이즈 레벨이 1/2Vcc인 프리차아지부 23과 모드선택신호 발생부 70 및 제2 데이타 버스 제어신호를 발생하는 제2데이타 버스제어신호 발생부 31을 더 구비한다. 여기서 상기 "제2데이타 버스 제어신호"라 칭한 것은 제1도의 데이타 버스 제어신호 발생부 30에서 발생되는 데이타 버스 제어신호와 구분하기 위함이다. 이하 상기 제1도의 데이타버스제어신호 및 그 신호발생부 30를 칭함에 있어 "제1"을 부가하여 칭하기로 한다.
상기 제3도의 회로에 의하면, 메모리셀 10으로 데이타를 입력할 경우와 상기 메모리셀 10으로부터 데이타를 출력할 경우의 프리차아지 및 이퀄라이즈 레벨을 다르게 정할 수 있다. 즉, 상기 메모리셀 10에 데이타를 입력할 경우에는 프리차아지부 23내의 n모오스 트랜지스터를 구동하여 데이타라인의 프리차아지 및 이퀄라이즈 레벨을 1/2Vcc로 하고, 상기 메모리셀 10으로부터 데이타를 출력할 경우의 프리차아지 및 이퀄라이즈 레벨을 Vcc-VT로 하면 입출력 동작 특성에 맞게 전력소모 혹은 속도 측면에서 효율화를 꾀할 수 있다.
제4도는 본 발명에 따른 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치의 다른 실시예의 구성도로서, 상기 제3도의 구성에서 이퀄라이즈 레벨을 1/2Vcc 하나로 하고, 어드레스 변환 감지 혹은 모드 선택 신호에 의해 하나의 데이타 버스 제어신호 발생부 32에 의해 데이타 버스제어 신호가 발생되도록 하는 구성을 갖는다. 상기 데이타버스제어신호발생부를 제2도의 그것들과 구분하기 위해 "제3데이타 버스 제어신호 발생부"라 칭한다.
제5도는 본 발명에 따른 입출력 버스 프리차아지 기능을 갖는 반도체 메모리 장치의 또 다른 실시예의 구성도로서, 어드레스 변환 감지부는 본 발명의 핵심적인 구성요소가 아닌 바 도시하지 않았다. 제5도에서, 참조번호 25는 1/2 Vcc의 레벨을 가지는 프리차아지부, 참조번호 33은 데이타 버스 제어신호 발생부, 55는 라이트 드라이버, 62는 모드선택신호 발생부, 74는 컬럼 어드레스 제어부이다.
제6도를 참조하면, 컬럼 어드레스 스트로우브 신호 CAS가 데이타 버스 제어 신호 발생부 33내의 인버터 61을 거쳐 낸드게이트 63에 입력된다. 상기 낸드게이트 63의 다른 입력으로는 모드선택신호 øWR가 인가되는데, 상기 모드선택신호 øWR는 모드선택신호 발생부 62로 공급되는 외부모드신호 DSF를 이용하여 로직조합에 의해 만들어낸 신호이다. 예를 들면, 비디오 램의 블럭 라이트(block write)와 같은 것이다. 상기 낸드게이트 63의 출력은 인버터 64를 거쳐 프리라이트 드라이버 구동신호 pdtcp를 발생한다. 또한 상기 인버터 64의 출력, 즉 상기 프리라이트 드라이버 구동신호 pdtcp가 인버터체인 65를 거치게 하여 라이트 드라이버(write driver) 55를 구동시키기 위한 신호 DTCP로서 사용한다. 상기 프리라이트 드라이버 구동신호 pdtcp는 인버터 66을 거쳐 오아게이트 67로 입력된다. 오아게이트 67의 다른 입력으로는 모드선택신호 øWR가 인버터 66을 거쳐 입력된다. 오아게이트 67의 출력은 데이타 버스 제어신호 øPRE로서 프리차아지회로 25로 입력된다.
한편, 상기 프리라이트 드라이버 구동신호 pdtcp는 컬럼 어드레스 제어부 74내의 인버터 71을 거쳐 낸드게이트 73으로 입력되고, 상기 낸드게이트 73의 다른 입력으로는 상기 모드선택신호 øWR가 입력된다. 낸드게이트 69는 컬럼 어드레스 정보 ADDI와 상기 낸드게이트 73의 출력을 반전 논리곱한 후 인버터 68을 거쳐 컬럼선택신호 CSL을 발생한다.
제6도는 제5도의 동작을 설명하기 위한 동작 타이미도를 나타낸 것이다.
제6도의 타이밍도를 참조하여 제5도의 동작을 설명하면 하기와 같다. 지금 제6도의 t61시점에서 유효한 어드레스가 검출되면 t62시점에서 이를 래치한다. 이것은 컬럼 어드레스 스트로우브 로우 액티브 구간 동안 유효한 어드레스를 유지하기 위한 것이다. 즉, t63시점에서 컬럼 어드레스 스트로우브 신호가 "로우" 상태로 천이되기 이전에 유효한 어드레스가 검출되어 t68시점에서 "하이" 상태로 다시 천이될 때까지 유효한 어드레스를 유지하기 위함이다. 단, 전자 즉 세트(set)시간은 반드시 지켜져야 하나 후자 즉 홀드(hold)시간은 지켜지지 않을 수도 있음을 밝혀둔다.
한편, 제6도 t62-A시점에서, 유효한 외부모드신호 DSF가 입력되면, 모드선택신호 발생부 62는 내부적으로 상기 외부모드시호 DSF를 지연하여 제6도 DSFi와 같은 신호를 생성하고, 상기 생성된 신호 DSFi에 의해 모드선택신호 øWR를 논리 "하이"로 천이시킨다. 상기와 같이 모드선택신호 øWR가 "하이" 상태로 천이되면, 컬럼어드레스제어부 74로부터 출력되는 컬럼선택신호 CSL이 제6도 t64시점에서 "로우" 상태로 천이된다. 여기서 상기 컬럼어드레스제어부 74의 동작을 구체적으로 살펴본다. 상기 모드선택신호 øWR가 "하이" 상태로 천이되는 시점에서 프리라이트 드라이버 구동신호 pdtcp는 "로우" 상태이다. 그러므로 낸드게이트 73의 출력이 "로우" 상태로 된다. 결국 인버터 68을 거쳐 출력되는 컬럼선택신호 CSL은 t64시점에 도시된 바와 같이 "로우" 상태로 천이됨으로써 메모리셀 10의 비트라인들과 데이타 라인들의 사이에 각각 연결된 n채널 모오스 트랜지스터의 컬럼 선택 트랜지스터를 "턴오프"시켜 후술하는 프리차아지 동작이 수행되는 동안에는 상기 모오스 트랜지스터의 게이트가 열리지 않아 원하지 않는 출력동작이 일어나지 않게 되는 것이다.
t66시점에서는, 전술한 바와 같이 t63시점에서 컬럼 어드레스 스트로우브 신호 CAS가 "로우" 상태로 천이됨에 따라 낸드게이트 63 및 인버터 64를 거쳐 상기 프리라이트 드라이버 구동신호 pdtcp가 "하이" 상태로 천이된다. 그러므로 상기 프리라이트 드라이버 구동신호 pdtcp와 모드선택신호 øWR를 논리 조합하여 만들어지는 데이타 버스 제어신호 øPRE가 제6도의 t65시점에 도시된 바와 같이 "하이" 상태로 천이됨으로써 프리차아지회로 25를 구동시킨다. 즉 세 개의 N채널 모오스 트랜지스터가 "턴온"되어 ½Vcc 전압레벨로 데이타 라인이 프리차아지된 수 등화된다. 상기 프리차아지동작은 컬럼 어드레스 스트로우브 신호 CAS가 "로우"로 천이된 직후 발생되는 프리라이트 드라이브 구동신호 pdtcp가 발생되는 시점까지 계속된다. 즉, t66시점에서 프리라이트 드라이버 구동신호 pdtcp가 "하이" 상태로 천이되면 t67시점에서 상기 컬럼선택신호 CSL이 다시 "하이"상태로 천이되고, 상기 프리라이트 드라이버 구동신호 pdtcp가 인버터체인 65를 거침으로써 발생되는 라이트 드라이버 구동신호 DTCP도 "하이" 상태로 천이된다. 그러므로 데이타 라인과 메모리셀 10의 비트라인들간에 연결된 각 n채널 모오스 트랜지스터의 컬럼 선택 트랜지스터는 낸드게이트 69로 입력되는 어드레스정보 ADD1의 상태에 따라 "턴온"되어 유효 어드레스에 대응되는 데이타 라인에만 입력동작이 일어나게 한다. 그리고 이 시점에서는, 상기 프리라이트 드라이버 구동신호 pdtcp의 "하이" 상태로의 천이로 인해 노아게이트 67의 출력인 상기 데이타 버스 제어 신호 øPRE가 "로우" 상태로 천이됨으로써 프리차아지 동작을 완료하게 된다.
이후, t68시점에서 컬럼 어드레스 스트로우브 신호 CAS가 다시 "하이" 상태로 천이되면 t69에 도시한 바와 같이 더 이상 유효한 어드레스를 유지할 필요가 없어지게 된다. 그리고 해당 모드를 해제하기 위해 외부모드신호 DSF도 더 이상 래치하지 않으며, 그 결과 t70시점에서 모드선택신호 øWR도 "로우" 상태로 천이됨으로써 t71시점에서 프리라이트 드라이버 구동신호 pdtcp가 "로우" 상태로 천이되고 t72시점에서 라이트 드라이버 구동신호 DTCP도 "로우" 상태로 천이되어 라이트 구동부 55의 동작을 중지시킨다. 또한 t69시점에서와 같이, 더 이상 유효한 어드레스를 유지할 필요가 없어지게 되면, t73시점에서 상기 컬럼 어드레스 선택신호 CSL이 다시 "로우" 상태로 천이된다. 상기 t73시점 이후의 컬럼 어드레스 선택신호 및 데이타버스 제어동작은 어드레스 변환의 감지에 의한 동작으로 제어된다.
상술한 바와 같은 본 발명은 반도체 메모리 장치의 데이타 입력에 따른 전력소모를 최소화할 수 있을 뿐만 아니라 속도향상 효과도 꾀할 수 있다. 또한 데이타를 입력할 경우와 출력할 경우의 프리차아지 및 이퀄라이즈 레벨을 다르게 정할 수 있어 전력소모 혹은 속도 측면에서 효율적이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론 이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (7)

  1. 비트라인에 접속된 다수개의 메모리 셀들을 갖는 메모리 어레이와, 라이트 드라이버 구동신호에 응답하여 외부로부터 입력되는 데이타를 데이타라인으로 드라이브하는 라이트 드라이버와, 상기 데이타 라인과 상기 비트라인들 사이에 접속된 컬럼 선택 트랜지스터를 구비한 반도체 메모리장치에 있어서, 데이타 버스 제어신호의 입력에 응답하여 상기 데이타 라인을 소정 레벨로 프리차아지하고 등화하는 프리차아지부와, 동작모드를 선택하는 신호를 외부로부터 입력하여 로직조합에 의해 모드선택신호를 발생하는 모드선택신호 발생부와, 상기 모드선택신호와 컬럼 어드레스 스트로우브 신호의 입력에 응답하여 상기 데이타 버스 제어신호를 발생하는 데이타 버스 제어신호 발생부와, 컬럼 어드레스 정보에 의해 상기 데이타 라인에 선택된 비트라인을 접속시키고, 상기 모드선택신호가 입력되면 그 접속 상태를 끊도록 제어하기 위해 상기 컬럼 어드레스 정보와 상기 모드선택신호를 조합하여 컬럼선택신호를 상기 컬럼 선택 트랜지스터로 공급하는 컬럼 어드레스 제어부를 포함하여 구성함을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이타 버스 제어신호 발생부는 상기 모드선택신호와 상기 컬럼 어드레스 스트로우브 신호를 논리조합하여 프리라이트 드라이버 신호를 발생하며, 상기 모드선택신호의 발생시점으로부터 상기 프리라이트 드라이버 신호의 발생시점까지의 기간동안 상기 데이타 버스 제어신호를 출력하도록 구성함을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
  3. 제1항 또는 제2항중 어느 하나의 항에 있어서, 프리차아지 및 이퀄라이즈 레벨이 공급 전원의 1/2임을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
  4. 비트라인에 접속된 다수개의 메모리 셀들을 갖는 메모리 어레이와, 라이트 드라이버 구동신호에 응답하여 외부로부터 입력되는 데이타를 데이타라인으로 드라이브하는 라이트 드라이버와, 상기 데이타 라인과 상기 비트라인들 사이에 접속된 컬럼 선택 트랜지스터들과, 어드레스변환을 감지하는 어드레스 변환 감지부와, 상기 어드레스변환 감지결과에 응답하여 제1데이타 버스 제어신호를 발생하는 제1 데이타 버스 제어신호 발생부와, 상기 제1데이타 버스 제어신호에 응답하여 상기 데이타 라인을 전원전압의 레벨로 프리차아지하고 이퀄라이즈하는 제1프리차아지부를 구비한 반도체 메모리장치에 있어서, 제2데이타 버스 제어신호에 응답하여 상기 데이타 라인을 1/2Vcc로 프리차아지 및 이퀄라이즈하는 제2프리차아지부와, 동작모드를 선택하는 신호를 외부로부터 입력하여 로직조합에 의해 모드선택신호를 발생하는 모드선택신호 발생부와, 상기 모드선택신호와 컬럼 어드레스 스트로우브 신호의 입력에 응답하여 상기 데이타 버스 제어신호를 발생하는 제2데이타 버스 제어신호 발생부와, 컬럼 어드레스 정보에 의해 상기 데이타 라인에 선택된 비트라인을 접속시키고, 상기 모드선택신호가 입력되면 그 접속 상태를 끊도록 제어하기 위해 상기 컬럼 어드레스 정보와 상기 모드선택신호를 조합하여 컬럼선택신호를 상기 컬럼 선택 트랜지스터들로 공급하는 컬럼 어드레스 제어부를 포함하여 구성함을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제2데이타 버스 제어신호 발생부는, 상기 모드선택 신호와 상기 컬럼 어드레스 스트로우브 신호를 논리조합하여 프리라이트 드라이버 신호를 발생하며, 상기 모드선택신호의 발생시점으로부터 상기 프리라이트 드라이버 신호의 발생시점까지의 기간동안 상기 데이타 버스 제어신호를 출력하도록 구성함을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
  6. 비트라인에 접속된 다수개의 메모리 셀들을 갖는 메모리 어레이와, 라이트 드라이버 구동신호에 응답하여 외부로부터 입력되는 데이타를 데이타라인으로 드라이브하는 라이트 드라이버와, 상기 데이타 라인과 상기 비트라인들 사이에 접속된 컬럼 선택 트랜지스터들과, 어드레스변환을 감지하는 어드레스 변환 감지부를 구비한 반도체 메모리 장치에 있어서, 데이타 버스 제어신호의 입력에 응답하여 상기 데이타 라인을 ½Vcc레벨로 프리차아지하고 등화하는 프리차아지부와, 동작모드를 선택하는 신호를 외부로부터 입력하여 로직조합에 의해 모드선택신호를 발생하는 모드선택신호 발생부와, 상기 어드레스 변환 감지 결과에 따라 혹은 상기 모드선택신호와 컬럼 어드레스 스트로우브 신호를 논리조합한 결과에 따라 상기 프리차아지부에 데이타 버스 제어신호를 제공하는 데이타 버스 제어신호 발생부와, 컬럼 어드레스 정보에 의해 상기 데이타 라인에 선택된 비트라인을 접속시키고, 상기 모드선택신호가 입력되면 그 접속 상태를 끊도록 제어하기 위해 상기 컬럼 어드레스 정보와 상기 모드선택신호를 조합하여 컬럼선택신호를 상기 컬럼 선택 트랜지스터들로 공급하는 컬럼 어드레스 제어부를 포함하여 구성함을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 데이타 버스 제어신호 발생부는 상기 모드선택신호와 상기 컬럼 어드레스 스트로우브 신호를 논리조합하여 프리라이트 드라이버 신호를 발생하며, 상기 모드선택신호의 발생시점으로부터 상기 프리라이트 드라이버 신호의 발생시점까지의 기간동안 상기 데이타 버스 제어신호를 출력하도록 구성함을 특징으로 하는 입출력버스 프리차아지 기능을 갖는 반도체 메모리 장치.
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