JP2920512B2 - 半導体メモリのセンスアンプ回路 - Google Patents
半導体メモリのセンスアンプ回路Info
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Description
ンスアンプ回路に係るもので、詳しくは、センスアンプ
制御回路及びスイッチを具備して、1.0v以下の低電
圧による動作時低いしきい電圧に起因する漏洩電流が発
生するのを防止し、待機状態時に過多な電流が発生する
ことを抑制する技術に関する。
においては、図4に示すように、複数のメモリセルから
なるメモリセルアレイ10、14、18と、センスアン
プの駆動を制御するセンスアンプ駆動制御信号SAPB
及びセンスアンプ駆動制御信号SANによりそれらメモ
リセルアレイ10、14、18のデータを増幅するセン
スアンプ部12、16、20と、から構成されている。
ここで、センスアンプ部12は選択されたブロックで、
センスアンプ部16、20は選択されないブロックであ
る。
は、センスアンプ駆動制御信号SAPB及びセンスアン
プ駆動制御信号SANを夫々入力する図5に示すような
複数のセンスアンプ回路が備えられている。このセンス
アンプ回路においては、センスアンプ駆動制御信号SA
PBをゲート端子に、電源電圧VCCをソース端子に夫
々入力するPMOSトランジスタ120と、センスアン
プ駆動制御信号SANをゲート端子に、接地電圧Vss
をソース端子に夫々入力するNMOSトランジスタ12
2と、一方が信号線PCSを介して該PMOSトランジ
スタ120のドレイン端子と接続され、他方が信号線N
CSを介して前記NMOSトランジスタ122のドレイ
ン端子と接続された複数のセンスアンプラッチ124、
126、128と、信号線PCS、NCSを介してセン
スアンプラッチ124、126、128に接続されて予
備充電信号PCB及び予備充電電圧VBLPにより前記
信号線PCS、NCSをVCC/2の電圧に予備充電さ
せる予備充電部130と、を備えている。
は、ソース端子が信号線PCSに夫々接続されたPMO
Sトランジスタ131、133と、ドレイン端子が該P
MOSトランジスタ131のドレイン端子、前記PMO
Sトランジスタ133のゲート端子、及びビットライン
BL1に共通接続され、ゲート端子が前記PMOSトラ
ンジスタ131のゲート端子、前記PMOSトランジス
タ133のドレイン端子、及びビットラインBLB1に
共通接続され、ソース端子が信号線NCSに接続された
NMOSトランジスタ132と、ドレイン端子は前記P
MOSトランジスタ133のドレイン端子に接続され、
ゲート端子が前記PMOSトランジスタ133のゲート
端子に接続され、ソースが信号線NCSに接続されたN
MOSトランジスタ134と、を備え、他のセンスアン
プラッチ126、128は、ビットライン対(BL2、
BLB2)(BL3,BLB3)に夫々接続されて前記
センスアンプラッチ124と同様に構成されている。
端子が信号線PCSに接続され、予備充電信号PCB及
び予備充電電圧VBLPがゲート端子及びドレイン端子
に夫々印加されるNMOSトランジスタ135と、予備
充電信号PCB及び予備充電電圧VBLPをゲート端子
及びドレイン端子に夫々入力し、ソース端子が信号線N
CSに接続されたNMOSトランジスタ136と、を備
えている。
の動作を、信号波形図である図6を参照して説明する。
先ず、センスアンプラッチ部124、126、128の
ビットライン対はワードラインがイネーブルされる前に
VCC/2の電圧に予備充電され、センスアンプ駆動制
御信号SAPB、SANが、夫々、PMOSトランジス
タ120、NMOSトランジスタ122のゲートに印加
され、PMOSトランジスタ120、NMOSトランジ
スタ122の全てがターンオフする。これにより、ビッ
トライン対間の電位差が無くなって漏洩電流も小さくな
る。
状態でセンスアップ部12が選択され、メモリセルアレ
イ10の一つのワードラインが選択されて、図6(A)
に示すように、信号レベルがメモリセルのアクセスしき
い電圧Vt から高電圧VPPに上昇する。ここで、該高
電圧VPPは電源電圧VCCと二倍の前記アクセスしき
い電圧(Vt ×2)とを乗じた値である。
(B)に示すように、ビットラインに載せられ、図6
(E)、(F)に示すようなセンスアンプ駆動制御信号
SAPB、SANが、夫々、PMOSトランジスタ12
0、NMOSトランジスタ122のゲートに印加され、
これによりPMOSトランジスタ120及びNMOSト
ランジスタ122がターンオンする。信号線NCS及び
信号線PCSには、図6(C)、(D)に示すような接
地電圧Vss及び電源電圧VCCが夫々印加される。予
備充電信号PCBは、図6(G)に示すように、ローレ
ベルとなり、予備充電信号PCBが入力されたNMOS
トランジスタ135、136の全てがターンオフし、選
択されたセンスアンプ部12以外のセンスアンプ部1
6、20は予備充電レベルに維持される。
来の半導体メモリのセンスアンプ回路においては、動作
電圧が2.3Vである場合、メモリセルのしきい電圧を
0.5V以上に維持することは可能であるが、1.0V
以下の副動作電圧時は、前記しきい電圧が低くなり、V
CC/2レベルも0.5V以下に維持されるため、副動
作のしきい電圧(約0.2V)時に漏洩電流が多く流
れ、例えば、ノートブック及びハンドホン等の電子機器
を使用するに際して、これらの電子機器に備えられたバ
ッテリの使用時間が短縮されるという不都合な点があっ
た。
されたもので、低電圧動作時でも低いしきい電圧に起因
する漏洩電流の発生を防止することが可能な半導体メモ
リのセンスアンプ回路を提供することを目的とする。
明にかかる半導体メモリのセンスアンプ回路は、複数の
センスアンプラッチを有し、電源電圧VCC,基準電圧
VSS間で駆動されるセンスアンプ部(60、62、6
4)と、センスアンプ駆動制御信号(SAPB、SA
N)に基づいて、センスアンプ部(60、62、64)
を駆動制御するセンスアンプ駆動手段(54、56、5
8、68、70、72)と、を備えた半導体メモリのセ
ンスアンプ回路において、アドレス信号(Ai),ロー
アドレスストローブ信号(RASB)に基づいて2つの
スイッチ制御信号(ACTB、ACT)を生成し、スイ
ッチ制御信号(ACTB)の信号レベルを電源電圧VC
Cよりも高い電圧(VPP)にシフトし、スイッチ制御
信号(ACT)の信号レベルを基準電圧(VSS)より
も低い電圧(VBB)にシフトして出力するレベルシフ
タと、該スイッチ制御信号(ACTB、ACT)を入力
し、該スイッチ制御信号に基づいて、センスアンプ駆動
手段(54、56、58)を電源レベルに、センスアン
プ駆動手段(68、70、72)を基準レベルに接続す
るスイッチ手段(50、52)と、を備え、 前記レベル
シフタは、アドレス信号(Ai)を入力してバッファリ
ングするアドレスバッファ(30)と、該アドレスバッ
ファ(30)から出力された信号をディコーディングす
るプリディコーダ(32)と、ローアドレスストローブ
信号(RASB)をバッファリングするローアドレスス
トローブ信号バッファ(34)と、該ローアドレススト
ローブ信号バッファ(34)の出力信号(Rφ)と前記
プリディコーダ(32)の出力信号(MSi)とを論理
演算する論理演算部(36)と、該論理演算部(36)
の出力信号に応じてスイッチ制御信号(ACTB)の信
号レベルを電源電圧(VCC)よりも高い電圧(VP
P)にシフトして生成するスイッチ制御信号生成部(3
8)と、前記論理演算部(36)の出力制御信号に応じ
てスイッチ制御信号(ACT)の信号レベルを基準電圧
(VSS)よりも低い電圧(VBB)にシフトして生成
するスイッチ制御信号生成部(40)と、を備えて構成
されている。
i)は、アドレスバッファにバッファリングされ、プリ
ディコーダによりディコーディングされる。また、ロー
アドレスストローブ信号(RASB)は、ローアドレス
ストローブ信号バッファによりバッファリングされる。
ローアドレスストローブ信号バッファの出力信号(R
φ)と前記プリディコーダの出力信号(MSi)とは、
論理演算部により論理演算され、該論理演算部の出力信
号に応じて第1スイッチ制御信号(ACTB)が、スイ
ッチ制御信号生成部により電源電圧(VCC)よりも高
い電圧(VPP)にシフトされて生成され、第2スイッ
チ制御信号(ACT)が、スイッチ制御信号生成部によ
り論理演算部の出力制御信号に応じて基準電圧(VS
S)よりも低い電圧(VBB)にシフトされて生成され
る。そして、このスイッチ制御信号(ACTB、AC
T)は、スイッチ手段に入力される。
源、基準レベル間に接続され、センスアンプ駆動手段
は、入力されたスイッチ制御信号(ACTB,ACT)
に基づいてセンスアンプ部を駆動制御する。スイッチ制
御信号(ACTB、ACT)の信号レベルは、レベルシ
フタにより前記レベルにシフトされているので、電源電
圧が低下しても、動作に必要なしきい電圧は維持され
る。
ンスアンプ回路では、前記論理演算部は、ローアドレス
ストローブ信号バッファの出力信号(Rφ)とプリディ
コーダの出力信号(MSi)とを否定論理積するNAN
Dゲートと、該NANDゲートの出力信号とインバータ
により遅延した前記NANDゲートの出力信号とを否定
論理積するNANDゲートと、を備えている。
ーブ信号バッファの出力信号(Rφ)とプリディコーダ
の出力信号(MSi)とがNANDゲートにより否定論
理積され、該NANDゲートの出力信号とインバータに
より遅延した前記NANDゲートの出力信号とがNAN
Dゲートにより否定論理積される。請求項3の発明にか
かる半導体メモリのセンスアンプ回路では、前記スイッ
チ制御信号生成部(38)は、PMOSトランジスタ
(382)と、NMOSトランジスタ(383)と、P
MOSトランジスタ(384)と、PMOSトランジス
タ(385)と、PMOSトランジスタ(386)と、
NMOSトランジスタ(387)と、インバータ(38
1)と、インバータ(388)と、を備え、電圧(VP
P)の電源から電圧(VBB)のレベルまで、前記PM
OSトランジスタ(384)、PMOSトランジスタ
(382)及びNMOSトランジスタ(383)を順次
直列に接続し、 該直列接続されたトランジスタ(38
4、382、383)と並列に、PMOSトランジスタ
(385)、PMOSトランジスタ(386)及びNM
OSトランジスタ(387)を、順次直列に接続し、前
記PMOSトランジスタ(386)とNMOSトランジ
スタ(387)とのドレイン端子をPMOSトランジス
タ(384)のゲート端子に接続し、前記PMOSトラ
ンジスタ(382)とNMOSトランジスタ(383)
とのドレイン端子をPMOSトランジスタ(385)の
ゲート端子に接続し、前記論理演算部(36)の出力信
号をインバータ(381)を介してPMOSトランジス
タ(386)及びNMOSトランジスタ(387)のゲ
ートに反転出力し、前記PMOSトランジスタ(38
6)とNMOSトランジスタ(387)とのドレイン端
子の信号をインバータ(388)により反転し、スイッ
チ制御信号(ACTB)として出力するように構成され
ている。
号に応じて、スイッチ制御信号(ACTB)の信号レベ
ルが電源電圧(VCC)よりも高い電圧(VPP)にシ
フトされ、シフトされたスイッチ制御信号(ACTB)
が、スイッチ手段に出力される。
〜図3に基づいて説明する。本発明の半導体メモリのセ
ンスアンプ回路は、図1に示すように、ゲート端子に、
後述するレベルシフタのスイッチ制御信号生成部38か
ら出力された第1スイッチ制御信号ACTBを入力し、
1.0V以下の電源電圧VCCがソース端子に印加され
るPMOSトランジスタ50と、ゲート端子に、レベル
シフタのスイッチ制御信号生成部40から出力された第
2スイッチ制御信号ACTが入力されてソース端子が接
地されたNMOSトランジスタ52と、ゲート端子に第
1センスアンプ駆動制御信号SAPBが入力されてソー
ス端子がPMOSトランジスタ50のドレイン端子に接
続されたPMOSトランジスタ54、56、58と、ゲ
ート端子に第2センスアンプ駆動制御信号SANが入力
されて、ソース端子がNMOSトランジスタ52のドレ
イン端子に接続されたNMOSトランジスタ68、7
0、72と、一方がPMOSトランジスタ54、56、
58のドレイン端子に夫々接続され、他方側がNMOS
トランジスタ68、70、72のドレイン端子に夫々接
続され、従来と同様に構成された複数のセンスアンプラ
ッチを有するセンスアンプラッチ部60、62、64
と、を備えている。
トランジスタ52とがスイッチ手段に、PMOSトラン
ジスタ54、56、58、NMOSトランジスタ68、
70、72がセンスアンプ駆動手段に相当する。前述し
たレベルシフタは、図2に示すように、アドレス信号A
iを受けてバッファリングするアドレスバッファ30
と、該アドレスバッファ30から出力された信号をディ
コーディングするプリディコーダ32と、ローアドレス
ストローブ信号RASBをバッファリングするローアド
レスストローブ信号バッファ34と、該ローアドレスス
トローブ信号バッファ34の出力信号Rφと前記プリデ
ィコーダ32の出力信号MSiとを論理演算する論理演
算部36と、該論理演算部36の出力信号に応じてスイ
ッチ制御信号ACTBを生成するスイッチ制御信号生成
部38と、前記論理演算部36の出力制御信号に応じて
スイッチ制御信号ACTを生成するスイッチ制御信号生
成部40と、を備えている。
レスストローブ信号バッファ34の出力信号Rφとプリ
ディコーダ32の出力信号MSiとを否定論理積するN
ANDゲート361と、該NANDゲート361の出力
信号とインバータ362−365により遅延されたNA
NDゲート361の出力信号とを否定論理積するNAN
Dゲート366と、を備えている。
は、論理演算部36の出力信号を反転させるインバータ
381と、論理演算部36の出力信号をゲート端子に入
力し、相互直列接続されたPMOSトランジスタ382
及びNMOSトランジスタ383と、高電圧VPPをソ
ース端子に印加され、ドレイン端子がPMOSトランジ
スタ382のソース端子に接続されたPMOSトランジ
スタ384と、高電圧VPPをソース端子に印加され、
ゲート端子がPMOSトランジスタ382のドレイン端
子及びNMOSトランジスタ383のドレイン端子に共
通接続されたPMOSトランジスタ385と、インバー
タ381の出力信号をゲート端子に入力し、該PMOS
トランジスタ385に直列接続されたPMOSトランジ
スタ386及びNMOSトランジスタ387と、該PM
OSトランジスタ386のドレイン端子、NMOSトラ
ンジスタ387のドレイン端子、及びPMOSトランジ
スタ384のゲート端子に共通印加された信号を反転さ
せてスイッチ制御信号ACTBを出力するインバータ3
88と、を備えている。
は、論理演算部36の出力信号を反転させるインバータ
401と、論理演算部36の出力信号をゲート端子に入
力する相互直列接続されたPMOSトランジスタ402
及びNMOSトランジスタ403と、ドレイン端子がN
MOSトランジスタ403のソース端子に接続され、低
電圧VBBがソース端子に印加されるNMOSトランジ
スタ404と、インバータ401の出力信号を夫々のゲ
ート端子に入力する相互直列接続されたPMOSトラン
ジスタ405及びNMOSトランジスタ406と、ドレ
イン端子はNMOSトランジスタ406のソース端子に
接続され、ゲート端子がPMOSトランジスタ402の
ドレイン端子及びNMOSトランジスタ403のソース
端子に共通接続され、低電圧VBBをソース端子に受け
るNMOSトランジスタ407と、NMOSトランジス
タ404のゲート端子、PMOSトランジスタ405の
ドレイン端子、及びNMOSトランジスタ406のドレ
イン端子に共通印加される信号を反転させるインバータ
408と、該インバータ408の出力信号を反転させて
スイッチ制御信号ACTを出力するインバータ409
と、を備えている。
OSトランジスタ50及びNMOSトランジスタ52に
は、大きいサイズのものをスイッチとして用い、又、電
源電圧VCC及び基準電圧としての接地電圧VSSの代
わりに、高電圧VPP及び低電圧VBBをPMOSトラ
ンジスタ50及びNMOSトランジスタ53のゲート端
子に夫々印加するスイッチ制御信号ACTB、ACTと
して用いる。
よりも高い電圧(VPP=VCC+2Vht) であって、
低電圧VBBは、接地電圧VSSよりも低い電圧であっ
て、本実施の形態では、約−1.0Vである。このよう
な高電圧VPP及び低電圧VBBはワードライン及び基
板電位を維持するために必ず使用される電圧であるか
ら、高電圧VPP及び低電圧VBBを生成するための追
加的な回路は必要としない。只、高電圧VPP及び低電
圧VBBがPMOSトランジスタ50及びNMOSトラ
ンジスタ52のゲート電位として使用されるため、図2
に示すようなレベルシフタが必要となるのである。
Bが、図3(H)に示すように、ローレベルに遷移する
と、ローアドレス信号Aiがラッチされてプリディコー
ダ32によりディコーディングされ、該ディコーディン
グした信号中、上位ビットはメモリセルアレイを選択す
るための信号MSiに転換される。よって、レベルシフ
タのスイッチ制御信号生成部38は,図3(I)に示す
ように、接地電圧Vssレベルのスイッチ制御信号AC
TBを出力し、スイッチ制御信号生成部40は、図3
(J)に示すように、電源電圧VCCレベルのスイッチ
制御信号ACTを出力する。
MOSトランジスタ52がターンオンし、センスアンプ
に電源が供給されて、図3(A)乃至(G)に示すよう
な信号によりワードライン及びビットラインが選択さ
れ、従来のようにセンスアンプ回路が駆動される。その
後、ローアドレスストローブ信号RASBが再びハイレ
ベルに遷移したとき、スイッチ制御信号生成部38は高
電圧VPPレベルのスイッチ制御信号ACTBを出力
し、スイッチ制御信号生成部40は低電圧VBBレベル
のスイッチ制御信号ACTを出力して、センスアンプへ
の電源の供給が停止する。
タ50のゲート、NMOSトランジスタ52のゲートに
は、夫々、電源電圧VCCよりも高い電圧VPP、接地
電圧VSSよりも低い電圧VSSが入力され、PMOS
トランジスタ50とNMOSトランジスタ52とが確実
にオフし、電流経路が遮断される。これにより漏洩電流
が低減する。
センスアンプとの間、センスアンプと接地との間に、夫
々、PMOSトランジスタ50、NMOSトランジスタ
52を介装し、夫々のゲートに、高電圧VPP、低電圧
VBBを印加するようにしたので、センスアンプ回路を
電源電圧1.0V以下でも確実に漏洩電流の発生も防止
することができる。
かかる半導体メモリのセンスアンプ回路によれば、選択
されたセンスアンプのみに電源を供給して、低いしきい
電圧下での漏洩電流の発生を防止することができる。
ンスアンプ回路によれば、第1スイッチ制御信号、第2
スイッチ制御信号生成用の信号を論理演算することがで
きる。請求項3の発明にかかる半導体メモリのセンスア
ンプ回路によれば、第1スイッチ制御信号、第2スイッ
チ制御信号を、所定信号レベルにシフトすることができ
る。
回路図。
フタの回路図。
Claims (3)
- 【請求項1】複数のセンスアンプラッチを有し、電源電
圧(VCC),基準電圧(VSS)間で駆動されるセン
スアンプ部(60、62、64)と、 センスアンプ駆動制御信号(SAPB、SAN)に基づ
いて、センスアンプ部(60、62、64)を駆動制御
するセンスアンプ駆動手段(54、56、58、68、
70、72)と、 を備えた半導体メモリのセンスアンプ回路において、 アドレス信号(Ai),ローアドレスストローブ信号
(RASB)に基づいて2つのスイッチ制御信号(AC
TB、ACT)を生成し、スイッチ制御信号(ACT
B)の信号レベルを電源電圧(VCC)よりも高い電圧
(VPP)にシフトし、スイッチ制御信号(ACT)の
信号レベルを基準電圧(VSS)よりも低い電圧(VB
B)にシフトして出力するレベルシフタと、 該スイッチ制御信号(ACTB、ACT)を入力し、該
スイッチ制御信号に基づいて、センスアンプ駆動手段
(54、56、58)を電源電圧レベルに、センスアン
プ駆動手段(68、70、72)を基準電圧レベルに接
続するスイッチ手段(50、52)と、を備え、 前記レベルシフタが、 アドレス信号(Ai)を入力してバッファリングするア
ドレスバッファ(30)と、 該アドレスバッファ(30)から出力された信号をディ
コーディングするプリディコーダ(32)と、 ローアドレスストローブ信号(RASB)をバッファリ
ングするローアドレスストローブ信号バッファ(34)
と、 該ローアドレスストローブ信号バッファ(34)の出力
信号(Rφ)と前記プリディコーダ(32)の出力信号
(MSi)とを論理演算する論理演算部(36)と、 該論理演算部(36)の出力信号に応じてスイッチ制御
信号(ACTB)の信号レベルを電源電圧(VCC)よ
りも高い電圧(VPP)にシフトして生成する スイッチ
制御信号生成部(38)と、 前記論理演算部(36)の出力制御信号に応じてスイッ
チ制御信号(ACT)の信号レベルを基準電圧(VS
S)よりも低い電圧(VBB)にシフトして生成するス
イッチ制御信号生成部(40)と、 を備えて構成されたことを特徴とする半導体メモリのセ
ンスアンプ回路。 - 【請求項2】前記論理演算部(36)は、 ローアドレスストローブ信号バッファ(34)の出力信
号(Rφ)とプリディコーダ(32)の出力信号(MS
i)とを否定論理積するNANDゲート(361)と、 該NANDゲート(361)の出力信号とインバータ
(362〜365)により遅延した前記NANDゲート
(361)の出力信号とを否定論理積するNANDゲー
ト(366)と、 を備えたことを特徴とする請求項1記載の半導体メモリ
のセンスアンプ回路。 - 【請求項3】前記スイッチ制御信号生成部(38)は、 PMOSトランジスタ(382)と、 NMOSトランジスタ(383)と、 PMOSトランジスタ(384)と、 PMOSトランジスタ(385)と、 PMOSトランジスタ(386)と、 NMOSトランジスタ(387)と、 インバータ(381)と、 インバータ(388)と、 を備え、 電圧(VPP)の電源から電圧(VBB)のレベルま
で、前記PMOSトランジスタ(384)、PMOSト
ランジスタ(382)及びNMOSトランジスタ(38
3)を順次直列に接続し、 該直列接続されたトランジスタ(384、382、38
3)と並列に、PMOSトランジスタ(385)、PM
OSトランジスタ(386)及びNMOSトランジスタ
(387)を、順次直列に接続し、 前記PMOSトランジスタ(386)とNMOSトラン
ジスタ(387)とのドレイン端子をPMOSトランジ
スタ(384)のゲート端子に接続し、 前記PMOSトランジスタ(382)とNMOSトラン
ジスタ(383)とのドレイン端子をPMOSトランジ
スタ(385)のゲート端子に接続し、 前記論理演算部(36)の出力信号をインバータ(38
1)を介してPMOSトランジスタ(386)及びNM
OSトランジスタ(387)のゲートに反転出力し、 前記PMOSトランジスタ(386)とNMOSトラン
ジスタ(387)とのドレイン端子の信号をインバータ
(388)により反転し、スイッチ制御信号(ACT
B)として出力するように構成された ことを特徴とする
請求項2記載の半導体メモリのセンスアンプ回路。
Applications Claiming Priority (2)
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---|---|---|---|
KR51039/1995 | 1995-12-16 | ||
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Publications (2)
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JPH09274797A JPH09274797A (ja) | 1997-10-21 |
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