JPH09274797A - 半導体メモリのセンスアンプ回路 - Google Patents

Abstract

(57)【要約】 【課題】１．０Ｖ以下の低電圧動作時でも低いしきい電
圧に起因する漏洩電流の発生を防止する。 【解決手段】半導体メモリのセンスアンプ回路に、スイ
ッチとしてのＰＭＯＳトランジスタ５０、ＮＭＯＳトラ
ンジスタ５２及び、信号レベルをシフトするレベルシフ
タ(lever shifter）を追加設置し、レベルシフタにおい
て、第１スイッチ制御信号ＡＣＴＢ、第２スイッチ制御
信号ＡＣＴを生成し、所定信号レベルにシフトして、夫
々、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ
５２のゲート端子に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリのセ
ンスアンプ回路に係るもので、詳しくは、センスアンプ
制御回路及びスイッチを具備して、１．０ｖ以下の低電
圧による動作時低いしきい電圧に起因する漏洩電流が発
生するのを防止し、待機状態時に過多な電流が発生する
ことを抑制する技術に関する。

【０００２】

【従来の技術】従来、メモリ装置のメモリセルブロック
においては、図４に示すように、複数のメモリセルから
なるメモリセルアレイ１０、１４、１８と、センスアン
プの駆動を制御するセンスアンプ駆動制御信号ＳＡＰＢ
及びセンスアンプ駆動制御信号ＳＡＮによりそれらメモ
リセルアレイ１０、１４、１８のデータを増幅するセン
スアンプ部１２、１６、２０と、から構成されている。
ここで、センスアンプ部１２は選択されたブロックで、
センスアンプ部１６、２０は選択されないブロックであ
る。

【０００３】センスアップ部１２、１６、２０において
は、センスアンプ駆動制御信号ＳＡＰＢ及びセンスアン
プ駆動制御信号ＳＡＮを夫々入力する図５に示すような
複数のセンスアンプ回路が備えられている。このセンス
アンプ回路においては、センスアンプ駆動制御信号ＳＡ
ＰＢをゲート端子に、電源電圧ＶＣＣをソース端子に夫
々入力するＰＭＯＳトランジスタ１２０と、センスアン
プ駆動制御信号ＳＡＮをゲート端子に、接地電圧Ｖｓｓ
をソース端子に夫々入力するＮＭＯＳトランジスタ１２
２と、一方が信号線ＰＣＳを介して該ＮＭＯＳトランジ
スタ１２２のドレイン端子と接続され、他方が信号線Ｎ
ＣＳを介して前記ＰＭＯＳトランジスタ１２０のドレイ
ン端子と接続された複数のセンスアンプラッチ１２４、
１２６、１２８と、信号線ＰＣＳ、ＮＣＳを介してセン
スアンプラッチ１２４、１２６、１２８に接続されて予
備充電信号ＰＣＢ及び予備充電電圧ＶＢＬＰにより前記
信号線ＰＣＳ、ＮＣＳをＶＣＣ／２の電圧に予備充電さ
せる予備充電部１３０と、を備えている。

【０００４】前記センスアンプラッチ１２４において
は、ソース端子が信号線ＰＣＳに夫々接続されたＰＭＯ
Ｓトランジスタ１３１、１３３と、ドレイン端子が該Ｐ
ＭＯＳトランジスタ１３１のドレイン端子、前記ＰＭＯ
Ｓトランジスタ１３３のゲート端子、及びビットライン
ＢＬ１に共通接続され、ゲート端子が前記ＰＭＯＳトラ
ンジスタ１３１のゲート端子、前記ＰＭＯＳトランジス
タ１３３のドレイン端子、及びビットラインＢＬＢ１に
共通接続され、ソース端子が信号線ＮＣＳに接続された
ＮＭＯＳトランジスタ１３２と、ドレイン端子は前記Ｐ
ＭＯＳトランジスタ１３３のドレイン端子に接続され、
ゲート端子が前記ＰＭＯＳトランジスタ１３３のゲート
端子に接続され、ソースが信号線ＮＣＳに接続されたＮ
ＭＯＳトランジスタ１３４と、を備え、他のセンスアン
プラッチ１２６、１２８は、ビットライン対（ＢＬ２、
ＢＬＢ２）（ＢＬ３，ＢＬＢ３）に夫々接続されて前記
センスアンプラッチ１２４と同様に構成されている。

【０００５】前記予備充電部１３０においては、ソース
端子が信号線ＰＣＳに接続され、予備充電信号ＰＣＢ及
び予備充電電圧ＶＢＬＰがゲート端子及びドレイン端子
に夫々印加されるＮＭＯＳトランジスタ１３５と、予備
充電信号ＰＣＢ及び予備充電電圧ＶＢＬＰをゲート端子
及びドレイン端子に夫々入力し、ソース端子が信号線Ｐ
ＣＳに接続されたＮＭＯＳトランジスタ１３６と、を備
えている。

【０００６】このように構成された従来のセンスアンプ
の動作を、信号波形図である図６を参照して説明する。
先ず、センスアンプラッチ部１２、１６、２０のビット
ライン対はワードラインがイネーブルされる前にＶＣＣ
／２の電圧に予備充電され、センスアンプ駆動制御信号
ＳＡＰＢ、ＳＡＮが、夫々、ＰＭＯＳトランジスタ１２
０、ＮＭＯＳトランジスタのゲートに印加され、ＰＭＯ
Ｓトランジスタ１２０、ＮＭＯＳトランジスタの全てが
ターンオフする。これにより、ビットライン対間の電位
差が無くなって漏洩電流も小さくなる。

【０００７】次いで、ビットライン対が予備充電された
状態でセンスアップ部１２が選択され、メモリセルアレ
イ１０の一つのワードラインが選択されて、図６（Ａ）
に示すように、信号レベルがメモリセルのアクセスしき
い電圧Ｖt から高電圧ＶＰＰに上昇する。ここで、該高
電圧ＶＰＰは電源電圧ＶＣＣと二倍の前記アクセスしき
い電圧（Ｖt ×２）とを乗じた値である。

【０００８】次いで、メモリセルのデータが、図６
（Ｂ）に示すように、ビットラインに載せられ、図６
（Ｅ）、（Ｆ）に示すようなセンスアンプ駆動制御信号
ＳＡＰＢ、ＳＡＮが、夫々、ＰＭＯＳトランジスタ１２
０、ＮＭＯＳトランジスタ１２２のゲートに印加され、
これによりＰＭＯＳトランジスタ１２０及びＮＭＯＳト
ランジスタ１２２がターンオンする。信号線ＮＣＳ及び
信号線ＰＣＳには、図６（Ｃ）、（Ｄ）に示すような接
地電圧Ｖｓｓ及び電源電圧ＶＣＣが夫々印加される。予
備充電信号ＰＣＢは、図６（Ｇ）に示すように、ローレ
ベルとなり、予備充電信号ＰＣＢが入力されたＮＭＯＳ
トランジスタ１３５、１３６の全てがターンオフし、選
択されたセンスアンプ部１２以外のセンスアンプ部１
６、２０は予備充電レベルに維持される。

【０００９】

【発明が解決しようとする課題】然るに、このような従
来の半導体メモリのセンスアンプ回路においては、動作
電圧が２．３Ｖである場合、メモリセルのしきい電圧を
０．５Ｖ以上に維持することは可能であるが、１．０Ｖ
以下の副動作電圧時は、前記しきい電圧が低くなり、Ｖ
ＣＣ／２レベルも０．５Ｖ以下に維持されるため、副動
作のしきい電圧（約０．２Ｖ）時に漏洩電流が多く流
れ、例えば、ノートブック及びハンドホン等の電子機器
を使用するに際して、これらの電子機器に備えられたバ
ッテリの使用時間が短縮されるという不都合な点があっ
た。

【００１０】本発明はこのような従来の課題に鑑みてな
されたもので、低電圧動作時でも低いしきい電圧に起因
する漏洩電流の発生を防止することが可能な半導体メモ
リのセンスアンプ回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリのセンスアンプ回路は、複数の
センスアンプラッチを有し、電源電圧ＶＣＣ，基準電圧
ＶＳＳ間で駆動されるセンスアンプ部（６０、６２、６
４）と、センスアンプ駆動制御信号（ＳＡＰＢ、ＳＡ
Ｎ）に基づいて、センスアンプ部（６０、６２、６４）
を駆動制御するセンスアンプ駆動手段（５４、５６、５
８、６８、７０、７２）と、を備えた半導体メモリのセ
ンスアンプ回路において、アドレス信号（Ａｉ），スト
ローブ信号（ＲＡＳＢ）に基づいて２つのスイッチ制御
信号（ＡＣＴＢ、ＡＣＴ）を生成し、スイッチ制御信号
（ＡＣＴＢ）の信号レベルを電源電圧ＶＣＣよりも高い
電圧（ＶＰＰ）に、スイッチ制御信号（ＡＣＴＢ）の信
号レベルを基準電圧（ＶＳＳ）よりも低い電圧（ＶＢ
Ｂ）にシフトして出力するレベルシフタと、該スイッチ
制御信号（ＡＣＴＢ、ＡＣＴ）を入力し、該スイッチ制
御信号に基づいて、センスアンプ駆動手段（５４、５
６、５８）を電源に、センスアンプ駆動手段（６８、７
０、７２）を基準レベルに接続するスイッチ手段（５
０、５２）と、を備えて構成されている。

【００１２】かかる構成によれば、スイッチ制御信号
（ＡＣＴＢ、ＡＣＴ）は、レベルシフタにより、アドレ
ス信号（Ａｉ），ストローブ信号（ＲＡＳＢ）に基づい
て生成され、スイッチ制御信号（ＡＣＴＢ）の信号レベ
ルは、電源電圧（ＶＣＣ）よりも高い電圧（ＶＰＰ）
に、スイッチ制御信号（ＡＣＴＢ）の信号レベルを基準
電圧（ＶＳＳ）よりも低い電圧（ＶＢＢ）にシフトされ
る。そして、このスイッチ制御信号（ＡＣＴＢ、ＡＣ
Ｔ）は、スイッチ手段に入力される。

【００１３】センスアンプ部は、スイッチ手段により電
源、基準レベル間に接続され、センスアンプ駆動手段
は、入力されたスイッチ制御信号（ＡＣＴＢ，ＳＡＮ）
に基づいてセンスアンプ部を駆動制御する。スイッチ制
御信号（ＡＣＴＢ、ＡＣＴ）の信号レベルは、レベルシ
フタにより前記レベルにシフトされているので、電源電
圧が低下しても、動作に必要なしきい電圧は維持され
る。

【００１４】請求項２の発明にかかる半導体メモリのセ
ンスアンプ回路では、前記レベルシフタは、アドレス信
号（Ａｉ）を入力してバッファリングするアドレスバッ
ファ（３０）と、該アドレスバッファ（３０）から出力
された信号をディコーディングするプリディコーダ（３
２）と、ローアドレスストローブ信号（ＲＡＳＢ）をバ
ッファリングするローアドレスストローブ信号バッファ
（３４）と、該ローアドレスストローブ信号バッファ
（３４）の出力信号（Ｒφ）と前記プリディコーダ（３
２）の出力信号（ＭＳｉ）とを論理演算する論理演算部
（３６）と、該論理演算部（３６）の出力信号に応じて
スイッチ制御信号（ＡＣＴＢ）の信号レベルを電源電圧
（ＶＣＣ）よりも高い電圧（ＶＰＰ）にシフトして生成
するスイッチ制御信号生成部（３８）と、前記論理演算
部（３６）の出力制御信号に応じてスイッチ制御信号
（ＡＣＴＢ）の信号レベルを基準電圧（ＶＳＳ）よりも
低い電圧（ＶＢＢ）にシフトして生成するスイッチ制御
信号生成部（４０）と、を備えている。

【００１５】かかる構成によれば、アドレス信号（Ａ
ｉ）は、アドレスバッファにバッファリングされ、プリ
ディコーダによりディコーディングされる。また、ロー
アドレスストローブ信号（ＲＡＳＢ）は、ローアドレス
ストローブ信号バッファによりバッファリングされる。
ローアドレスストローブ信号バッファの出力信号（Ｒ
φ）と前記プリディコーダの出力信号（ＭＳｉ）とは、
論理演算部により論理演算され、該論理演算部の出力信
号に応じて第１スイッチ制御信号（ＡＣＴＢ）が、スイ
ッチ制御信号生成部により所定レベルにシフトされて生
成され、第２スイッチ制御信号（ＡＣＴ）が、スイッチ
制御信号生成部により論理演算部の出力制御信号に応じ
て所定レベルにシフトされて生成される。

【００１６】請求項３の発明にかかる半導体メモリのセ
ンスアンプ回路では、前記論理演算部は、ローアドレス
ストローブ信号バッファの出力信号（Ｒφ）とプリディ
コーダの出力信号（ＭＳｉ）とを否定論理積するＮＡＮ
Ｄゲートと、該ＮＡＮＤゲートの出力信号とインバータ
により遅延した前記ＮＡＮＤゲートの出力信号とを否定
論理積するＮＡＮＤゲートと、を備えている。

【００１７】かかる構成によれば、ローアドレスストロ
ーブ信号バッファの出力信号（Ｒφ）とプリディコーダ
の出力信号（ＭＳｉ）とがＮＡＮＤゲートにより否定論
理積され、該ＮＡＮＤゲートの出力信号とインバータに
より遅延した前記ＮＡＮＤゲートの出力信号とがＮＡＮ
Ｄゲートにより否定論理積される。請求項４の発明にか
かる半導体メモリのセンスアンプ回路では、前記スイッ
チ制御信号生成部（３８）は、ＰＭＯＳトランジスタ
（３８２）と、ＮＭＯＳトランジスタ（３８３）と、Ｐ
ＭＯＳトランジスタ（３８４）と、ＰＭＯＳトランジス
タ（３８５）と、ＰＭＯＳトランジスタ（３８６）と、
ＮＭＯＳトランジスタ（３８７）と、インバータ（３８
１）と、インバータ（３８３）と、を備え、電圧（ＶＰ
Ｐ）の電源から電圧（ＶＢＢ）のレベルまで、前記ＰＭ
ＯＳトランジスタ（３８４）、ＰＭＯＳトランジスタ
（３８２）及びＮＭＯＳトランジスタ（３８３）を順次
直列に接続し、 該直列接続されたトランジスタ（３８
４、３８２、３８３）と並列に、ＰＭＯＳトランジスタ
（３８５）、ＰＭＯＳトランジスタ（３８６）及びＮＭ
ＯＳトランジスタ（３８７）を、順次直列に接続し、前
記ＰＭＯＳトランジスタ（３８６）とＮＭＯＳトランジ
スタ（３８７）とのドレイン端子をＰＭＯＳトランジス
タ（３８４）のゲート端子に接続し、前記ＰＭＯＳトラ
ンジスタ（３８２）とＮＭＯＳトランジスタ（３８３）
とのドレイン端子をＰＭＯＳトランジスタ（３８５）の
ゲート端子に接続し、前記論理演算部（３６）の出力信
号をインバータ（３８１）を介してＰＭＯＳトランジス
タ（３８６）及びＮＭＯＳトランジスタ（３８７）のゲ
ートに反転出力し、前記ＰＭＯＳトランジスタ（３８
６）とＮＭＯＳトランジスタ（３８７）とのドレイン端
子の信号をインバータ（３８３）により反転し、スイッ
チ制御信号（ＡＣＴＢ）として出力するように構成され
ている。

【００１８】かかる構成によれば、論理演算部の出力信
号に応じて、スイッチ制御信号（ＡＣＴＢ）の信号レベ
ルが電源電圧（ＶＣＣ）よりも高い電圧（ＶＰＰ）にシ
フトされ、シフトされたスイッチ制御信号（ＡＣＴＢ）
が、スイッチ手段に出力される。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。本発明の半導体メモリのセ
ンスアンプ回路は、図１に示すように、ゲート端子に、
後述するレベルシフタのスイッチ制御信号生成部３８か
ら出力された第１スイッチ制御信号ＡＣＴＢを入力し、
１．０Ｖ以下の電源電圧ＶＣＣがソース端子に印加され
るＰＭＯＳトランジスタ５０と、ゲート端子に、レベル
シフタのスイッチ制御信号生成部４０から出力された第
２スイッチ制御信号ＡＣＴが入力されてソース端子が接
地されたＮＭＯＳトランジスタ５２と、ゲート端子に第
１センスアンプ駆動制御信号ＳＡＰＢが入力されてソー
ス端子がＰＭＯＳトランジスタ５０のドレイン端子に接
続されたＰＭＯＳトランジスタ５４、５６、５８と、ゲ
ート端子に第２センスアンプ駆動制御信号ＳＡＰが入力
されて、ソース端子がＮＭＯＳトランジスタ５２のドレ
イン端子に接続されたＮＭＯＳトランジスタ６８、７
０、７２と、一方がＰＭＯＳトランジスタ５４、５６、
５８のドレイン端子に夫々接続され、他方側がＮＭＯＳ
トランジスタ６８、７０、７２のドレイン端子に夫々接
続され、従来と同様に構成された複数のセンスアンプラ
ッチを有するセンスアンプラッチ部６０、６２、６４
と、を備えている。

【００２０】このＰＭＯＳトランジスタ５０とＮＭＯＳ
トランジスタ５２とがスイッチ手段に、ＰＭＯＳトラン
ジスタ５４、５６、５８、ＮＭＯＳトランジスタ６８、
７０、７２がセンスアンプ駆動手段に相当する。前述し
たレベルシフタは、図２に示すように、アドレス信号Ａ
ｉを受けてバッファリングするアドレスバッファ３０
と、該アドレスバッファ３０から出力された信号をディ
コーディングするプリディコーダ３２と、ローアドレス
ストローブ信号ＲＡＳＢをバッファリングするローアド
レスストローブ信号バッファ３４と、該ローアドレスス
トローブ信号バッファ３４の出力信号Ｒφと前記プリデ
ィコーダ３２の出力信号ＭＳｉとを論理演算する論理演
算部３６と、該論理演算部３６の出力信号に応じてスイ
ッチ制御信号ＡＣＴＢを生成するスイッチ制御信号生成
部３８と、前記論理演算部３６の出力制御信号に応じて
スイッチ制御信号ＡＣＴを生成するスイッチ制御信号生
成部４０と、を備えている。

【００２１】前記論理演算部３６においては、ローアド
レスストローブ信号バッファ３４の出力信号Ｒφとプリ
ディコーダ３２の出力信号ＭＳｉとを否定論理積するＮ
ＡＮＤゲート３６１と、該ＮＡＮＤゲート３６１の出力
信号とインバータ３６２−３６５により遅延されたＮＡ
ＮＤゲート３６１の出力信号とを否定論理積するＮＡＮ
Ｄゲート３６６と、を備えている。

【００２２】前記スイッチ制御信号生成部３８において
は、論理演算部３６の出力信号を反転させるインバータ
３８１と、論理演算部３６の出力信号をゲート端子に入
力し、相互直列接続されたＰＭＯＳトランジスタ３８２
及びＮＭＯＳトランジスタ３８３と、高電圧ＶＰＰをソ
ース端子に印加され、ドレイン端子がＰＭＯＳトランジ
スタ３８２のソース端子に接続されたＰＭＯＳトランジ
スタ３８４と、高電圧ＶＰＰをソース端子に印加され、
ゲート端子がＰＭＯＳトランジスタ３８２のドレイン端
子及びＮＭＯＳトランジスタ３８３のドレイン端子に共
通接続されたＰＭＯＳトランジスタ３８５と、インバー
タ３８１の出力信号をゲート端子に入力し、該ＰＭＯＳ
トランジスタ３８５に直列接続されたＰＭＯＳトランジ
スタ３８６及びＮＭＯＳトランジスタ３８７と、該ＰＭ
ＯＳトランジスタ３８６のドレイン端子、ＮＭＯＳトラ
ンジスタ３８７のドレイン端子、及びＰＭＯＳトランジ
スタ３８４のゲート端子に共通印加された信号を反転さ
せてスイッチ制御信号ＡＣＴＢを出力するインバータ３
８８と、を備えている。

【００２３】前記スイッチ制御信号生成部４０において
は、論理演算部３６の出力信号を反転させるインバータ
４０１と、論理演算部３６の出力信号をゲート端子に入
力する相互直列接続されたＰＭＯＳトランジスタ４０２
及びＮＭＯＳトランジスタ４０３と、ドレイン端子がＮ
ＭＯＳトランジスタ４０３のソース端子に接続され、低
電圧ＶＢＢがソース端子に印加されるＮＭＯＳトランジ
スタ４０４と、インバータ４０１の出力信号を夫々のゲ
ート端子に入力する相互直列接続されたＰＭＯＳトラン
ジスタ４０５及びＮＭＯＳトランジスタ４０６と、ドレ
イン端子はＮＭＯＳトランジスタ４０６のソース端子に
接続され、ゲート端子がＰＭＯＳトランジスタ４０２の
ドレイン端子及びＮＭＯＳトランジスタ４０３のソース
端子に共通接続され、低電圧ＶＢＢをソース端子に受け
るＮＭＯＳトランジスタ４０７と、ＮＭＯＳトランジス
タ４０４のゲート端子、ＰＭＯＳトランジスタ４０５の
ドレイン端子、及びＮＭＯＳトランジスタ４０６のドレ
イン端子に共通印加される信号を反転させるインバータ
４０８と、該インバータ４０８の出力信号を反転させて
スイッチ制御信号ＡＣＴを出力するインバータ４０９
と、を備えている。

【００２４】次に動作を説明する。図２において、ＰＭ
ＯＳトランジスタ５０及びＮＭＯＳトランジスタ５２に
は、大きいサイズのものをスイッチとして用い、又、電
源電圧ＶＣＣ及び基準電圧としての接地電圧ＶＳＳの代
わりに、高電圧ＶＰＰ及び低電圧ＶＢＢをＰＭＯＳトラ
ンジスタ５０及びＮＭＯＳトランジスタ５３のゲート端
子に夫々印加するスイッチ制御信号ＡＣＴＢ、ＡＣＴと
して用いる。

【００２５】ここで、高電圧ＶＰＰは、電源電圧ＶＣＣ
よりも高い電圧（ＶＰＰ＝ＶＣＣ＋２Ｖht) であって、
低電圧ＶＢＢは、接地電圧ＶＳＳよりも低い電圧であっ
て、本実施の形態では、約−１．０Ｖである。このよう
な高電圧ＶＰＰ及び低電圧ＶＢＢはワードライン及び基
板電位を維持するために必ず使用される電圧であるか
ら、高電圧ＶＰＰ及び低電圧ＶＢＢを生成するための追
加的な回路は必要としない。只、高電圧ＶＰＰ及び低電
圧ＶＢＢがＰＭＯＳトランジスタ５０及びＮＭＯＳトラ
ンジスタ５２のゲート電位として使用されるため、図１
に示すようなレベルシフタが必要となるのである。

【００２６】先ず、ローアドレスストローブ信号ＲＡＳ
Ｂが、図３（Ｈ）に示すように、ローレベルに遷移する
と、ローアドレス信号Ａｉがラッチされてプリディコー
ダ３２によりディコーディングされ、該ディコーディン
グした信号中、上位ビットはメモリセルアレイを選択す
るための信号ＭＳｉに転換される。よって、レベルシフ
タのスイッチ制御信号生成部３８は，図３（Ｉ）に示す
ように、接地電圧Ｖｓｓレベルのスイッチ制御信号ＡＣ
ＴＢを出力し、スイッチ制御信号生成部４０は、図３
（Ｊ）に示すように、電源電圧ＶＣＣレベルのスイッチ
制御信号ＡＣＴを出力する。

【００２７】次いで、ＰＭＯＳトランジスタ５０及びＮ
ＭＯＳトランジスタ５２がターンオンし、センスアンプ
に電源が供給されて、図３（Ａ）乃至（Ｇ）に示すよう
な信号によりワードライン及びビットラインが選択さ
れ、従来のようにセンスアンプ回路が駆動される。その
後、ローアドレスストローブ信号ＲＡＳＢが再びハイレ
ベルに遷移したとき、スイッチ制御信号生成部３８は高
電圧ＶＰＰレベルのスイッチ制御信号ＡＣＴＢを出力
し、スイッチ制御信号生成部４０は低電圧ＶＢＢレベル
のスイッチ制御信号ＡＣＴを出力して、センスアンプへ
の電源の供給が停止する。

【００２８】待機状態の副動作時、ＰＭＯＳトランジス
タ５０のゲート、ＮＭＯＳトランジスタ５２のゲートに
は、夫々、電源電圧ＶＣＣよりも高い電圧ＶＰＰ、接地
電圧ＶＳＳよりも低い電圧ＶＳＳが入力され、ＰＭＯＳ
トランジスタ５０とＮＭＯＳトランジスタ５２とが確実
にオフし、電流経路が遮断される。これにより漏洩電流
が低減する。

【００２９】かかる構成によれば、電圧ＶＣＣの電源と
センスアンプとの間、センスアンプと接地との間に、夫
々、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ
５２を介装し、夫々のゲートに、高電圧ＶＰＰ、低電圧
ＶＢＢを印加するようにしたので、センスアンプ回路を
電源電圧１．０Ｖ以下でも確実に漏洩電流の発生も防止
することができる。

【００３０】

【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリのセンスアンプ回路によれば、選択
されたセンスアンプのみに電源を供給して、低いしきい
電圧下での漏洩電流の発生を防止することができる。請
求項２の発明にかかる半導体メモリのセンスアンプ回路
によれば、アドレス信号（Ａｉ）及びローアドレススト
ローブ信号（ＲＡＳＢ）に基づいて、所定信号レベルの
第１スイッチ制御信号、第２スイッチ制御信号を生成す
ることができる。

【００３１】請求項３の発明にかかる半導体メモリのセ
ンスアンプ回路によれば、第１スイッチ制御信号、第２
スイッチ制御信号生成用の信号を論理演算することがで
きる。請求項４の発明にかかる半導体メモリのセンスア
ンプ回路によれば、第１スイッチ制御信号、第２スイッ
チ制御信号を、所定信号レベルにシフトすることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すセンスアンプ回路の
回路図。

【図２】図１のセンスアンプ回路に用いられるレベルシ
フタの回路図。

【図３】図１の各部の信号波形図。

【図４】従来のブロック図。

【図５】従来のセンスアンプの詳細回路図。

【図６】図５の各部の信号波形図。

【符号の説明】

１０、１４、１８ メモリセルアレイ １２、１６、１８ センスアンプ部 ３０ アドレスバッファ ３２ プリディコーダ ３４ ローアドレスストローブ信号バッファ ３６ 論理演算部 ３８、４０ スイッチ制御信号生成部 ５０ ＰＭＯＳトランジスタ ５２ ＮＭＯＳトランジスタ ６０、６２、６４ センスアンプラッチ部

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数のセンスアンプラッチを有し、電源電
   圧（ＶＣＣ），基準電圧（ＶＳＳ）間で駆動されるセン
   スアンプ部（６０、６２、６４）と、 センスアンプ駆動制御信号（ＳＡＰＢ、ＳＡＮ）に基づ
   いて、センスアンプ部（６０、６２、６４）を駆動制御
   するセンスアンプ駆動手段（５４、５６、５８、６８、
   ７０、７２）と、を備えた半導体メモリのセンスアンプ
   回路において、 アドレス信号（Ａｉ），ストローブ信号（ＲＡＳＢ）に
   基づいて２つのスイッチ制御信号（ＡＣＴＢ、ＡＣＴ）
   を生成し、スイッチ制御信号（ＡＣＴＢ）の信号レベル
   を電源電圧（ＶＣＣ）よりも高い電圧（ＶＰＰ）に、ス
   イッチ制御信号（ＡＣＴＢ）の信号レベルを基準電圧
   （ＶＳＳ）よりも低い電圧（ＶＢＢ）にシフトして出力
   するレベルシフタと、 該スイッチ制御信号（ＡＣＴＢ、ＡＣＴ）を入力し、該
   スイッチ制御信号に基づいて、センスアンプ駆動手段
   （５４、５６、５８）を電源に、センスアンプ駆動手段
   （６８、７０、７２）を基準レベルに接続するスイッチ
   手段（５０、５２）と、を備えて構成されたことを特徴
   とする半導体メモリのセンスアンプ回路。
2. 【請求項２】前記レベルシフタは、 アドレス信号（Ａｉ）を入力してバッファリングするア
   ドレスバッファ（３０）と、 該アドレスバッファ（３０）から出力された信号をディ
   コーディングするプリディコーダ（３２）と、 ローアドレスストローブ信号（ＲＡＳＢ）をバッファリ
   ングするローアドレスストローブ信号バッファ（３４）
   と、 該ローアドレスストローブ信号バッファ（３４）の出力
   信号（Ｒφ）と前記プリディコーダ（３２）の出力信号
   （ＭＳｉ）とを論理演算する論理演算部（３６）と、 該論理演算部（３６）の出力信号に応じてスイッチ制御
   信号（ＡＣＴＢ）の信号レベルを電源電圧（ＶＣＣ）よ
   りも高い電圧（ＶＰＰ）にシフトして生成するスイッチ
   制御信号生成部（３８）と、 前記論理演算部（３６）の出力制御信号に応じてスイッ
   チ制御信号（ＡＣＴＢ）の信号レベルを基準電圧（ＶＳ
   Ｓ）よりも低い電圧（ＶＢＢ）にシフトして生成するス
   イッチ制御信号生成部（４０）と、を備えたことを特徴
   とする請求項１記載の半導体メモリのセンスアンプ回
   路。
3. 【請求項３】前記論理演算部（３６）は、 ローアドレスストローブ信号バッファ（３４）の出力信
   号（Ｒφ）とプリディコーダ（３２）の出力信号（ＭＳ
   ｉ）とを否定論理積するＮＡＮＤゲート（３６１）と、 該ＮＡＮＤゲート（３６１）の出力信号とインバータ
   （３６２〜３６５）により遅延した前記ＮＡＮＤゲート
   （３６１）の出力信号とを否定論理積するＮＡＮＤゲー
   ト（３６６）と、を備えたことを特徴とする請求項２記
   載の半導体メモリのセンスアンプ回路。
4. 【請求項４】前記スイッチ制御信号生成部（３８）は、 ＰＭＯＳトランジスタ（３８２）と、 ＮＭＯＳトランジスタ（３８３）と、 ＰＭＯＳトランジスタ（３８４）と、 ＰＭＯＳトランジスタ（３８５）と、 ＰＭＯＳトランジスタ（３８６）と、 ＮＭＯＳトランジスタ（３８７）と、 インバータ（３８１）と、 インバータ（３８３）と、を備え、 電圧（ＶＰＰ）の電源から電圧（ＶＢＢ）のレベルま
   で、前記ＰＭＯＳトランジスタ（３８４）、ＰＭＯＳト
   ランジスタ（３８２）及びＮＭＯＳトランジスタ（３８
   ３）を順次直列に接続し、 該直列接続されたトランジスタ（３８４、３８２、３８
   ３）と並列に、ＰＭＯＳトランジスタ（３８５）、ＰＭ
   ＯＳトランジスタ（３８６）及びＮＭＯＳトランジスタ
   （３８７）を、順次直列に接続し、 前記ＰＭＯＳトランジスタ（３８６）とＮＭＯＳトラン
   ジスタ（３８７）とのドレイン端子をＰＭＯＳトランジ
   スタ（３８４）のゲート端子に接続し、 前記ＰＭＯＳトランジスタ（３８２）とＮＭＯＳトラン
   ジスタ（３８３）とのドレイン端子をＰＭＯＳトランジ
   スタ（３８５）のゲート端子に接続し、 前記論理演算部（３６）の出力信号をインバータ（３８
   １）を介してＰＭＯＳトランジスタ（３８６）及びＮＭ
   ＯＳトランジスタ（３８７）のゲートに反転出力し、 前記ＰＭＯＳトランジスタ（３８６）とＮＭＯＳトラン
   ジスタ（３８７）とのドレイン端子の信号をインバータ
   （３８３）により反転し、スイッチ制御信号（ＡＣＴ
   Ｂ）として出力するように構成されたことを特徴とする
   請求項２又は請求項３記載の半導体メモリのセンスアン
   プ回路。