JP2004070963A - シリアルバス・ネットワークのためのリンキング・アドレス可能シャドウ・ポート及びプロトコル - Google Patents

シリアルバス・ネットワークのためのリンキング・アドレス可能シャドウ・ポート及びプロトコル Download PDF

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Abstract

【課題】　本発明の一般的な目的は、シリアルバス上で通信するための改良された方法と回路を提供することである。
【解決手段】　本発明によれば、リンキング・アドレス可能シャドウ・ポート（ＬＡＳＰ）とプロトコルが単一プロトコル又はプロトコル・バイパス入力を使用してＬＡＳＰにアドレスすること及びＬＡＳＰの複数の２次テスト・アクセス・ポート（ＴＡＰ）の接続を構成できる。複数のＬＡＳＰはカスケードされてそれらの２次ＴＡＰの接続はＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用して構成される。
【選択図】　図１

Description

　本願は、２００２年８月８日に出願された米国特許出願シリアル番号６０／４０１，９０８の優先権を出張する。
　本発明は、一般に、装置、システム、ボード又はネットワーク間の通信のためのシリアルバスの使用に関し、より詳細には、シリアル・バックプレーンバスに関する。本発明は、回路ボード、バックプレーン、集積回路、及びシステムを含むシリアル通信バスが使用される環境に適用できる。
　ＩＥＥＥ標準１１４９．１（ＪＴＡＧ）は、集積回路（ＩＣ）のための境界スキャン（走査）アーキテクチャ及びシリアルテスト・バスを提供する。複数のＩＣがボード・レベル・テスト中に全てのＩＣを一緒にアクセスすることを可能にするために一緒にテスト・バス上に接続できる。これらＪＴＡＧＩＣを備えたボードは、２つの基本的なアクセス方式を使用してバックプレーン・レベルで接続できる。第１の方式は、全てのボードが同時にアクセスされることを可能にするためにボードを直列にデイジーチェーンで一緒に接続する。第２の方式は、ボードが個別にアクセスできるように各ボードにアドレス可能なインターフェイスを設ける。第１の方式は、もし１つのボードがバックプレーンから取外されると、他のボードへのアクセスができなくなる欠点がある。第２の方式はこの問題をバックプレーン中の残りのボードへアクセスするためのアドレス可能な方式を使用することにより解決する。第２の方式の例が特許文献１に詳細に説明されており、この特許文献１が参照としてここに組み込まれる。
　いくつかのボードはＩＣの小組を個別の走査パスに分割することにより好適に設計される。この分割は、ＩＣの小組のグループを個別にアクセスすることを可能にし、いくつかの長所を提供する。１つの長所は、より高いＪＴＡＧテストバス・クロック速度でアクセスできるＩＣは１つのグループに含めることができ、一方、より遅いテストバス・クロック速度で動作するＩＣは別のグループに置くことができる。このように、テストバス速度ビニングが可能である。ＩＣを分離された走査パスに分割することの別の長所は、第１走査パス・グループにアクセスして自己テスト動作を開始させ、そのグループが自己テストをしている間に、別の走査パス・グループにアクセスしてそのＩＣグループのテストを開始することができる。さらに別の長所は、いくつかのＩＣは、ＪＴＡＧテストバスによりアクセス可能なエミュレーション及びデバッグ特徴を含むことができる。これらのタイプのＩＣを他のＩＣから分離されたグループに置くことができることにより、ＪＴＡＧに基づいたデバッグ及びエミュレーション操作の実行効率を改良することができる。
　特許文献１に記載されているアドレス可能シャドウ・ポート（ＡＳＰ）は、ＪＴＡＧテストバス上を透明に送信されるシャドウ・プロトコルを使用する。バックプレーン・レベルで、シャドウ・プロトコルが複数のボード駐在ＡＳＰの１つを可能化するためにバックプレーン・テストバスを介してアドレスを送信するために使用される。一旦、可能化されると、アドレスされたボードのＡＳＰは、バックプレーンＪＴＡＧテストバスがアドレスされたボードのＩＣと通信することを可能にする。もし、ボードが上述したグループ分けスタイルでＩＣへのアクセスを可能にする複数走査パスを有する場合、ＡＳＰ及び関連アドレスが各走査パス・グループに要求されるであろう。このように、複数走査パスを持つボードは、複数のＡＳＰを別個のアドレスの各々に必要とするであろう。
　システムの主要走査パスの増加を、主要走査パス内に含まれる個別に選択できる２次走査パスにより可能にするリンカー回路が知られている。これらは、走査パス内に置かれる命令をレジスタにロードすることにより構成される。
米国特許第６，３６３，４４３号明細書
　本発明の一般的な目的は、シリアルバス上で通信するための改良された方法と回路を提供することである。
　この目的及び他の目的及び特徴は、本発明の第１の観点によれば、選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上で送信することより選択されるＡＳＰ回路を使用してシリアルバスを介して装置間で通信をするシステムにより達成される。ＡＳＰ回路上に複数の出力ポートが設けられ、各出力ポートはシリアルバス・スレーブをシリアルバスに接続することが可能である。放送メッセージ中の第１構成コードがＡＳＰ回路を通るデータ信号の道順を決定し、これによりシリアルパスがＡＳＰ回路の出力ポートに結合された１つ、いくつか、又は全てのシリアルバス・スレーブを含む。
　本発明の第２の観点は、選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することにより選択されるＡＳＰ回路を使用してシリアルバスを介して装置間で通信をするシステムを含む。カスケード入力ライン及びカスケード出力ラインがＡＳＰ回路上に設けられ、カスケード入力ラインは別のＡＳＰ回路からデータ信号を受信することが可能であり、カスケード出力ラインは別のＡＳＰ回路にデータ信号を送信することが可能である。放送メッセージ中の第２構成コードは、ＡＳＰ回路がスタンド・アロン回路として動作しているか、又はカスケード入力ライン上にデータを受信しているかそしてカスケード出力ラインを介してデータを送信しているかを決定する。
　本発明の第３の観点は、複数の出力ポートを持つアドレス可能シャドウポート（ＡＳＰ）回路を使用したシリアルバスを介して装置間を通信するための方法が提供される。放送メッセージがシリアルバス上を送信される。放送メッセージは選択されるべきＡＳＰ回路についてのアドレスト第１構成コードを含む。第１構成コードは、選択されたＡＳＰ回路を通るデータ信号についての道順を決定する。選択されたＡＳＰ回路は、データパスが複数の出力ポートの１つに結合されたシリアルバス・スレーブを全て、又はいくつかを含む又は一切を含まないように構成される。
　本発明の第４の観点は、テスト・データ入力ラインとカスケード入力ラインとテスト・データ出力ラインとカスケード出力ラインとを有するアドレス可能シャドウポート（ＡＳＰ）回路を使用してシリアルバスを介して装置間で通信する方法を含む。放送メッセージがシリアルバス上を送信される。放送メッセージは、選択されるべきＡＳＰ回路についてのアドレスと第２構成コードを含む。第２構成コードは、入力信号がテスト・データ入力ライン上、又はカスケード入力ライン上で受け取られるかどうか、そして出力信号がテスト・データ出力ライン上又はカスケード出力ライン上に送信されるかどうかを決定する。選択されたＡＳＰ回路は、第２構成コードに従い、データをテスト・データ入力ライン又はカスケード入力ライン上で受信しそしてデータをテスト・データ出力ライン又はカスケード出力ライン上に送信するように構成される。
　本発明の第５の観点は、アドレス可能接続システムを含む。マスター装置がデータを通信する。少なくとも１つのスレーブ装置が設けられてそこにマスター装置からデータが受け取られる。アドレス可能接続回路がマスター装置とスレーブ装置との間に接続されて、そのアドレスにより選択された接続回路を識別する放送メッセージに応答する。接続回路は複数の出力ポートを有し、複数の出力ポートの１つが少なくとも１つのスレーブ装置に接続している。接続回路内の出力構成回路は、マスター装置のデータパスが出力ポートの全て又はいくつかと接続する又は一切と接続しないスレーブ装置を含むように複数の出力ポートを構成するための放送メッセージ中の第１構成コードに応答する。
　本発明の第６の観点は、アドレス可能接続システムを提供する。マスター装置がデータを通信する。少なくとも１つのスレーブ装置が設けられ、そこでマスター装置からのデータが受け取られる。アドレス可能接続回路がマスター装置とスレーブ装置との間に接続されて、そのアドレスにより選択された接続回路を識別する放送メッセージに応答する。接続回路は、各々がシリアルバスに接続されたカスケード入力ラインとカスケード出力ラインとテストデータ入力ラインとテストデータ出力ラインとを有し、カスケード入力ラインは別のアドレス可能接続回路からのデータを受け取ることが可能であり、カスケード出力ラインは別のアドレス可能接続回路へデータを送信することが可能である。接続回路中のカスケード構成回路は、入力データをテストデータ入力ライン又はカスケード入力ライン上で受け取るためそして出力データをテストデータ出力ライン又はカスケード出力ライン上に送信するために、接続回路入力ラインと出力ラインを構成するために放送メッセージ中の第２構成コードに応答する。
　本発明の第７の観点は、選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含む放送メッセージをシリアルバス上に送信することで選択されたＡＳＰ回路を使用したシリアルバスを介して装置間を通信するシステムを含む。カスケードされたＡＳＰ回路のグループは、テストデータ入力ライン上で入力データを受け取りそしてテストデータ出力ライン上に出力データを送信するために構成され、最後のＡＳＰ回路は放送メッセージ中に送信された位置データからカスケードされたＡＳＰ回路のグループ内のその位置を決定しそしてそれが放送メッセージの源にアクノレッジメント・メッセージを送信する回路であると決定する。
　本発明の第８の観点は、複数のアドレス可能シャドウポート（ＡＳＰ）を使用したシリアルバスを経由して装置間を通信するための方法を含む。放送メッセージが、メッセージ源からシリアルバス上の全ての装置に送られ、そして選択されるべきＡＳＰ回路のアドレス及びシリアルバス上のＡＳＰ回路をカスケード接続に構成するための少なくとも１つの構成メッセージを含む。バス上でＡＳＰ回路を少なくとも最初のＡＳＰ回路と最後のＡＳＰ回路として構成し、最後のＡＳＰ回路は構成メッセージ中に含まれる位置データからその位置を決定しそしてそれがメッセージ源へアクノレッジメント・メッセージとして放送メッセージを送り返す回路であると決定する。
　本発明の第９の観点は、選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することにより選択されたＡＳＰ回路を利用してシリアルバスを介して装置間の通信をするためのシステムを含む。ＡＳＰ回路は複数の出力ポートを含み、各出力ポートはシリアルバス・スレーブをシリアルバスに接続することが可能である。ＡＳＰ回路内の構成回路は、ＡＳＰ回路を通るデータ信号のための道順を決定する放送メッセージ中の第１構成コードに応答して、これにより出力ポートに接続された全ての又はいくつかのシリアルバス・スレーブ又はパス中に存在する又は存在しない。ＡＳＰ回路上のバイパス入力は、ＡＳＰ回路の構成を決定して放送メッセージ中の構成コードにより設定された構成を覆すハードワイヤド・バイパスコードを受け取る。
　この明細書では、以下の省略記号が使用される。
　ＴＡＰは、１１４９．１バスに接続された装置の標準ハードウェア・インターフェイスのテスト・アクセス・ポートを示す。
　ＴＭＳは、１１４９．１バスの制御ラインのテスト・モード選択ラインを示す。
　ＴＤＯは、１１４９．１バスがシリアルデータをその上で転送する線の１つであるテストデータ出力ラインを示す。
　ＴＤＩは、１１４９．１バスがデータをその上で転送する線の１つであるテストデータ入力ラインを示す。
　ＴＣＫは、１１４９．１バスに接続された装置の全てにより装置間の転送を同期させるために使用される共通のクロック・ラインであるテスト・クロック・ラインを示す。
　シリアルバス・スレーブは、シリアルバス・ネットワークを介してシリアルバス・マスターにより可能化されて通信できる回路又は装置である。本明細書で使用されるようなシリアルバス・スレーブとは、シリアルバスとのインターフェイスが可能な入力及び出力回路を有するいずれの良く定義された論理ブロック又は回路をいう。簡潔のために、本明細書では、システムのバックプレーンに挿入される複数のＩＣからなる印刷配線ボードとしてシリアルバス・スレーブを取扱う。しかし、本発明はシリアルバス・スレーブを（１）ＩＣの基板、（２）共通基板上のＩＣ（すなわち、複数チップ・モジュール）、（３）印刷配線ボード上のＩＣ、（４）システム・バックプレーン中に挿入されるボード、（５）サブシステム内のバックプレーン、（６）システム内のサブシステム、又は（７）他のシステムに接続されたシステムとして定義するアプリケーション中で使用できる。本明細書の残りでは、シリアルバス・スレーブをＳＢＳという。
　シリアルバス・マスターは、シリアルバス・ネットワークを介してシリアルバス・スレーブと通信を可能にするための必要な制御信号を出力できる回路又は装置である。本明細書の残りでは、シリアルバス・マスターをＳＢＭという。
　シリアルバス・プロトコル及び回路は、ここでは、ＳＢＭを１１４９．１シリアルバス・ネットワークを介してバックプレーン内の多くのボートの１つまで接続するアドレス可能な方法を提供するものと定義される。この回路及び関連プロトコルを、ここではリンキング・アドレス可能シャドウポート（ＬＡＳＰ）という。「シャドウ」という語は、このプロトコルと回路の性質を示す。なぜならば、それと関連するシリアルバスのバックグランドに存在するからである。「リンキング」という語は、デイジー・チェーンを拡張するために複数のＳＢＳを結合しそして複数のＬＡＳＰをカスケードする能力を示す。ＬＡＳＰプロトコルは、２００２年３月２６日にウエツエルに発行された発明の名称「アドレス可能シャドウポート及びシリアルバス・ネットワークのためのプロトコル」の特許文献１（米国特許第６，３６３，４４３号明細書）に記載されているアドレス可能シャドウポート（ＡＳＰ）プロトコルと共存し且つ完全に互換性を持つように設計されている。１１４９．１シリアルバスが動作している間、ＬＡＳＰは非活動であり、このバスの動作と干渉しない。ＬＡＳＰは、１１４９．１バックプレーン・シリアルバスがアイドル又はリセット状態のいずれかである時に可能化される。ＬＡＳＰは、ＳＢＭをバックプレーン中の１つのボードまで接続することを要求される時に可能化される。ＬＡＳＰがボードをＳＢＭに接続するために使用された後、それは使用不可とされ、１１４９．１シリアルバス又はそれが関連するどんなバスの通常動作に対して透明である。本発明は１１４９．１プロトコルの一部ではないそれ自身の独特なプロトコルを介して動作するため、１１４９．１標準の修正又は追加のハードウェア翻訳回路の必要性がなく、１１４９．１標準のバックプレーン環境への拡張の解決を提供する。
　図１は、本発明のＬＡＳＰの実現を示す回路図である。ＬＡＳＰ回路は、１１４９．１シリアルバス信号（ＰＴＤＩ、ＰＴＭＳ、ＰＴＣＫ、ＰＴＤＯ）をバックプレーンにインターフェイスするための主ＴＡＰと、１１４９．１シリアルバス信号をボードレベルヘインターフェイスするための２次ＴＡＰからなる。各２次ＴＡＰは、信号（ＳＴＤＩ、ＳＴＭＳ、ＳＴＣＫ、ＳＴＤＯ）をインターフェイスする。本実施の形態は、１つの主ＴＡＰと３つの２次ＴＡＰを持ったＬＡＳＰを使用する。観念的には、ＬＡＳＰは主ＴＡＰ信号の１組を２次ＴＡＰ信号の１組へ直接に接続するために、例えば、バックプレーンＴＡＰ信号をボードレベルＴＡＰへインターフェイスするために、使用できる単純なスイッチである。ＬＡＳＰはこれら２つのインターフェイスで必要とされる全ての信号のバッフアリングを提供する。主から２次ＴＡＰへの接続は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力（ＢＹＰ5−ＢＹＰ0）を使用して構成できる。
　ＬＡＳＰの動作の大部分は、ＰＴＣＫ入力と同期する。ＰＴＣＫは常に（ＳＴＣＫ2−ＳＴＣＫ0）出力に直接的にバッフアされる。ＰＴＤＯは（ＳＴＤＩ2−ＳＴＤＩ0）を受信するために構成できる。（ＳＴＤＯ2−ＳＴＤＯ0）はＰＴＤＩ、（ＳＴＤＩ2−ＳＴＤＩ0）又はカスケード・テストデータ入力（ＣＴＤＩ）のいずれかを受信するために構成できる。カスケード・テストデータ出力（ＣＴＤＯ）は、（ＳＴＤＩ2−ＳＴＤＩ0）又は（ＣＴＤＩ）のいずれかを受信するために構成できる。ＣＴＤＩ入力とＣＴＤＯ出力は、以下に説明するように複数のＬＡＳＰをカスケードすることを容易にする。同様に（ＳＴＭＳ2−ＳＴＭＳ0）出力は、ＰＴＭＳ入力を受信するために構成できる。いずれの２次ＴＡＰが切断される時、そのそれぞれのＳＴＤＯは高インピーダンスとなる。２次ＴＡＰの切断時に、対応するＳＴＭＳはその最後の低い又は高いレベルを保持して、２次ＴＡＰがその最後の安定状態に保持されることを可能にする。
　ＬＡＳＰへのアドレス入力は、ＬＡＳＰが搭載されたボードを識別するために使用される。ＬＡＳＰへの位置入力がカスケード・チェーン内のＬＡＳＰの位置を識別するために使用される。この実施の形態は１０ビット（Ａ９−Ａ０）のアドレス入力及び３ビット（Ｐ２−Ｐ０）の位置入力に適用される。
　ＬＡＳＰプロトコル受信及びＬＡＳＰプロトコル送信についての論理ブロックは、それぞれ、選択プロトコルの受信とアクノレッジ・プロトコルの送信について責任を持つ。接続制御論理ブロックは、１１４９．１バックプレーン・シリアルバス状態の監視とアドレス一致とに責任を持つ。ＬＡＳＰプロトコル結果又はプロトコル・バイパス（ＢＹＰ5−ＢＹＰ0）入力に基づいて、接続制御論理ブロックはまた主から２次ＴＡＰへの接続を構成する。一緒に、それはまたＣＯＮ2−ＣＯＮ1出力状態を設定する。
　選択プロトコルの際、ＬＡＳＰプロトコル受信論理がＳＢＭからＰＴＤＩ入力シーケンスを受信する。もし、選択プロトコル送信の際に受信されたアドレスと位置が接続制御論理ブロックへのボード・アドレス入力と位置入力に一致する場合、接続制御論理ブロックは選択プロトコル送信の際に受信した構成に基づいて主から２次ＴＡＰへの接続を構成する。そして、ＬＡＳＰプロトコル送信論理ブロックは、ＰＴＤＯ出力を介してＳＢＭへボード・アドレス、位置及び構成を含むアクノレッジ・プロトコルを送信する。アクノレッジ・プロトコルの受信に応答して、ＳＢＭは、接続制御論理ブロックによりＬＡＳＰの主及び２次ＴＡＰ間に作られた接続を介して、選択されたボードへデータをシリアルに入力し及び選択されたボードからデータをシリアルに出力するためバックプレーンへ１１４９．１シリアルバス・プロトコルを出力する。
　もし、選択プロトコル送信の際に受信されたアドレスがボード・アドレス入力と一致しない場合、接続制御論理ブロックは主及び２次ＴＡＰの間の接続を作らず、そしてＳＢＭへアクノレッジ・プロトコルを送信しない。アクノレッジ・プロトコルを受信しないことに応答して、ＳＢＭはボード・アドレスが存在しない又は応答できないことを検知して、１１４９．１シリアルバス・プロトコルを使用してボードへシリアルデータを送信することを試みない。ＳＢＭ及びＬＡＳＰが１１４９．１のＴＭＳ制御信号を使用せずに選択及びアクノレッジ・プロトコルを通信するために、ＡＳＰのために開発されたものと同様な符号化方式が使用されて単一配線チャンネル上に制御及びデータ情報が一緒に送信されることを可能にする。図６では、符号化方式はＳＢＭが選択プロトコルをそのＴＤＯ出力からＬＡＳＰのＰＴＤＩ入力に送信することを可能にする。同様に、符号化方式は選択されたＬＡＳＰがそのＰＴＤＯ出力からＳＢＭのＴＤＩ入力へアクノレッジ・プロトコルを送信することを可能にする。両トランザクションにおいて、プロトコルは単一バックプレーン配線チャンネル上を送信される。選択プロトコルは、ＳＢＭのＴＤＯ出力とＬＡＳＰのＰＴＤＩ入力との間を配線チャンネルを介して送られる。アクノレッジ・プロトコルは、選択されたＬＡＳＰのＰＴＤＯ出力とＳＢＭのＴＤＩ入力と間を配線チャンネルを介して送られる。この符号化方式は複数ＬＡＳＰのカスケーディングを可能にするように拡張される。複数のＬＡＳＰがカスケードされる時、符号化方式はＳＢＭが選択プロトコルをそのＴＤＯ出力から全てのカスケードされたＬＡＳＰのＰＴＤ入力へ送信することを可能にする。同様に、符号化方式は選択されたカスケード・チェイン中の最後のＬＡＳＰがアクノレッジ・プロトコルをそのＰＴＤＯ出力からＳＢＭのＴＤＩ入力へ送信することを可能にする。
　選択及びアクノレッジ・プロトコルの両方は、（１）アイドル状態、（２）開始データ転送状態、及び（３）停止データ転送状態を指示するために送信制御方法が必要である。さらに、両プロトコルは開始及び停止データ転送状態間の間隔の際に送信データの方法が必要である。
　単一線上で制御及びデータの両方の送信を達成するために、ＬＡＳＰはＡＳＰにより使用されるビット対符号化方式を使用する。これはＬＡＳＰがＡＳＰと共存して完全に互換することを可能にする。符号化ビット対はバックプレーンＴＣＫ信号と同期した選択及びアクノレッジ・プロトコルの際にＳＢＭとＬＡＳＰの間に転送される。２つのＴＣＫが各符号化ビット対を送信するために必要とされる。図２乃至図５は、ビット対符号化を示す。図２はアイドル・ビット対を示す。図３は選択ビット対を示す。図４は論理１ビット対を示す。図５は論理０ビット対を示す。
　図２において、アイドル（１）と呼ばれる符号化制御信号は、送信機から受信機への２つの連続した論理１ビットの転送により識別される。選択プロトコルの際、ＳＢＭ（送信機）はそのＴＤＯ出力上にアイドル・ビット対をＬＡＳＰ（受信機）のＰＴＤＩ入力へ出力する。アクノレッジ・プロトコルの際、選択されたＬＡＳＰ（送信機）はそのＰＴＤＯ出力上にアイドル・ビット対をＳＢＭ（受信機）のＴＤＩ入力へ出力する。図２のタイミング図において、アイドル・ビット対はＴＣＫの立下り端で送信機から出力されて、ＴＣＫの立上り端で受信機に入力されることが示されている。
　図３において、選択（Ｓ）と呼ばれる符号化制御信号は、送信機から受信機への２つの連続した論理ゼロビットの転送により識別される。選択プロトコルの際、ＳＢＭ（送信機）はそのＴＤＯ出力上に選択ビット対をＬＡＳＰ（受信機）のＰＴＤＩ入力へ出力する。アクノレッジ・プロトコルの際、選択されたＡＳＰ（送信機）はそのＰＴＤＯ出力上に選択ビット対をＳＢＭ（受信機）のＴＤＩ入力へ出力する。図３のタイミング図において、選択ビット対はＴＣＫの立下り端で送信機から出力されて、ＴＣＫの立上り端で受信機に入力されることが示されている。
　図４において、データ（Ｄ）と呼ばれる符号化論理１信号は、送信機から受信機への論理ゼロビットとその後に続く論理１ビットの転送により識別される。選択プロトコルの際、ＳＢＭ（送信機）はそのＴＤＯ出力上に論理１データビット対をＬＡＳＰ（受信機）のＰＴＤＩ入力へ出力する。アクノレッジ・プロトコルの際、選択されたＬＡＳＰ（送信機）はそのＰＴＤＯ出力上に論理１データビット対をＳＢＭ（受信機）のＴＤＩ入力へ出力する。図４のタイミング図において、論理１データビット対はＴＣＫの立下り端で送信機から出力されて、ＴＣＫの立上り端で受信機に入力されることが示されている。
　図５において、データ（Ｄ）と呼ばれる符号化論理ゼロ信号は、送信機から受信機への論理１ビットとその後に続く論理ゼロビットの転送により識別される。選択プロトコルの際、ＳＢＭ（送信機）はそのＴＤＯ出力上に論理ゼロデータビット対をＬＡＳＰ（受信機）のＰＴＤＩ入力へ出力する。アクノレッジ・プロトコルの際、選択されたＬＡＳＰ（送信機）はそのＰＴＤＯ出力上に論理ゼロデータビット対をＳＢＭ（受信機）のＴＤＩ入力へ出力する。図５のタイミング図において、論理ゼロデータビット対はＴＣＫの立下り端で送信機から出力されて、ＴＣＫの立上り端で受信機に入力されることが示されている。
　本発明から逸脱することなく、０と１ビットの順序で表わされる論理１データビット対と１と０ビットの順序で表わされる論理ゼロデータビット対の定義は逆転できることに注意すべきである。また、本発明から逸脱することなく、ビット対の立上り端と立下り端の性質はアプリケーションでの必要に応じて再定義できる。
　本発明から逸脱することなく、２つの連続する１により表されるアイドル・ビット対と２つの連続する０により表わされる選択ビット対の定義は交換可能である。１１４９．１シリアルバスがそのリセット又はアイドル状態にある時、ＳＢＭ及びスレーブ装置からのＴＤＯ出力は高論理レベルに使用不可にされている。１１４９．１シリアルバスがそのリセット又はアイドル状態にある時、プロトコルがバス上に出力できる。選択及びアクノレッジ・プロトコルの両方はアイドルビット対を出力することにより開始及び停止するため、アイドルビット対が使用不可にされたＴＤＯ出力と同じ論理レベルである高い論理レベルにあることは意味がある。このように、アイドルビット対について示される定義、２つの連続した論理１、は１１４９．１のプロトコルと本発明のプロトコルとの間の明確な遷移を可能とする。アイドルビット対の定義の使用により、ＬＡＳＰプロトコルへ意図しなく入ることを回避できる。
　図６は、完全なＬＡＳＰプロトコルの例であり、適当ならばアクノレッジ・プロトコルの送信が後に続く選択プロトコルの受信から構成されている。選択及びアクノレッジの両プロトコルは、メッセージを含んだ２つのフイールド（アドレスと命令）から構成されている。選択ビット対は各フイールドの始めと終わりをフレームし、アイドルビット対はメッセージの始まりと終わりをフレームする。アドレスは、アドレス入力（Ａ９−Ａ０）に対してそれが一致することによりＬＡＳＰを表わして選択する１０データビット対からなる。命令は２つのサブフイールド、すなわち、位置と構成からなる。位置はカスケード・チェイン内のＬＡＳＰの物理的位置を識別し、そしてアドレス入力（Ｐ２−Ｐ０）に対して一致することによりカスケードされたグループ内のＬＡＳＰを選択する。ＬＡＳＰがスタンド・アロンで構成される時、その入力（Ｐ２−Ｐ０）は低に結合される。構成はそのアドレスと位置が一致したＬＡＳＰの主から２次ＴＡＰ接続を構成するために使用される。図６のプロトコル・シーケンス内の「Ｔ」信号はＳＢＭからのＴＤＯ出力上及びＡＳＰからのＰＴＤＯ出力上のトリステート状態を示す。トリステート状態は、１１４９．１シリアルバスがリセット又はアイドル状態でアイドルである時はいつでもＴＤＯ及びＰＴＤＯ出力上に置かれる。Ｔ信号がプロトコル・シーケンス中に見られる時、配線チャンネル上の論理レベルは、ＰＴＤＯ及びＴＤＯ出力に接続されたＴＤＩ及びＰＴＤＩ入力上のプルアップ・トランジスタに起因して論理１である。
　ＬＡＳＰプロトコルは、アイドルビット対を２つの論理１に定義することによりこの１１４９．１ブルアップ要件を利用して、プロトコルがアイドルの時、すなわち、選択又はアクノレッジ・プロトコルが送信されていない時、そのバスを駆動する論理レベルがＴ信号論理レベルと区別できないようにしている。このように、アイドルビット対符号化は１１４９．１シリアルバスの通常の動作に対してこの技術を透明にすることが必要である。代替的なシリアルバスにおいて、バスの不使用の状態がデータ配線チャンネルを低論理レベルに駆動する場合、アイドルビット対を２つの論理ゼロとして符号化し、そして選択ビット対を２つの論理１として符号化して、そのシリアルバス・プロトコルに対してこの技術が透明に動作できるようにすることが必要であろう。
　代替的に、主から２次ＴＡＰ接続への構成は、プロトコル・バイパス（ＢＹＰ5）入力において低レベルを主張することで達成できる。残りのプロトコル・バイパス（ＢＹＰ4−ＢＹＰ0）入力は２次ＴＡＰの接続を構成するために使用される。この動作は非同期である。このバイパスの特徴はＬＡＳＰを単純なトランシーバとして取扱うためにボード・レベル自動化テスト装置（ＡＴＥ）を可能にするため、特にボードテスト環境において有用である。ＢＹＰ5入力が高い時、ＬＡＳＰはリンキング・シャドウ・プロトコルに自由に応答する。それ以外の、ＢＹＰ5が低の時、ＬＡＳＰプロトコルは無視される。
　２次ＴＡＰ接続状態がＬＡＳＰプロトコルの使用により又はプロトコル・バイパス入力の使用により達成さるかどうか、この状態は接続（ＣＯＮ2−ＣＯＮ0）出力における低レベルにより指示される。同様に、２次ＴＡＰが主ＴＡＰから切断される時、対応するＣＯＮ出力は高に設定される。
　図７乃至図３８に、２次ＴＡＰがＬＡＳＰプロトコル又はプロトコル・バイパス入力の助けにより接続できる全て可能な方法が示されている。
　図７乃至図１４は、ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされない時の主から２次ＴＡＰへの接続を示す。この場合、ＬＡＳＰプロトコルを使用して２次ＴＡＰを接続する時、選択プロトコルの際に受信されたビット対が復号された後、位置ビットは“０００”である。入力（Ｐ２−Ｐ０）もまた低に設定される。（ＢＹＰ5−ＢＹＰ0）入力を使用して２次ＴＡＰを接続する時、ＢＹＰ4及びＢＹＰ3及び入力は低に設定される。（ＢＹＰ2−ＢＹＰ0）入力が高に設定される時又は選択プロトコルの際に受信された構成ビットが“１１１”として復号される時、２次ＴＡＰは接続されない。
　図７は、３つのＴＡＰの全てをオフにした単一（非カスケード）のＬＡＳＰを示す。図８は、ＴＡＰ０をオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを示す。図９は、ＴＡＰ１をオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを太線で示す。図１０は、ＴＡＰ０とＴＡＰ１をオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを太線で示す。図１１は、ＴＡＰ２をオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを太線で示す。図１２は、ＴＡＰ０とＴＡＰ２をオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを太線で示す。図１３は、ＴＡＰ１とＴＡＰ２をオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを太線で示す。図１４は、３つのＴＡＰ０とＴＡＰ１とＴＡＰ２の全てをオンにした単一のＬＡＳＰを示し、ＳＢＳから及びへのデータ流れを太線で示す。
　図１５乃至図２２は、ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていて、カスケード・チェインの最初のＬＡＳＰである時、主から２次ＴＡＰを示す。この実施の形態ではカスケードされた３つのＬＡＳＰの例が使用される。この場合、ＬＡＳＰプロトコルを使用して主から２次ＴＡＰを接続する時、選択プロトコルの際に受信されたビット対が復号された後の位置ビットは“０００”である。（ＢＹＰ5−ＢＹＰ0）入力を使用して主から２次ＴＡＰを接続する時、ＢＹＰ4は低に設定され、ＢＹＰ3は高に設定される。（ＢＹＰ2−ＢＹＰ0）入力が高に設定され、又は、選択プロトコルの際に受信される構成ビットが“１１１”と復号される時、２次ＴＡＰのどれも接続されない。
　図１５は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、全ての３つのＴＡＰはオフされている。図１６は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、ＴＡＰ０をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。図１７は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、ＴＡＰ１をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。図１８は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、ＴＡＰ０と１をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。図１９は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、ＴＡＰ２をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。図２０は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、ＴＡＰ０と２をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。図２１は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、ＴＡＰ１と２をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。図２２は、カスケードされたＬＡＳＰチェインの最初のＬＡＳＰを示しこの装置はチェインの最後ではなく、３つ全てのＴＡＰ０、１及び２をオンしている。そして、ＳＢＳから及びへのデータ流れを太線で示す。
　図２３乃至図３０は、ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてこれがカスケード・チェインの最初又は最後では無い時、主から２次ＴＡＰ接続を示す。この実施の形態に使用されるのは３つのＬＡＳＰがカスケードされている例である。この場合、ＬＡＳＰプロトコルを使用して主から２次ＴＡＰを接続する時、選択プロトコルの際に受信されたビット対が復号された後、位置ビットは“００１”である。（ＢＹＰ5−ＢＹＰ0）入力を使用して主から２次ＴＡＰを接続する時、ＢＹＰ4とＢＹＰ3は高に設定される。（ＢＹＰ2−ＢＹＰ0）入力が高に設定され、又は、選択プロトコルの際に受信される構成ビットが“１１１”と復号される時、２次ＴＡＰのどれも接続されない。しかし、入力ＣＴＤＩは出力ＣＴＤＯに接続される。
　図２３は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。３つの全てのＴＡＰはオフされている。図２４は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。ＴＡＰ０がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図２５は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。ＴＡＰ１がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図２６は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。ＴＡＰ０と１がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図２７は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。ＴＡＰ２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図２８は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。ＴＡＰ０と２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図２９は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。ＴＡＰ１と２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３０は、カスケードされたＬＡＳＰのチェイン内の１つのＬＡＳＰを示し、この装置はチェイン内の最初又は最後ではない。３つの全てのＴＡＰ０、１及び２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。
　図３１乃至図３８は、ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてこれがカスケード・チェインの最初でなく最後である時、主から２次ＴＡＰ接続を示す。この実施の形態に使用されるのは３つのＬＡＳＰがカスケードされている例である。この場合、ＬＡＳＰプロトコルを使用して主から２次ＴＡＰを接続する時、選択プロトコルの際に受信されたビット対が復号された後、位置ビットは“０１０”である。（ＢＹＰ5−ＢＹＰ0）入力を使用して主から２次ＴＡＰを接続する時、ＢＹＰ4は高に設定されてＢＹＰ3は低に設定される。（ＢＹＰ2−ＢＹＰ0）入力が高に設定され、又は、選択プロトコルの際に受信される構成ビットが“１１１”と復号される時、２次ＴＡＰのどれも接続されない。
　図３１は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。３つの全てのＴＡＰはオフされている。図３２は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。ＴＡＰ０がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３３は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。ＴＡＰ１がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３４は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。ＴＡＰ０と１がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３５は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。ＴＡＰ２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３６は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。ＴＡＰ０と２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３７は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。ＴＡＰ１と２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。図３８は、カスケードされたＬＡＳＰのチェイン内の最後のＬＡＳＰを示し、この装置はチェイン内の最初ではない。３つ全てのＴＡＰ０、１及び２がオンされていてＳＢＳからの又はへのデータ流れが太線で示されている。
　図３９乃至図４２に上述の場合の全てが表に示されている。図３９と図４０は、プロトコルを使用して上述された実施の形態の全てを要約する。図４１と図４２は、バイパスモードを使用して上述された実施の形態の全てを要約する。
　図４３は、３つのカスケードされたＬＡＳＰの主から２次ＴＡＰへアドレスし接続するための完全な選択及びアクノレッジ・プロトコルの例を示す。各プロトコルは、アドレス及び命令フィールドからなる。命令フィールドは、カスケード・チェイン中の各ＬＡＳＰについての位置フィールド及び構成フィールドからなる。選択ビット対はアドレス及び命令フィールドをその始まりと終わりでフレームし、そしてアイドル・ビット対はメッセージをその始まりと終わりでフレームする。カスケードされた全てのＬＡＳＰは、同じアドレスを有するようにそれらの全てのピンＡ9−Ａ0を一緒に接続している。もし、カスケード・チェイン内の特定のＬＡＳＰについての位置及び構成が選択プロトコル中に受信されないと、その２次ＴＡＰは切断されて、ＣＴＤＩとＣＴＤＯが前述したようにカスケード・チェイン内の位置に依存して接続／切離される。
　図４４は、カスケードされた３つのＬＡＳＰを示す。各ＬＡＳＰはその主ＴＡＰにおいてＳＢＭから発生した共通（マルチドロップ）ＴＡＰ信号（ＰＴＤＩ、ＰＴＣＫ、ＰＴＭＳ、ＰＴＤＯ）に配線され、そしてこれらの信号を２次信号（ＳＴＤＩ、ＳＴＣＫ、ＳＴＭＳ、ＳＴＤＯ）としてＳＢＳの選択されたグループへ又はからファンアウトする。ＬＡＳＰ回路のＣＴＤＩ入力はカスケード・チェーンの前のＬＡＳＰのＣＴＤＯ出力へ配線される。カスケード・チェインの最初のＬＡＳＰのＣＴＤＩは配線されず、内部プルアップで高に引かれる。カスケード・チェインの最後のＬＡＳＰのＣＴＤＯ出力は配線されない。
　図４５は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰの走査データパス及び主から２次ＴＡＰ接続を示す。カスケード・チェイン内の最初のＬＡＳＰはＳＴＡＰ０のみが活性されていて、第２ＬＡＳＰはＳＴＡＰ０とＳＴＡＰ２が活性されていて、一方、第３又は最後のＬＡＳＰは３つの全ての２次ＴＡＰ（ＳＴＡＰ０、ＳＴＡＰ１、ＳＴＡＰ２）が活性されている。ＬＡＳＰとＳＢＳの間の接続が太線で示されている。
　図４６は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰの走査データパス及び主から２次ＴＡＰ接続を示す。ここで、選択プロトコルの際、最初のＬＡＳＰ（ＬＡＳＰ０）の位置及び構成は受信されない、又は、もし受信されると、構成ビットは“１１１”として復号される。カスケード・チェイン内の最初のＬＡＳＰは３つの全ての２次ＴＡＰを不活性にしている。今、第２ＬＡＳＰがカスケード・チェインの最初のＬＡＳＰとして振るまい、ＳＴＡＰ０及びＳＴＡＰ２を活性にする。最後のＬＡＳＰは３つの全ての２次ＴＡＰ（ＳＴＡＰ０、ＳＴＡＰ１、ＳＴＡＰ２）を活性にする。プロトコル・バイパス入力が使用される時、最初のＬＡＳＰ回路のＢＹＰ4とＢＹＰ3は高に設定されて、カスケード・チェイン内の最初のＬＡＳＰとして振る舞うために第２ＬＡＳＰのＢＹＰ4入力が低に設定されＢＹＰ3入力が高に設定される。ＬＡＳＰとＳＢＳの接続が太線で示される。
　図４７は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰの走査データパス及び主から２次ＴＡＰ接続を示す。ここで、選択プロトコルの際、第２のＬＡＳＰの位置及び構成は受信されない、又は、もし受信されると、構成ビットは“１１１”として復号される。カスケード・チェイン内の最初のＬＡＳＰはＳＴＡＰ０のみを活性にしている。第２ＬＡＳＰは３つの全ての２次ＴＡＰを不活性にするが、ＣＴＤＩ入力がＣＴＤＯ出力へ接続される。最後のＬＡＳＰは３つの全ての２次ＴＡＰを活性にする。ＬＡＳＰとＳＢＳの接続が太線で示される。
　図４８は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰ回路の走査データパス及び主から２次ＴＡＰ接続を示す。ここで、選択プロトコルの際、第３のＬＡＳＰ回路の位置及び構成は受信されない、又は、もし受信されると、構成ビットは“１１１”として復号される。カスケード・チェイン内の最初のＬＡＳＰはＳＴＡＰ０のみを活性にしている。第２ＬＡＳＰはＳＴＡＰ０とＳＴＡＰ２を活性にしそしてカスケード・チェインで最後のＬＡＳＰとして振舞う。それは全体ＬＡＳＰプロトコルからそれがチェイン内の最後のＬＡＳＰであると決定し、そしてＳＢＭへのアクノレッジメント・メッセージとしてＰＴＤＯ線へＬＡＳＰプロトコルを出力するためにそれ自身を構成する。最後のＬＡＳＰは３つの全ての２次ＴＡＰを不活性にする。プロトコル・バイパス入力が使用される時、第２のＬＡＳＰ回路はＢＹＰ4入力を高に設定しそしてＢＹＰ3入力を低に設定して、それがカスケード・チェイン内の最後のＬＡＳＰとして振る舞う。第３ＬＡＳＰのＢＹＰ4入力とＢＹＰ3入力は高に設定される。ＬＡＳＰとＳＢＳの接続が太線で示される。
　図４９は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰの走査データパス及び主から２次ＴＡＰ接続を示す。ここで、選択プロトコルの際、第２及び第３のＬＡＳＰの位置及び構成は受信されない、又は、もし受信されると、それらの構成ビットは“１１１”として復号される。カスケード・チェイン内の最初のＬＡＳＰはＳＴＡＰ０のみを活性にし、そして単一ＬＡＳＰ（カスケードされていない）として振る舞う。第２及び第３ＬＡＳＰは３つの全ての２次ＴＡＰを不活性にする。プロトコル・バイパス入力が使用される時、第１のＬＡＳＰはそのＢＹＰ4入力とＢＹＰ3入力を低に設定して、それが単一のＬＡＳＰ（カスケードされていない）として振る舞う。第２及び第３のＬＡＳＰのＢＹＰ4入力とＢＹＰ3入力は高に設定される。ＬＡＳＰ０とＰＴＤＩとＰＴＤＯとＳＢＳとの接続が太線で示される。
　図５０は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰの走査データパス及び主から２次ＴＡＰ接続を示す。ここで、選択プロトコルの際、第１及び第３のＬＡＳＰの位置及び構成は受信されない、又は、もし受信されると、それらの構成ビットは“１１１”として復号される。カスケード・チェイン内の第２のＬＡＳＰはＳＴＡＰ０とＳＴＡＰ２を活性にし、そして単一ＬＡＳＰ（カスケードされていない）として振る舞う。第１及び第３ＬＡＳＰは３つの全ての２次ＴＡＰを不活性にする。プロトコル・バイパス入力が使用される時、第２のＬＡＳＰはそのＢＹＰ4入力とＢＹＰ3入力を低に設定して、それが単一のＬＡＳＰ（カスケードされていない）として振る舞う。第１及び第３のＬＡＳＰのＢＹＰ4入力とＢＹＰ3入力は高に設定される。ＬＡＳＰ１とＰＴＤＩとＰＴＤＯとＳＢＳとの接続が太線で示される。
　図５１は、ＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用した３つのカスケードされたＬＡＳＰの走査データパス及び主から２次ＴＡＰ接続を示す。ここで、選択プロトコルの際、第１及び第２のＬＡＳＰの位置及び構成は受信されない、又は、もし受信されると、それらの構成ビットは“１１１”として復号される。カスケード・チェイン内の第３のＬＡＳＰは３つの全ての２次ＴＡＰを活性にし、そして単一装置（カスケードされていない）として振る舞う。第１及び第２ＬＡＳＰは３つの全ての２次ＴＡＰを不活性にする。プロトコル・バイパス入力が使用される時、第３のＬＡＳＰはそのＢＹＰ4入力とＢＹＰ3入力を低に設定して、それが単一のＬＡＳＰ（カスケードされていない）として振る舞う。第１及び第２のＬＡＳＰのＢＹＰ4入力とＢＹＰ3入力は高に設定される。ＬＡＳＰ２とＰＴＤＩとＰＴＤＯとＳＢＳとの接続が太線で示される。
　本発明が好適な実施の形態について特に説明されたが、当業者には良く理解されるように特許請求の範囲に定義された本発明の精神と範囲を逸脱することなくさまざまな修正と変更を本発明に行なうことができる。
　以上の記載に関連して、以下の各項を開示する。
　１．選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することで選択されるＡＳＰ回路を使用してシリアルバスを介して装置間の通信を行なうためのシステムにおいて、
　ＡＳＰ回路上の複数の出力ポートであって、各出力ポートがシリアルバス・スレーブをシリアルバスに接続することが可能な前記出力ポートと、
　ＡＳＰ回路を通るデータ信号の経路を決定するための放送メッセージ中の第１構成コードとを含み、これによりシリアルパスがＡＳＰ回路の出力ポートに接続されたシリアルバス・スレーブの全て又はいくつか又は１つを含むことを特徴とするシステム。
　２．選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することで選択されるＡＳＰ回路を使用してシリアルバスを介して装置間の通信を行なうためのシステムにおいて、
　ＡＳＰ回路上の複数のカスケードされた入力線とカスケードされた出力線であって、カスケード入力線は別のＡＳＰ回路からデータ信号を受信することが可能であり、カスケード出力線は別のＡＳＰ回路へデータ信号を送信することが可能であり、
　ＡＳＰ回路がスタンド・アロン回路として動作するかどうか又はそれがカスケード入力線上でデータを受信しそしてカスケード出力線を介してデータを送信するかどうかを決定するための放送メッセージ中の第２構成コードとを含むことを特徴とするシステム。
　３．複数の出力ポートを持つアドレス可能シャドウポート（ＡＳＰ）回路を使用してシリアルバスを介して装置間の通信をする方法であって、
　選択されるべきＡＳＰ回路のアドレス及び選択されたＡＳＰ回路を通るデータ信号の経路を決定する第１構成コードを含んだ放送メッセージをシリアルバス上に送信し、
　データ経路が複数の出力ポートの１つに接続したシリアルバススレーブの全て又はいくつかを含む又は全く含まないように選択されたＡＳＰ回路を構成することを含む方法。
　４．テストデータ入力線とカスケード入力線とテストデータ出力線とカスケード出力線とを有するアドレス可能シャドウポート（ＡＳＰ）回路を使用してシリアルバスを介して装置間の通信をする方法であって、
　選択されるべきＡＳＰ回路のアドレス及び入力信号がテストデータ入力線上又はカスケード入力線上で受信されるかどうかそして出力信号がテストデータ出力線上又はカスケード出力線上で送信されるかどうかを決定する第２構成コードを含んだ放送メッセージをシリアルバス上に送信し、
　第２構成コードに従い、データをテストデータ入力線又はカスケード入力線上で受信しそしてデータをテストデータ出力線又はカスケード出力線上で送信するために選択されたＡＳＰ回路を構成することを含む方法。
　５．データを通信するためのマスター装置と、
　マスター装置からデータが受信される少なくとも１つスレーブ装置と、
　マスター装置とスレーブ装置との間に結合されてそのアドレスにより選択された接続回路を識別する放送メッセージに応答するアドレス可能接続回路と、該接続回路は複数の出力ポートを有して複数の出力ポートの１つは少なくとも１つのスレーブ装置に接続されており、
　マスター装置のデータパスが前記出力ポートの全て又はいくつかと結合した又は結合しないスレーブ装置を含むように前記複数の出力ポートを構成するために放送メッセージ中の第１構成コードに応答する前記接続回路中の出力構成回路とを含むアドレス可能接続システム。
　６．データを通信するためのマスター装置と、
　マスター装置からデータが受信される少なくとも１つスレーブ装置と、
　マスター装置とスレーブ装置との間に結合されてそのアドレスにより選択された接続回路を識別する放送メッセージに応答するアドレス可能接続回路と、該接続回路はシリアルバスに互いに接続されたテストデータ入力線とテストデータ出力線とカスケード入力線とカスケード出力線を有して、カスケード入力線は別のアドレス可能接続回路からデータを受信することが可能で、カスケード出力線は別のアドレス可能接続回路へデータを送信することが可能であり、
　入力データをテストデータ入力線又はカスケード入力線上で受信しそして出力データをテストデータ出力線又はカスケード出力線上に送信するため前記接続回路入力線と出力線を構成するために放送メッセージ中の第２構成コードに応答する前記接続回路中のカスケード構成回路とを含むアドレス可能接続システム。
　７．選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することで選択されるＡＳＰ回路を使用してシリアルバスを介して装置間の通信を行なうためのシステムにおいて、
　テストデータ入力線上で入力データを受信しそしてカスケード出力線上に出力データを送信するように構成された第１ＡＳＰ回路と、
　カスケード入力線上で入力データを受信しそしてテストデータ出力線上に出力データを送信するように構成された最後ＡＳＰ回路とを含み、該最後ＡＳＰ回路が放送メッセージ中に送信された位置データからカスケードされたＡＳＰ回路のグループ中でのその位置を決定し及びそれが放送メッセージの源へアクノレッジ・メッセージを送信する回路であることを決定することを特徴とするシステム。
　８．複数のアドレス可能シャドウポート（ＡＳＰ）回路を使用してシリアルバスを介して装置間の通信をする方法であって、
　選択されるべきＡＳＰ回路のアドレス及びシリアルバス上でカスケード接続にＡＳＰ回路を構成するための少なくとも１つの構成メッセージを含んだ放送メッセージをシリアルバス上で全ての装置にメッセージ源から送信し、
　バス上でＡＳＰ回路を少なくとも１つの第１ＡＳＰ回路と最後ＡＳＰ回路に構成し、最後ＡＳＰ回路は構成メッセージ中に含まれた位置データからその位置を決定し及びそれがアクノレッジメント・メッセージをメッセージ源へ放送メッセージを送り返す回路であると決定することを含む方法。
　９．選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することで選択されるＡＳＰ回路を使用してシリアルバスを介して装置間の通信を行なうためのシステムにおいて、ＡＳＰ回路が
　各々がシリアルバス・スレーブをシリアルバスに接続することが可能な複数の出力ポートと、
　ＡＳＰ回路を通るデータ信号の経路を決定するための放送メッセージ中の第１構成コードに応答し、これにより出力ポートに接続されたシリアルバス・スレーブの全て又はいくつかがパス中にあり又は全くないＡＳＰ回路中の構成回路と、
　ＡＳＰ回路の構成を決定して放送メッセージ中の構成コードにより設定された構成を覆すハードワイヤド・バイパス・コードを受信するためのＡＳＰ回路上のバイパス入力とを含むシステム。
　１０．リンキング・アドレス可能シャドウ・ポート（ＬＡＳＰ）とプロトコルが単一プロトコル又はプロトコル・バイパス入力を使用してＬＡＳＰにアドレスすることができ及びＬＡＳＰの複数の２次テスト・アクセス・ポート（ＴＡＰ）の接続を構成できる。複数のＬＡＳＰはカスケードされてそれらの２次ＴＡＰの接続はＬＡＳＰプロトコル又はプロトコル・バイパス入力を使用して構成される。
本発明のリンキング・アドレス可能シャドウポート（ＬＡＳＰ）回路を実現するために必要な回路のブロック図。 本発明のプロトコルのアイドル・ビット対の転送タイミングを示す図。 本発明のプロトコルの選択ビット対の転送タイミングを示す図。 本発明のプロトコルの論理１データ・ビット対の転送タイミングを示す図。 本発明のプロトコルの論理０データ・ビット対の転送タイミングを示す図。 本発明の選択及びアクノレッジ・プロトコルを示す図。 本発明の選択及びアクノレッジ・プロトコルを示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていない場合（単一ＬＡＳＰ）の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初及び最後のＬＡＳＰでない場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰが１つ又は複数のＬＡＳＰとカスケードされていてカスケード・チェインの最初ではなく最後のＬＡＳＰである場合の主から２次ＴＡＰへの接続を示し、主から２次ＴＡＰへの接続を構成するのに必要なＬＡＳＰプロトコル及びプロトコル・バイパス入力の命令フィールドの例を示す図。 ＬＡＳＰの構成フイールドを用いた２次ＴＡＰ接続及びデータパスの表。 ＬＡＳＰの構成フイールドを用いた２次ＴＡＰ接続及びデータパスの表。 バイパス入力を用いた２次ＴＡＰ接続及びデータパスの表。 バイパス入力を用いた２次ＴＡＰ接続及びデータパスの表。 ３つのカスケードされたＬＡＳＰの主から２次へのＴＡＰ接続をアドレスしそして構成するための完全な選択及びアクノレッジ・プロトコルの例を示す図。 ３つのカスケードされたＬＡＳＰの主から２次へのＴＡＰ接続をアドレスしそして構成するための完全な選択及びアクノレッジ・プロトコルの例を示す図。 シリアル・バス・マスター（ＳＢＭ）及び３つのＬＡＳＰカスケードを用いたバックプレーンからボードへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。 ＬＡＳＰプロトコル又はバイパス入力を用いた３つのカスケードされたＬＡＳＰの走査データパスと主から２次ＴＡＰへの接続例を示す図。
符号の説明
　Ａ０−Ａ９　　　　　　アドレス入力
　Ｐ０−Ｐ２　　　　　　位置入力
　ＢＹＰ5−ＢＹＰ0　　　プロトコル・バイパス入力
　ＬＡＳＰ　　　　　　　リンキングアドレス可能シャドウ・ポート

Claims (2)

  1. 　選択されるべきアドレス可能シャドウポート（ＡＳＰ）回路のアドレスを含んだ放送メッセージをシリアルバス上に送信することで選択されるＡＳＰ回路を使用してシリアルバスを介して装置間の通信を行なうためのシステムにおいて、
    　ＡＳＰ回路上の複数の出力ポートであって、各出力ポートがシリアルバス・スレーブをシリアルバスに接続することが可能な前記出力ポートと、
    　ＡＳＰ回路を通るデータ信号の経路を決定するための放送メッセージ中の第１構成コードとを含み、これによりシリアルパスがＡＳＰ回路の出力ポートに接続されたシリアルバス・スレーブの全て又はいくつか又は１つを含むことを特徴とするシステム。
  2. 　複数の出力ポートを持つアドレス可能シャドウポート（ＡＳＰ）回路を使用してシリアルバスを介して装置間の通信をする方法であって、
    　選択されるべきＡＳＰ回路のアドレス及び選択されたＡＳＰ回路を通るデータ信号の経路を決定する第１構成コードを含んだ放送メッセージをシリアルバス上に送信し、
    　データ経路が複数の出力ポートの１つに接続したシリアルバススレーブの全て又はいくつかを含む又は全く含まないように選択されたＡＳＰ回路を構成することを含む方法。
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