TWI326414B - Linking addressable shadow port and protocol for serial bus networks - Google Patents

Linking addressable shadow port and protocol for serial bus networks Download PDF

Info

Publication number
TWI326414B
TWI326414B TW092118936A TW92118936A TWI326414B TW I326414 B TWI326414 B TW I326414B TW 092118936 A TW092118936 A TW 092118936A TW 92118936 A TW92118936 A TW 92118936A TW I326414 B TWI326414 B TW I326414B
Authority
TW
Taiwan
Prior art keywords
circuit
asp
data
lasp
cascade
Prior art date
Application number
TW092118936A
Other languages
English (en)
Other versions
TW200408959A (en
Inventor
N Joshi Rakesh
S Gary Mark
L Williams Kenneth
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of TW200408959A publication Critical patent/TW200408959A/zh
Application granted granted Critical
Publication of TWI326414B publication Critical patent/TWI326414B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558Addressing or selecting of subparts of the device under test
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555Control logic
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572Input/Output interfaces
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26Functional testing
    • G06F11/27Built-in tests

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)

Description

經濟部智慧財產局員工消費合作社印製 1326414 A7 _ B7 五、發明說明(i) 一、所屬之技術領域 本發明與使用串列匯流排在裝置、系統、電路板 或肩路間通k有關,且特別是串列底板(blackpl_)匯 抓排本發明可應用於使用或可能使用串列通信匯流 5排的任何環境,包含電路板、底板、積體電路及系 統。 二、先前技術 IEEE標準1 Η9·1(汀AG)為積體電路(IC)提供邊界 10掃Sfe木構及串列測試匯流排。在電路板層次的測試期 門;Mil 1C可同時連接到測試匯流排i,以允許同時 存取所有1C。在底板的層次,配備這些JTAG IC的電 路板可以使用兩種基本的存取設計加以連接。第一種 設計是以雛菊環鏈(dalsy_chain)將電路板串連在一起 15的,允許同時存取所有電路板。第二種設計是提供每 一電路板一可定址的介面,如此,電路板可以被各別 地存取。第一種設計的缺點是如果底板上的某片電路 板被取走,其它電路板即無法存取。第二種設計使用 可定址式的設計存取底板上的其它電路板以克服此問 2〇題。第二種設計例如詳細描述於美國專利6,363,443, s亥專利併入本文參考。 某二電路板的設計是將1C之子集分配於個自的掃 瞞路徑。此分組允許分別地存取IC的子集,此提供數 項優點。優點之一是可將能被較高JTAG測試匯流排時 本紙張尺錢时㈣-----
1326414 A7 ΒΊ 五、發明說明(2) 計率存取的1C分在一組,同時,將只能在較低測試匯 流排時計率的1C分在另一組。因此,可做到測試匯流 排速率的重新分級(binning)。將1C分組成不同掃瞎路 徑的另一優點是允許存取第一掃瞄路徑的群組以啟始 5 自我測試的操作,接著,在該群組進行自我測試的同 時,存取其它的掃瞄路徑群組,以開始該1C群組的測 試。還有另一項優點是某些1C包括可被JTAG測試匯流 排存取的模倣及除錯特性。由於可將這類型的1C群組 在一起並與其它1C分開,因此,可增進JTAG式除錯及 10 模倣操作的執行效率。 美國專利6,363,443中描述使用影子協定的可定址 式影子埠(ASP),該協定在JTAG測試匯流排上的傳送 是透明的。在底板層次,影子協定用來在底板測試匯 流排上傳送位址,以啟動複數個電路板所在的ASP其 15 中之一。一旦被啟動,被定址之電路板的ASP允許 JTAG測試匯流排的底板與被定址之電路板的1C通信。 如果電路板具有多條掃瞄路徑允許存取上述群組型式 内的1C,每一掃瞄路徑群組都需要一個ASP及一個相 關的位址。因此,具有多條掃瞄路徑的電路板需要多 20 個ASP,每個ASP都有不同的位址。 連結電路允許以次掃猫路徑擴增系統的主掃瞎路 徑,包括在主掃瞄路徑中的這些次掃瞄路徑都可以個 別地選擇。這些是經由載入具有指令的暫存器並置入 掃瞄路徑中所架構。 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) i 訂 線 經濟部智慧財產局員工消費合作社印製 1JZ04I4 、發明說明( 10 15 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 20 三、發明内容 本發明的一般目沾Θ扭 壯@、s 奴目的疋柃供一種與串列匯流排上之 裝置通信的增進方法與電路。 按知本發明的第—態樣,可利用—可定址式影子 ()電路心由串列匯流排在裝置間通信的系統達 及,、匕目的與特性,係藉由在該串列匯流排傳送 内3所要選擇之ASp電路之位址的廣播訊息而選擇該 ASP電路。Asp電路上提供複數個輸出埠,每一個輸 出埠均可操作以將一從串列匯流排連接到該串列匯流 排。廣播訊息中的第—組態碼決定資料信號通過ASP 電路的路、線gj此,串列路徑將包括耦合到ASp電路 之輸出崞的-個、某些或所有從串列匯流排。 本發明的第二態㈣括一利用定址式影㈣ (術)電路經由串列匯流排在裝置間通信之系統,係 藉由在該串列匯流排傳送内含所要選擇之ASP電路之 位址的廣播訊息而選擇該Asp電路。在Asp電路上 置串、.及輸入線及串級輸出線,串級輸入線可操作接收 另一 ASP電路的資料信號,串級輸出線可操作傳送資 料信號至另一ASP電路。廣播訊息中的第二組態碼決 定ASP電路是否是單獨操作的電路,或者,它是否接 收串級輸入線上的資料,及是否經由串級輸出線輸 資料。 本發明的第三態樣是由一利用具有複數個輸出埠 的可定址式影子埠(ASP)電路經由串列匯流排在裝置 配收 -5- 本紙張尺度適用t國國家標準(CNS)A4規格(210x297公釐) 五、發明說明(4) 間通信的方法所提供。廣播訊息在串列匯流排上傳 送,廣播訊息包含所選擇之Asp電路的位址及第一組 態碼。第一組態碼決定資料信號通過所選擇之Asp電 路的路線。所選擇的ASp電路被架構,俾使資料路徑 將包括耦合到複數個輸出埠其中之一的無、某些或全 部從_列匯流排。 10 15 本發明的第四態樣包括一種利用具有測試資料輸 入,與串級輸人線及測試資料輸出線與串級輸出線的 可定址式影子埠(A s p)電路經由串列匯流排在裝置間 通信的方法。廣播訊息在串列匯流排上傳送,廣播訊 息中包含所選擇之ASP電路的位址及第二組態碼。第 二組態媽決定在測試資料輪人線⑽級輸人線上是否 將要接收輸入信號,以及,輸出信號是否將在測試資 枓輸出線上或串級輸出線上傳送。所選擇的術電路 被架構以在測試資料輸入線或串級輪入線上接收資 料’並在測試資料輸线或串級輸出線上傳送資料。 本發明的第五態樣包含一可定址的連接系統一 主裝置用於通信資料。配置至少—個從裝置以接收主 裝置的資料。-可定址式連接電路耗合於主裝置斑從 裝置之間’並反應廣播訊息’經由訊息内的位址識別 所選擇的連接電路。連接電路具有複數個輸出蜂,複 =輸出埠其中-個被搞合到至少—個從裳置。連接 電路内的輸出架構電路反應廣播訊息内的第一组離 碼’用以架構複數個輸料,俾使含有主 ㈣ 20 1326414 五、發明說明 路徑將包括_ — . ± &八μ 不…輸出埠耦合或與某些或全部輸出埠 耦合的從裝置。 本發明的第丄能# s
供。 〜、樣疋由可定址式連接系統所提 ^ 置用於通彳5資料。配置至少一個從裝置以 裝i的貝料。_可定址式連接電路轉合於主裝 置與從裝置之間,並反應廣播訊息,經由訊息内的位 1識別所選擇的連接電路。連接電路具有—串級輸入 ,與:串級輸出線’串級輸入線可操作以接收來自其 匕可疋址式連接電路的資料,串級輸出線可操作以傳 1〇送資料給其它可定址式連接電路,以及-測試資料輸 入線及測δ式貝料輸出線都麵合到串列匯流排。連接電 路内的串級架構電路反應廣播訊息内的第二組態碼, 用以架構連接電路的輸入線與輸出線,以在測試資料 輸入線或串級輸入線上接收輸入資料,以及,在測試 15資料輸出線或串級輸出線上傳送輸出資料。 本發明的第七態樣包含利用一可定址式影子埠 (+ASP)電路經由串列匯流排在裝置間通信的系統,係 藉由在該串列匯流排傳送内含所要選擇之Asp電路之 位址之廣播訊息而選擇該ASP電路。串級的Asp電路 20群包含第一個ASp電路,被架構成在測試資料輸入線 上接收輸入資料’以及,在串級輪出線上傳送輸出資 料。最後一個ASP電路被架構成在串級輸入線上接收 輸入資料,以及,在測試資料輸出線上傳送輸出資 料’其中,該最後一個ASP電路根據廣播訊息内傳二 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) ~ 一
經濟部智慧財產局員工消費合作社印製
本紙張尺度適用中國國家標準(CNS)A4 規格(210 1326414 的位置資料決定它在串級ASP電路群中的位置,並決 定它是要傳送一告知訊息給廣播訊息之源頭的電路。 本發明的第八態樣包含利用複數個可定址式影子 埠(ASP)經由一串列匯流排在裝置間通信的方法。訊 5息源在串列匯流排上向所有裝置傳送一廣播訊息,該 廣播訊息内包含所選擇之ASP電路的位址,以及至少 一個用以在串列匯流排上架構ASP電路串級連接的紐 態讯息。架構在匯流排上的ASp電路至少有第—個 ASP電路及最後一個ASp電路,該最後一個Asp電路根 10據架構訊息内的位置資料決定它的位置,並決定它是 要傳送一做為告知訊息之廣播訊息給訊息源的電路。 本發明的第九態樣包含利用一可定址式影子峰 (ASP)電路經由一串列匯流排在裝置間通信的系統, 係藉由在該串列匯流排傳送内含所要選擇之位址之廣 15播訊息而選擇該ASP電路。ASP電路包含複數個輸出 埠,每一個輸出埠可操作以便將從串列匯流排連接到 串列匯流排。ASP電路内的架構電路反應廣播訊息中 的第一組悲碼,用以決定資料信號通過ASp電路的路 線,因此,耦合到輸出琿的無、某些或所有從串列匯 2〇流排在此路徑上。ASP電路上的旁通輸入接收固連線 旁通碼,用以決定ASP電路的組態,並使廣播訊息内 組態碼所設定的組態無效。 四、實施方式 297公釐)
置 在本說明書中所用 TAP疋測試存取土車 的標準硬體介面。 到的縮寫如下: ’是耦合到1149.1匯流排 TMS是測試模式選擇線 5 線。 TDO是測試資料輸出線 串列資料之其中一條線。 TDI是測試資料輸入線, 料之其中一條線。 之裝 是1149.1匯流排的控制 ’ 1149.1匯流排用以傳送 1149.1匯流排用以傳送資 1〇 皿是測試時計線,是輕合到1149」串列匯流排 之所有裝置共用的時計線,用以同步裝置間的傳送。 從争列匯流排是一電路或裝置,其可經由串列匯 流排網路被主串列匯流排啟動及進行通信。本申1案 中所使用的從串列匯流排是任何定義明確的邏輯二塊 或電路,其具有可操作以允許其介接到串列匯流排的 輪入及輸出電路。為簡單故,本申請案將從串列匯流 排視為印刷電路板,是由插在系統底板上的多個職 成。不過,須注意,適用本發明的從串列匯流排還包 括(i)ic中的子電路,(2)在共用基板上的冗(即多晶片 20模組),(3)印刷電路板上的1〇,(4)插在系統底板上的 電路板’(5)子系統中的底板,(6)系統中的子系統,或 (6)連接到其它系統的系統。在本申請案的下文中將 從串列匯流排稱為SBS。 主串列匯流排是一電路或裝置,其可經由串列匯 -9- 本紙張尺度適用中國國家標準(〇^5)八4規格(210x297公釐) 1326414 A7 B7 五、發明說明(ο 流排網路,與從串列匯流排輸出所需之控制信號以啟 動通信。在本申請案的下文中,將主串列匯流排稱為 SBM。 經濟部智慧財產局員工消費合作社印製 本文的串列匯流排協定及電路定義為提供一種經 5 由1149.1串列匯流排網路將SBM耦合到底板中多片電 路板其中之一的可定址方法。在本文中將電路及相關 協定稱為可定址式影子埠連結(LASP)。其中,“影子” 是指協定與電路的特性,因為其存在於與其相關之串 列匯流排的背景内。“連結”是指其連接多個SBS及串 10 級多個LASP以擴充雛菊鏈的能力。LASP協定被設計 成與可定址式影子埠(ASP)協定同時存在且完全相 容,ASP協定揭示於2002年3月26日授予Whetsel之美 國專利 6,363,443,名稱為 “Addressable shadow port and protocol for serial bus networks” ° 當 1149.1 串歹1J 匯 15 流排在操作中時,LASP不動作(inactive),不干擾匯流 排的操作。當1149.1底板串列匯流排在IDLE或RESET 狀態時,LASP可被啟動。當需要將SBM連接到底板中 的多片電路板之一時,LASP被啟動。在使用LASP將 電路板連接到SBM之後,它即被去能(disable),且對 20 1 149.1串列匯流排或與其相關之任何一型匯流排的正 常操作而言是透明的。由於本發明是經由其自已特有 的協定操作,亦即不是1149.1協定的一部分,因此, 不需要修改1149.1標準或添加額外的硬體翻譯電路, 即可將1149.1標準延伸到底板的環境。 -10- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 1326414 A7 B7 五、發明說明(9) 圖1顯示實施本發明之LASP的電路圖。LASP電路 包括主TAP,用以介接底板的1149.1串列匯流排信 號。(PTDI,PTMS,PTCK,PTDO)及次TAP用以介接電 路板層次的1149.1串列匯流排信號。每一個次TAP與 5 信號(STDI,STMS,STCK,STDO)介接。本實施例使用 的LASP具有1個主TAP的及3個次TAP。就觀念上, LASP是一簡單的開關,可用來將一組主TAP信號與一 組次TAP信號直接連接;例如,將底板的TAP信號介 接到電路板層次的TAP。LASP提供這兩個介面所需要 10 之所有信號的緩衝。主到次TAP的連接可以使用LASP 協定或協定旁通輸入(BYP5-BYP〇)架構。 LASP絕大部分的操作與PTCK輸入同步。PTCK總 是被直接緩衝到(STCK2-STCK〇)輸出。PTDO可被架構 成接收(STDI2-STDIq)。(stdo2-stdoq)可被架構成接 15 收PTDI、(STDI2-STDI〇)、或串級測試資料輸入 (CTDI)。串級測試資料輸出(CTDO)可被架構成接收 (STDI2-STDI0)、或 CTDI。CTDI 輸入及 CTDO輸出可 使串級多個LASP更為容易,此將在後文中解釋。同樣 地’(STMS2-STMS〇)輸出可被架構成接收PTMS輸 20 入。當任何次級TAP斷線時,其對應的STDO位於高阻 抗。在次級TAP斷線時,對應的STMS保持它的最後低 或高位準,此允許次TAP保持在它的最後穩定狀態。 LASP的位址輸入是用來識別LASP所安裝至|J的電 路板。LASP的位置輸入是用來識別LASP在串級鏈中 -11- 本纸張尺度·中㈣家標準(CNS)A4規格(210 X 297公楚)
A7 B7 經濟部智慧財產局員工消費合作社印製 1326414 五、發明說明(10) 的位置。此實施例應用10位元(A9-A0)的位址輸入, 以及3位元(P2-P0)的位置輸入。 用於LASP協定接收與LASP協定傳送的邏輯方塊 分別負責選擇協定的接收與告知協定的傳送。連接控 5 制邏輯方塊負責監視1149.1底板串列匯流排的狀態及 位址匹配。根據LASP協定的結果或協定旁通 (BYP5-BYP〇)輸入,連接控制邏輯方塊也架構主到次 TAP的連接。其也連同設定CONz-CON!輸出的狀態。 在選擇協定期間,LASP協定接收邏輯從SBM接收 10 PTDI輸入序列。如果在選擇協定傳送期間接收的位址 及位置與輸入到連接控制邏輯方塊的電路板位址輸入 及位置輸入匹配,連接控制邏輯方塊即根據選擇協定 傳送期間所接收的組態,架構主到次TAP連接。接 著,LASP協定傳送邏輯方塊將包含電路板之位址、位 15 置及組態的告知協定經由PTDO輸出傳送回SBM。 SBM反應所接收的告知協定,經由藉連接控制邏輯方 塊在LASP之主與次TAP間所建立的連接,SBM將 1149.1串列匯流排協定輸出到底板上,以便串列地將 資料輸入給所選擇的電路板,或從所選擇的電路板輸 20 出資料。 如果在選擇協定傳送期間所接收的位址與電路板 的位址輸入不匹配,連接控制邏輯方塊即不在主與次 TAP間建立連接,且不傳送告知協定給SBM。SBM反 應沒有接收到告知協定,SBM偵測該電路板位址不存 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
1326414 A7 B7 五、發明說明(11) 在或是無法反應,且不嘗試使用1149.1串列匯流排協 定傳送串列資料給電路板。 為使SBM與LASP間選擇及告知協定的通信不使用 1149.1的TMS控制信號,因此使用與為ASP發展的相 5 似編碼設計,此編碼設計允許控制與資料資訊在單導 線通道(wiring channel)上一同傳送。在圖6中,編碼設 計允許SBM從它的TDO輸出傳送選擇協定給LASP的 PTDI輸入。同樣地,編碼設計允許被選擇的LASP從 它的PTDO輸出傳送告知協定給SBM的TDI輸入。在這 10 兩種處理中,協定是在單一底板導線通道上傳送。選 擇協定通過SBM之TDO輸出與LASP之PTDI輸入間的 導線通道。告知協定通過被選擇之LASP之PTDO輸出 與SBM之TDI輸入間的導線通道。此編碼設計可延伸 到允許多個LASP串級在一起。當多個LASP被串級, 15 編碼設計允許SBM從它的TDO傳送選擇協定給所有被 串級之LASP的PTDI輸入。同樣地,編碼設計也允許 所選串級鏈中最後一個LASP從它的PTDO輸出傳送告 知協定給SBM的TDI輸入。 經濟部智慧財產局員工消費合作社印製 選擇及告知協定需要一種傳送控制法以指示:(1) 20 閑置狀態,(2)資料開始傳送的狀態,以及(3)資料停止 傳送的狀態。此外,在資料開始與停止傳送兩狀態 間,兩協定需要一種傳送資料的方法。
為達成在單導線上同時傳送控制與資料,LASP使 用ASP所使用的位元對編碼設計。此允許LASP與ASP -13- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 Δ7 Α7 Β7 五、發明說明(12) 同時存在且完全相容。在選擇與告知協定與底板的 TCK信號同步期間,經編碼的位元對在SBM與LASP間 傳送。每傳送一個經編碼的位元對需要兩個TCK。圖 2-5描繪位元對編碼。圖2描繪閒置位元對,圖3描繪選 5 擇位元對,圖4描繪邏輯1位元對,圖5描繪邏輯0位元 對。 圖2中經編碼的控制信號稱為閒置(I),經由傳送器 傳送連續兩個邏輯1位元給接收器加以識別。在選擇 協定期間,SBM(傳送器)在它的TDO輸出上輸出閒置 10 位元對給LASP(接收器)的PTDI輸入。在告知協定期 間,被選擇的LASP(傳送器)在它的PTDO輸出上輸出 閒置位元對給SBM(接收器)的TDI輸入。從圖2的時序 圖可看出,閒置位元對是在TCK的下降緣上從傳送器 輸出,且是在TCK的上升緣輸入到接收器。 15 圖3中經編碼的控制信號稱為選擇(S),經由傳送 經濟部智慧財產局員工消費合作社印製 器傳送連續兩個邏輯〇位元給接收器加以識別。在選 擇協定期間,SBM(傳送器)在它的TDO輸出上輸出選 擇位元對給LASP(接收器)的PTDI輸入。在告知協定期 間,被選擇的LASP(傳送器)在它的PTDO輸出上輸出 20 選擇位元對給SBM(接收器)的TDI輸入。從圖3的時序 圖可看出,選擇位元對是在TCK的下降緣上從傳送器 輸出,且是在TCK的上升緣輸入到接收器。 圖4中經編碼的邏輯1信號稱為資料(D),經由傳送 器傳送一個邏輯0位元接著一個邏輯1位元給接收器加 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A7 B7 五、發明說明(13) 以識別。在選擇協定期間,SBM(傳送器)在它的TDO 輸出上輸出邏輯1資料位元對給LASP(接收器)的PTDI 輸入。在告知協定期間,被選擇的LASP(傳送器)在它 的PTDO輸出上輸出邏輯1資料位元對給SBM(接收器) 5 的TDI輸入。從圖4的時序圖可看出,邏輯1資料位元 對是在TCK的下降緣上從傳送器輸出,且是在TCK的 上升緣輸入到接收器。 圖5中經編碼的邏輯0信號稱為資料(D),經由傳送 器傳送一個邏輯1位元接著一個邏輯0位元給接收器加 10 以識別。在選擇協定期間,SBM(傳送器)在它的TDO 輸出上輸出邏輯0資料位元對給LASP(接收器)的PTDI 輸入。在告知協定期間,被選擇的LASP(傳送器)在它 的PTDO輸出上輸出邏輯0資料位元對給SBM(接收器) 的TDI輸入。從圖5的時序圖可看出,邏輯0資料位元 15 對是在TCK的下降緣上從傳送器輸出,且是在TCK的 上升緣輸入到接收器。 經濟部智慧財產局員工消費合作社印製 須注意,本文所採用的定義是邏輯1資料位元對以 0與1的位元序列表示,邏輯0資料位元對以1與0的位 元序列表示,但順序相反也不偏離本發明。此外須注 20 意,位元對之上升緣與下降緣的時序特性可視應用的 需要重新定義’也不偏離本發明。 閒置位元對以兩個連續的1代表、選擇位元對以兩 個連續的0代表的定義也可相互交換,同樣不偏離本 發明。當1149.1串列匯流排是在它的RESET或IDLE狀 -15- 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 經濟部智慧財產局員工消費合作社印製 1326414 Δ7 Α7 Β7 五、發明說明(Μ) 態時,TDO從SBM輸出,且從裝置被去能(disable)到 高邏輯位準。雖然1149.1串列匯流排是在RESET或 IDLE狀態,協定還是能在匯流排上輸出。由於選擇與 告知協定的開始與停止都是經由輸出IDLE位元對決 5 定,因此,閒置位元對與去能TDO輸出具有相同邏輯 位準(即高邏輯位準)是合理的。因此,閒置位元對的 定義(兩個連續的邏輯1)能使1149.1的協定與目前的協 定間很明確地轉換。經由使用此定義的閒置位元對也 能避免意外地進入LASP協定。 10 圖6是完整LASP協定的實例,若合適可行,是由 接收一選擇協定並接著傳送一告知協定所構成。選擇 與告知協定兩者都是由兩個包含訊息的欄位(位址與命 令)所構成。每一個欄位在開始與結束被選擇位元對框 住,訊息在開始與結束則被閒置位元對框住。位址是 15 由10個資料位元對組成,經由與位址輸入(A9-A0)匹配 以表示及選擇LASP。命令是由位置與組態兩個子欄位 組成。位置用以識別LASP在串級鏈中的實體位置,並 經由與位址輸入(P2-P0)匹配以選擇串級群組内的 LASP。當LASP被架構成單獨一個,它的輸入(P2-P0) 20 被束缚在低。組態是用來架構位址與位置都匹配之 LASP的主至|J次TAP連接。在圖6之協定序歹中的“T”信 號是用以指示SBM之TDO輸出及ASP之PTDO輸出的3 態條件。每當1149.1串列匯流排在RESET或IDLE狀態 中被閒置時,3態條件即會置於TDO與PTDO輸出上。 -16- 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
1326414 A7 B7 五、發明說明(15) 當T信號顯示於協定序列中時,導線通道上的邏輯位 準將是邏輯1,這是因為TDI與PTDI輸入上的拉升電阻 被連接到PTDO與TDO輸出的緣故。 經由將閒置位元對定義成2個邏輯1,LASP協定利 5 用此1149.1拉升要求,因此,當協定被間置時,即, 當沒有選擇或告知協定被傳送時,其驅動到匯流排上 的邏輯位準與T信號的邏輯位準無法分辨。因此,為 使此技術對1149.1串列匯流排的正常操作透明,需要 閒置位元對編碼。在另一串列匯流排中,匯流排的不 10 動作狀態將資料導線通道驅動到低邏輯位準,為使本 技術能對串列匯流排協定的操作透明,需要將閒置位 元對編碼成2個邏輯0,以及將選擇位元對編碼成2個 邏輯1。 經濟部智慧財產局員工消費合作社印製 或者,主到次TAP連接的組態可經由將協定旁通 15 (BYP5)輸入宣告到低位準得到。其餘的協定旁通 (BYP4-BYP〇)輸入用於架構次TAP的連接。此操作是 不同步的。在電路板測試環境中,此旁通特性特別有 用,因為它允許電路板層級的自動測試設備(ATE)將 LASP當成簡單的收發器處理。當BYP5輸入為高時, 20 LASP自由地對連結影子協定反應。否則,當BYP5為 低時,LASP可忽略不計。 無論是使用LASP協定或是使用協定旁通輸入得到 次TAP連接狀態,此狀態是以連接(CON2-CON〇)輸出 處的低位準指示。同樣地,當次TAP與主TAP不連接 -17- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A7 B7 五、發明說明(16) 時’對應的CON輸出被設定到高。 在LASP協定或協定旁通輸入的協助下,所能做到 的所有次TAP連接方式顯示於圖7-圖38。 圖7-圖14顯示當LASP不與一或多個LASP串級時 5 的主到次TAP連接。在此情.況,當是使用LASP協定連 接次TAP時,在選擇協定期間所接收到之位元對被解 碼之後的位置位元為“000”。輸入(P2-P0)也被設定為 低。當使用(BYP5-BYP〇)輸入連接次TAP時,BYP4及 βΥΡ3輸入被設定到低。當(BYP2-BYPQ)輸入被設定到 10 南或在選擇協定期間所接收到的組態位元被解碼為 “111”時,則沒有次TAP被連接。 經濟部智慧財產局員工消費合作社印製 圖7顯示單(沒有串級)LASP所有的3個TAP都被關 閉。圖8顯示單LASP的ΤΑΡ0被打開,並說明來往於 SBS的資料流。圖9顯示單LASP的TAP 1被打開,並經 15由粗線說明來往於SBS的資料流。圖1〇顯示單LASP的 ΤΑΡ0及1被打開,並經由粗線說明來往於SBS的資料 流。圖11顯示單LASP的TAP2被打開,並經由粗線說 明來往於SBS的資料流。圖12顯示單LASP的ΤΑΡ0及2 被打開,並經由粗線說明來往於SBS的資料流。圖Π 20顯不單LASP的TAP 1及2被打開,並經由粗線說明來往 於SBS的資料流。圖14顯示單LASP所有的3個ΤΑΡ0、1 及2都被打開’並經由粗線說明來往於SBS的資料流。 圖15-22顯示當LASP與一或多個LASP串級且在串 級鏈中是第一個LASP時主到次TAP的連接。本實施例 -18- 不紙張尺度適財_家標準(CNS)A4規格(210x297公^3 1326414 A7 B7 五、發明說明(17) 以串級3個LASP為例。在此情況,當使用LASP協定連 接主到次TAP時,在選擇協定期間所接收到之位元對 被解碼之後的位置位元為“〇〇〇”。當使用(B YP5-B YP〇) 輸入連接主到次TAP時,ΒΥΡ4被設定到低,ΒΥΡ3被設 5 定到高。當(ΒΥΡ2-ΒΥΡ〇)輸入被設定到高或在選擇協 定期間所接收到的組態位元被解碼為“111”時,則沒有 次TAP被連接。 圖15顯示LASP串級鏈中的第一個LASP,該裝置 不是鏈中的最後一個,其中所有3個TAP都被關閉。圖 10 16顯示LASP串級鏈中的第一個LASP,該裝置不是鏈 中的最後一個,其中的ΤΑΡ0被打開,並經由粗線說明 來往於SBS的資料流。圖17顯示LASP串級鏈中的第一 個LASP,該裝置不是鏈中的最後一個,其中的TAP1 被打開,並經由粗線說明來往於SBS的資料流。圖18 15 顯示LASP串級鏈中的第一個LASP,該裝置不是鏈中 的最後一個,其中的ΤΑΡ0及1被打開,並經由粗線說 明來往於SBS的資料流。圖19顯示LASP串級鏈中的第 一個LASP,該裝置不是鏈中的最後一個,其中的 TAP2被打開,並經由粗線說明來往於SBS的資料流。 20 圖20顯示LASP串級鏈中的第一個LASP,該裝置不是 鏈中的最後一個,其中的ΤΑΡ0及2被打開,並經由粗 線說明來往於SBS的資料流。圖21顯示LASP串級鏈中 的第一個LASP,該裝置不是鏈中的最後一個,其中的 TAP1及2被打開,並經由粗線說明來往於SBS的資料 -19- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 訂 線 經濟部智慧財產局員工消費合作社印製 1326414 A7 B7 五、發明說明(ι〇 流。圖22顯示LASP串級鏈中的第一個LASP,該裝置 不是鏈中的最後一個,其中所有的3個TAPO、1及2全 部被打開,並經由粗線說明來往於SBS的資料流。 圖23-30顯示當LASP與一或多個LASP串級且在串 5 級鏈中不是第一個也不是最後一個LASP時,主到次 TAP的連接。本實施例以串級3個LASP為例。在此情 況,當使用LASP協定連接主到次TAP時,在選擇協定 期間所接收到之位元對被解碼之後的位置位元為 “001”。當使用(BYP5-BYP0)輸入連接主到次TAP時, 10 BYP4與BYP3被設定到高。當(BYP2-BYP〇)輸入被設定 到高或在選擇協定期間所接收到的組態位元被解碼為 “111”時,則沒有次TAP被連接。不過,輸入CTDI被 連接到輸出CTDO。 經濟部智慧財產局員工消費合作社印製 圖23顯示LASP串級鏈中的一個LASP,該裝置不 15 是鏈中的第一個或最後一個,其中所有3個TAP都被關 閉。圖24顯示LASP串級鏈中的一個LASP,該裝置不 是鏈中的第一個或最後一個,其中的ΤΑΡ0被打開,並 經由粗線說明來往於SBS的資料流。圖25顯示LASP串 級鏈中的一個LASP,該裝置不是鏈中的第一個或最後 20 一個,其中的TAP1被打開,並經由粗線說明來往於 SBS的資料流。圖26顯示LASP串級鏈中的一個 LASP,該裝置不是鏈中的第一個或最後一個,其中的 ΤΑΡ0及1被打開,並經由粗線說明來往於SBS的資料 流。圖27顯示LASP串級鏈令的一個LASP,該裝置不 -20- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A7 B7 五、發明說明(19) 是鏈中的第一個或最後一個,其中的TAP2被打開,並 經由粗線說明來往於SBS的資料流。圖28顯示LASP串 級鏈中的一個LASP,該裝置不是鏈中的第一個或最後 一個,其中的TAPO及2被打開,並經由粗線說明來往 5 於SBS的資料流。圖29顯示LASP串級鏈中的一個 LASP,該裝置不是鏈中的第一個或最後一個,其中的 TAP1及2被打開,並經由粗線說明來往於SBS的資料 流。圖30顯示LASP串級鏈中的一個LASP,該裝置不 是鏈中的第一個或最後一個,其中所有的3個TAPO、1 10 及2全部被打開,並經由粗線說明來往於SBS的資料 流。 經濟部智慧財產局員工消費合作社印製 圖31-38顯示當LASP與一或多個LASP串級且在串 級鏈中不是第一個而是最後一個LASP時主到次TAP的 連接。本實施例以串級3個LASP為例。在此情況,當 15 使用LASP協定連接主到次TAP時,在選擇協定期間所 接收到之位元對被解碼之後的饵置位元為“010”。當使 用(BYP5-BYP〇)輸入連接主到次TAP時,BYP4被設定 到高,BYP3被設定到低。當(ΒΥΡ2-ΒΥΡ〇)輸入被設定 到高或在選擇協定期間所接收到的組態位元被解碼為 20 “111”時,則沒有次TAP被連接。 圖3 1顯示LASP串級鏈中的最後一個LASP,該裝 置不是鏈中的第一個,其中所有3個TAP都被關閉。圖 32顯示LASP串級鏈中的最後一個LASP,該裝置不是 鏈中的第一個,其中的ΤΑΡ0被打開,並經由粗線說明 -21- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) A7 B7 經濟部智慧財產局員工消費合作社印製 1326414 五、發明說明(2〇 ) 來往於SBS的資料流。圖33顯示LASP串級鏈中的最後 一個LASP,該裝置不是鏈中的第一個,其中的TAP1 被打開,並經由粗線說明來往於SBS的資料流。圖34 顯示LASP串級鏈中的最後一個LASP,該裝置不是鏈 5 中的第一個,其中的TAPO及1被打開,並經由粗線說 明來往於SBS的資料流。圖35顯示LASP串級鏈中的最 後一個LASP,該裝置不是鏈中的第一個,其中的 TAP2被打開,並經由粗線說明來往於SBS的資料流。 圖36顯示LASP串級鏈中的最後一個LASP,該裝置不 10 是鏈中的第一個,其中的ΤΑΡ0及2被打開,並經由粗 線說明來往於SBS的資料流。圖37顯示LASP串級鏈中 的最後一個LASP,該裝置不是鏈中的第一個,其中的 TAP1及2被打開,並經由粗線說明來往於SBS的資料 流。圖38顯示LASP串級鏈中的最後一個LASP,該裝 15 置不是鏈中的第一個,其中所有的3個TAPO、1及2全 部被打開,並經由粗線說明來往於SBS的資料流。 以上所有情況都表列於圖39到圖42。圖39及40綜 述以上所有使用協定的實施例。圖41及42綜述以上所 有使用旁通模式的實施例。 20 圖43是3個串級LASP之主到次TAP定址及連接之 完整的選擇及告知協定的實例。每一個協定是由位址 及命令攔組成。命令欄是由串級鏈中每一個LASP的位 置欄及組態欄所組成。位址及命令攔在開始與結束被 選擇位元對框住,訊息在開始與結束則是被閒置位元 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
1326414 A7 B7 五、發明說明(2〇 對框住。所有串級在一起之LASP的接腳A9-A〇都連接 在一起,如此,它們都具有相同的位址。如果在選擇 協定中未接收到串級鏈中某特定LASP的位置及組態, 則其次TAP被斷線,且CTDI與CTDO的連接/斷線視其 5 在串級鏈中的位置而定,如前文中的解釋。 圖44顯示3個LASP的串級。每一個LASP的主TAP 都以導線連接到來自於SBM的共用TAP信號(PTDI, PTCK,PTMS,PTDO),並將這些信號當成次信號 (STDI, STCK,STMS,STDO)扇出給所選擇的SBS群 10 組,或從所選擇的SBS群組接收信號。LASP電路的 CTDI輸入以導線連接到串級鏈中前一個LASP的CTDO 輸出。串級鏈中第一個LASP的CTDI不接線,它是被 内部拉升電阻拉升到高。串級鏈中最後一個LASP的 CTDO輸出也不接線。 15 圖45說明使用LASP協定或協定旁通輸入之3個串 經濟部智慧財產局員工消費合作社印製 級LASP的主到次TAP連接及掃瞄資料路徑。串級鏈中 的第一個LASP僅只有STAP0動作,第二個LASP有 STAP0及STAP2動作,而第三個或最後一個LASP則是 所有 3 個次 TAP(STAP0、STAP1、STAP2)都動作。 20 LASP與SBS的連接如粗線所示。 圖46說明使用LASP協定或協定旁通輸入之3個串 級LASP的主到次TAP連接及掃瞄資料路徑。此為在選 擇協定期間未接收到第一個LASP(LASPO)的位置及組 態,或者,如果接收到的組態位元經解碼為“111”的情 -23- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A? B7 五、發明說明(22 ) 況。串級鏈中第一個LASP的所有3個次TAP都不動 作。第二個LASP現在的行為如同串級鏈中的第一個 LASP ’且有STAPO及STAP2動作。第三個LASP則是 所有3個次TAP(STAPO、STAP1、STAP2)都動作。當 5 使用協定旁通輸入時,第一 LASP電路的B YP4及BYP3 被設定到高,第二LASP的BYP4輸入設定到低,BYP3 輸入被設定到高,俾使其行為如同串級鏈中的第一個 LASP。LASP與SBS的連接如粗線所示。 圖47說明使用LASP協定或協定旁通輸入之3個串 10 級LASP的主到次TAP連接及掃瞄資料路徑。此為選擇 協定期間未接收到第二個LASP的位置及組態,或者, 如果接收到的組態位元解碼經為“111”的情況《串級鏈 中的第一個LASP只有STAP0動作。第二個LASP的所 有3個次TAP都不動作,但CTDI輸入被連接到CTDO輸 15 出。第三個LASP則是所有3個次TAP都動作》LASP與 SBS的連接如粗線所示。 經濟部智慧財產局員工消費合作社印製 圖48說明使用LASP協定或協定旁通輸入之3個串 級LASP的主到次TAP連接及掃瞄資料路徑。此為選擇 協定期間未接收到第三個LASP電路的位置及組態,或 2〇 者,如果接收到的組態位元經解碼為“111 ”的情況。串 級鏈中的第一個LASP只有STAP0動作。第二個LASP 有STAPO及STAP2動作,且行為如同串級鏈中的最後 一個LASP。從整個LASP協定可決定其為最後一個 LASP,並將其本身架構成輸出LASP協定給PTDO線, -24- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A7 B7 五、發明說明(23 ) 做為傳送給SBM的告知訊息。第三個LASP則是所有3 個次TAP都不動作。當使用協定旁通輸入時,第二個 LASP的BYP4輸入設定到高及BYP3輸入設定到低,俾 使其行為如同串級鏈中的最後一個LASP。第三個 5 LASP的BYP4及BYP3輸入被設定到高。LASP與SBS的 連接如粗線所示。 圖49說明使用LASP協定或協定旁通輸入之3個串 級LASP的主到次TAP連接及掃瞄資料路徑。此為選擇 協定期間未接收到第二及第三個L A S P的位置及組態, 10 或者,如果接收到它們的組態位元經解碼為“111”的情 況。串級鏈中的第一個LASP只有STAP0動作,且現在 的行為如同一個單LASP(沒有串級)。第二及第三個 LASP的所有3個次TAP都不動作。當使用協定旁通輸 入時,第一個LASP的BYP4及BYP3輸入設定到低,俾 15 使其行為如同一個單LASP(沒有串級)。第二及第三個 LASP的BYP4及BYP3輸入被設定到高。LASP0到 PTDI、PTDO及SBS的連接如粗線所示。 經濟部智慧財產局員工消費合作社印製 圖50說明使用LASP協定或協定旁通輸入之3個串 級LASP的主到次TAP連接及掃瞄資料路徑。此為選擇 20 協定期間未接收到第一及第三個LASP的位置及組態, 或者’如果接收到它們的組態位元經解碼為“111”的情 況。串級鏈中的第二個LASP有STAP0與STAP2動作, 且現在的行為如同一個單裝置(沒有串級)。第一及第 二個LASP的所有3個次TAP都不動作。當使用協定旁 -25- 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A7 B7 五、發明說明(24 ) 通輸入時,第二個LASP的BYP4及BYP3輸入設定到 低,俾使其行為如同一個單LASP(沒有串級)。第一及 第三個LASP的BYP4及BYP3輸入被設定到高。LASP1 到PTDI、PTDO及SBS的連接如粗線所示。 5 圖51說明使用LASP協定或協定旁通輸入之3個串 級LASP的主到次TAP及掃瞄資料路徑。此為選擇協定 期間未接收到第一及第二個LASP的位置及組態,或 者,如果接收到它們的組態位元經解碼為“111”的情 況。串級鏈中第三個LASP的所有3個次TAP都動作, 10 且現在的行為如同一個單裝置(沒有串級)。第一及第 二個LASP的所有3個次TAP都不動作。當使用協定旁 通輸入時,第三個LASP的BYP4及BYP3輸入設定到 低,俾使其行為如同一個單LASP(沒有串級)。第一及 第二個LASP的BYP4&BYP3輸入被設定到高。LASP2 15 到PTDI、PTDO及SBS的連接如粗線所示。 雖然是參考較佳實施例顯示及描述本發明,但熟 悉此方面技術之人士應瞭解,本發明可做各種改變及 修改,不會偏離所附申請專利範圍定義的精神與範 圍。 20 五、圖式簡單說明 圖1是描繪實施本發明之LASP電路所需電路的方 塊圖; 圖2是描繪本發明之協定之IDLE位元對傳送的時 -26- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 訂 線 經濟部智慧財產局員工消費合作社印製. 1326414 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(25 ) 序圖; 圖3是描繪本發明之協定之SELECT位元對傳送的 時序圖, 圖4是描繪本發明之協定之邏輯1位元對傳送的時 5 序圖; 圖5是描繪本發明之協定之邏輯0位元對傳送的時 序圖; 圖6是描繪本發明的選擇及告知協定; 圖7-14是描繪當LASP不與一或多個LASP串級時 10 (單LASP),主到次TAP的連接。其包括LASP協定之命 令欄及架構主到次TAP連接所需之協定旁通輸入的實 例; 圖15-22是描繪當LASP與一或多個LASP串級且在 串級鏈中是第一個LASP時,主到次TAP的連接。其包 15 括LASP協定之命令攔及架構主到次TAP連接所需之協 定旁通輸入的實例; 圖23-30是描繪當LASP與一或多個LASP串級且在 串級鏈中不是第一個也不是最後一個LASP時,主到次 TAP的連接。其包括LASP協定之命令欄及架構主到次 20 TAP連接所需之協定旁通輸入的實例; 圖31-38是描繪當LASP與一或多個LASP串級且在 串級鏈中不是第一個而是最後一個LASP時,主到次 TAP的連接。其包括LASP協定之命令欄及架構主到次 TAP連接所需之協定旁通輸入的實例; -27- 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐)
1326414 A7 B7 五、發明說明(26) 圖39-40表列使用LASP的組態攔之次TAP連接及資 料路徑; 圖41 - 4 2表列使用旁通輸入之次T A P連接及資料路 徑; 5 圖43是定址及架構3個串級LASP之主到次TAP連 接之完整的選擇及告知協定的實例; 圖44是使用主串列匯流排(SBM)及3個LASP串級 之底板到電路板連接的實例;以及 圖45-51是使用LASP協定或旁通輸入之3個串級 10 LASP的主到次TAP連接及掃瞄資料路徑的實例。 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

1326414 六、申請專利範圍 A8 B8 C8 D8 10 15 經濟部智慧財產局員工消費合作社印製 20 1.:種利用可定址式影子埠(ASp)電路,經由串列匯 μ排在裝置間通k的系統,係藉由在串列匯流排傳 送内3所選擇之ASP電路之位址之廣播訊息而選擇 該ASP電路,其增進包含: 在ASP電路上的複數個輸出崞,每一個輸出蜂 均可操作以將一從串列匯流排連接到該串列匯流 排,以及 在廣播訊息中的第一組態碼,用以決定資料信 號通過ASP電路的路線,因此,串列路徑將 合到ASP電路輸出埠的一個、某些或所有從串列 流排。 2. —種利用可定址式影子埠(ASp)電路’經由串列= 流排在裝置間通信的系統,係藉由在串列匯流排^ 送内含所選擇之ASP電路之位址之廣播訊息而選 5亥ASP電路,其增進包含: 在ASP電路上的串級輸入線及串級輸出線, 級輸入線可操作以接收另一 ASi>電路的資料作號 串級輸出線可操作以將資料信號傳送給另_ Asp 路;以及 在廣播訊息中的第二組態碼,用以決定 路是否是單獨操作的電路,或者,它是否接收串 輸入線上的資料,以及是否經由串級輸出線輪出 料。 ~ 3 · —種利用具有複數個輸出埠的可定址式3子 -29 - 匯 匯 擇 串 電 電 級 資 埠 ·! 4 訂 線 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 A8 B8 C8 D8 申凊專利範圍 (ASP)電路經由串列匯流排在裝置間通信的方 包含: 在串列匯流排上傳送廣播訊息,該廣播訊息包 含所選擇之ASP電路的位址及第一組態碼,該第一 5 組態碼決定資料信號通過所選擇之ASP電路的路 線, 架構所選擇的ASP電路,俾使資料路徑將包括 柄δ到複數個輸出埠其中之一的無、某些或全部從 串列匯流排。 10 4· 一種利用具有測試資料輸入線與串級輸入線及測試 責料輸出線與串級輸出線的可定址式影子埠(ASP) 電路經由串列匯流排在裝置間通信的方法,包含: 在串列匯流排上傳送廣播訊息,廣播訊息中包 έ所選擇之ASP電路的位址及第二組態碼,第二組 15 態碼決定在測試資料輸入線或串級輸入線上是否將 要接收輸入信號,以及輸出信號是否將在測試資料 輸出線上或串級輸出線上傳送;以及 經濟部智慧財產局員工消費合作社印製 按照第一組態碼架構所選擇的ASP電路,以在 測試資料輸入線或串級輸入線上接收資料,並在測 20 試資料輸出線或串級輸出線上傳送資料。 5. —種可定址的連接系統,包含: 主裝置,用以通信資料; 至少一個從裝置’用以接收來自主裝置的資 料; -30 - 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) Αδ Βδ _______ C8 六、申請專利範圍 8 可疋址式連接電路,耦合於主裝置與從裝置之 間,並反應廣播訊息,經由訊息内的位址識別所選 擇的連接電路,連接電路具有複數個輸出痒,複數 , 個輸出^皐其中-個被輕合到至少-個從裝置;以及 ) 在連接電路内㈣丨架構電路,反應廣播訊息 内的第一組態碼,用以架構複數個輸出埠,俾使含 有主裝置的資料路徑將包括_不與輸出埠搞合或與 某些或全部輸出埠耦合的從裝置。 6· —種可定址式連接系統,包含: 主裝置,用於通信資料; 至少一個從裝置,用以接收主裝置的資料; 可定址式連接電路,耦合於主裝置與從裝置之 間,並反應廣播訊息,經由訊息内的位址識別所選 擇的連接電路,連接電路具有一串級輸入線與一串 15 級輸出線,串級輸入線可操作以接收來自其它可定 經濟部智慧財產局員工消費合作社印製 址式連接電路的 > 料,串級輸出線可操作以將資料 傳送給其匕可疋址式連接電路,以及一測試資料輪 入線及測試資料輸出線都耦合到串列匯流排; 在連接電路内的串級架構電路,反應廣播訊息 20 内的第二組態碼,用以架構連接電路輸入線與輸出 線,以接收測試貧料輪入線或串級輸入線輸入的資 料,以及,在測試資料輸出線或串級輸出線上傳送 輸出資料。 7. —種利用可定址式影子埠(ASP)電路,經由串列匯 -31 - 本纸張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 1326414 申請專利範圍 流排在裝置間通信的系統,係藉由在串列匯流排傳 送内含所選擇之撕電路之位址之廣播訊“選擇 該ASP電路,串級的asp電路群包含. 第一個ASP電路,被架構成在3測試資料輪入線 ^接收輸人資料’以及在串級輸出線上傳送輸出資 最後-個ASP電路’被架構成在串級輸入線上 接收輸入資料,以及在測試資料輪出線上傳送輸出 資料’其中’該最後-個ASP電路根據廣播訊息内 傳送的位置資料決定它在串級Asp電路群中的位 置,並決定它是要傳送-告知訊息給廣播訊息之源 頭的電路。 一種利用複數個可定址式影子埠(A s p)經由—串列 匯流排在裝置間通信的方法,包含: 訊息源在串列匯流排上向所有裝置傳送一廣播 訊息,廣播訊息内包含所選擇之Asp電路的位址, 以及至少一個用以在串列匯流排上架構Asp電路串 級連接的組態訊息; 在匯流排上架構ASP電路為至少有第一個Asp 電路及最後一個ASP電路,該最後一個ASP電路根 據内含在架構訊息内的位置資料決定它的位置,並 決定它是要傳送一做為告知訊息之廣播訊息給訊息 源的電路。 種利用可定址式影子蜂(ASP)電路,經由串列匯 -32 - 本紙張尺度適用令國國家標準(CNS)A4規格(210 x 297公釐) 10 4 訂 15 20 8. 9. 線 1326414 A8 B8 C8 _ _D8_.一_ 六、申請專利範圍 流排在裝置間通信的系統,係藉由在串列匯流排傳 送内含所選擇之ASP電路之位址之廣播訊息而選擇 該ASP電路,ASP電路包含: 複數個輸出埠,每一個輸出琿可操作以便將從 5 串列匯流排連接到串列匯流排; 在ASP電路内的架構電路,反應廣播訊息中的 第一組態碼,用以決定通過ASP電路的資料信號路 線,因此,無、某些或所有從串列匯流排耦合到路 徑上的輸出埠;以及 10 在ASP電路上的旁通輪入,用以接收固連線旁 通碼,用以決定ASP電路的組態,並使以廣播訊息 内組態碼所設定的組態無效。 經濟部智慧財產局員工消費合作社印製 3 3 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW092118936A 2002-08-08 2003-07-11 Linking addressable shadow port and protocol for serial bus networks TWI326414B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US40190802P 2002-08-08 2002-08-08
US10/331,628 US6968408B2 (en) 2002-08-08 2002-12-30 Linking addressable shadow port and protocol for serial bus networks

Publications (2)

Publication Number Publication Date
TW200408959A TW200408959A (en) 2004-06-01
TWI326414B true TWI326414B (en) 2010-06-21

Family

ID=31891040

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092118936A TWI326414B (en) 2002-08-08 2003-07-11 Linking addressable shadow port and protocol for serial bus networks

Country Status (5)

Country Link
US (3) US6968408B2 (zh)
JP (1) JP2004070963A (zh)
KR (1) KR20040014335A (zh)
CN (1) CN1489342A (zh)
TW (1) TWI326414B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9875210B2 (en) 2014-06-27 2018-01-23 Intel Corporation Method and apparatus of USB 3.1 retimer presence detect and index

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6968408B2 (en) * 2002-08-08 2005-11-22 Texas Instruments Incorporated Linking addressable shadow port and protocol for serial bus networks
ATE346309T1 (de) * 2002-12-20 2006-12-15 Koninkl Philips Electronics Nv Verbindung mehrerer testzugriffsportsteuerungsvorrichtungen durch ein einzeltestzugriffsport
DE102004057532A1 (de) * 2004-11-29 2006-06-01 Infineon Technologies Ag Verfahren zum Testen von Halbleiter-Chips unter Verwendung von Registersätzen
US7818641B2 (en) 2006-10-18 2010-10-19 Texas Instruments Incorporated Interface to full and reduce pin JTAG devices
TWI331223B (en) * 2007-04-24 2010-10-01 Function Res Inc Boundary scan connector test method capable of fully utilizing test i/o modules
US7647442B2 (en) * 2007-05-22 2010-01-12 Keng-Kuei Su Series-connected control system
US8046650B2 (en) * 2008-03-14 2011-10-25 Texas Instruments Incorporated TAP with control circuitry connected to device address port
US8006151B2 (en) 2008-03-28 2011-08-23 Texas Instruments Incorporated TAP and shadow port operating on rising and falling TCK
US9710410B2 (en) * 2013-10-31 2017-07-18 Qualcomm Incorporated Camera control slave devices with multiple slave device identifiers
KR102134801B1 (ko) 2016-02-26 2020-07-16 마이크로 모우션, 인코포레이티드 2개 또는 그 초과의 슬레이브들과의 통신

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483518A (en) * 1992-06-17 1996-01-09 Texas Instruments Incorporated Addressable shadow port and protocol for serial bus networks
US5617420A (en) * 1992-06-17 1997-04-01 Texas Instrument Incorporated Hierarchical connection method, apparatus, and protocol
US5640521A (en) * 1992-06-17 1997-06-17 Texas Instruments Incorporated Addressable shadow port and protocol with remote I/O, contol and interrupt ports
US5448576A (en) * 1992-10-29 1995-09-05 Bull Hn Information Systems Inc. Boundary scan architecture extension
US5453992A (en) * 1993-08-02 1995-09-26 Texas Instruments Incorporated Method and apparatus for selectable parallel execution of test operations
US5630147A (en) * 1993-12-17 1997-05-13 Intel Corporation System management shadow port
US5481186A (en) * 1994-10-03 1996-01-02 At&T Corp. Method and apparatus for integrated testing of a system containing digital and radio frequency circuits
US5887146A (en) * 1995-08-14 1999-03-23 Data General Corporation Symmetric multiprocessing computer with non-uniform memory access architecture
US6625643B1 (en) * 1998-11-13 2003-09-23 Akamai Technologies, Inc. System and method for resource management on a data network
US6912606B2 (en) * 2001-06-08 2005-06-28 Sycamore Networks, Inc. Generic serial bus architecture
US6968408B2 (en) * 2002-08-08 2005-11-22 Texas Instruments Incorporated Linking addressable shadow port and protocol for serial bus networks
US6908408B2 (en) * 2003-09-12 2005-06-21 Ford Global Technologies, Llc Multiple-speed power transmission for motor vehicles

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9875210B2 (en) 2014-06-27 2018-01-23 Intel Corporation Method and apparatus of USB 3.1 retimer presence detect and index
TWI620073B (zh) * 2014-06-27 2018-04-01 英特爾公司 通用串列匯流排(usb)3.1重定時器存在檢測與索引之方法及設備

Also Published As

Publication number Publication date
CN1489342A (zh) 2004-04-14
US7177965B2 (en) 2007-02-13
JP2004070963A (ja) 2004-03-04
US20070067519A1 (en) 2007-03-22
KR20040014335A (ko) 2004-02-14
US20040037303A1 (en) 2004-02-26
US20050289267A1 (en) 2005-12-29
US7353307B2 (en) 2008-04-01
US6968408B2 (en) 2005-11-22
TW200408959A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
US10976365B2 (en) Serial data communication modes on TDI/TDO, receive TMS, send TMS
US7353307B2 (en) Linking addressable shadow port and protocol for serial bus networks
US7405586B2 (en) Ultra low pin count interface for die testing
JP2873297B2 (ja) 集積回路搭載担体のテスト方法、該集積回路搭載担体、該担体に搭載する集積回路及び該担体テスト用のテスト装置
US7809987B2 (en) Accepting link ID upon supplied and sampled bits matching
US6430718B1 (en) Architecture, circuitry and method for testing one or more integrated circuits and/or receiving test information therefrom
US7464307B2 (en) High performance serial bus testing methodology
US6912606B2 (en) Generic serial bus architecture
CN101222732B (zh) 状态控制信号测试装置
US6760876B1 (en) Scan interface chip (SIC) system and method for scan testing electronic systems
CN220773578U (zh) 通用串行总线接口的测试装置
JP2564740Y2 (ja) 端末アダプタ
CN1330135C (zh) 一种测试装置
JPH1164450A (ja) 半導体試験装置
JP2003169093A (ja) 通信装置
KR100496653B1 (ko) 슬레이브 테스트 버스 제어기능을 갖는 pci 버스 제어기
JP4075280B2 (ja) 送受信回路のテスト方法及びテスト回路付き送受信回路
US20050204222A1 (en) Apparatus and method for eliminating the TMS connection in a JTAG procedure
JPH05333083A (ja) ケーブル自動検査装置
JP2000174848A (ja) 通信制御装置
JPS61203756A (ja) デ−タ転送装置
JPS62109453A (ja) 通信制御装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees