JP2009543024A - Ａｔｅ用のファブリックベースの高速シリアルクロスバースイッチ - Google Patents

Abstract

Ｎ個の差動高速シリアル（ＨＳＳ）デジタルデータ入力チャネルを受信して、シリアル−パラレルコンバータへ送り、出力がＭビット幅パラレルデータである、ループバックモジュールを開示する。効果的なデータレートがＭで除算されて１／Ｍ「ファブリック」速度にまで分割される。チャネルがエンベデッドクロックを含む場合、クロックを抽出する。パラレルデータは非閉塞クロスバースイッチへ送られ、非閉塞クロスバースイッチは、各パラレル出力につき１つのマルチプレクサを効果的に利用することで、Ｎ個のＭビットパラレルデータ入力のうち任意のものを、Ｑ個のパラレルデータ出力のうち任意のものにルーティングすることができる。クロスバーの各パラレルデータ出力は、パラレル−シリアルコンバータへ送られ、パラレル−シリアルコンバータは高速シリアル出力を出力する。各高速シリアル出力はジッタジェネレータ回路へ供給され、その後、出力ドライバへ供給される。
【選択図】図３

Description

本発明は、集積回路（ＩＣ）などの半導体デバイスをテストするテストシステムに係り、特に一実施形態において、被試験デバイス（ＤＵＴ）の高速シリアル（ＨＳＳ）入出力を、より低い速度のパラレル信号に変換して、出力を１以上の入力に対して選択的にループバックする経路を提供することで、テストすることに関する。

ＩＣ速度の高速化により、ＨＳＳ入出力を有する新たなクラスのＩＣが生まれている。現在のところ、これらＨＳＳ入出力は６２２メガビット／秒から２〜６ギガビット／秒という速度で動作しており、次世代のＨＳＳ入出力は１０〜１３ギガビット／秒で動作することが予期される。ＨＳＳ入出力を要するインタフェースには少なくとも２つの異なる種類がある。１つ目の種類のインタフェースは、通信用であって、ＨＳＳ差動入出力の対は「レイン」と称され、信号にはクロックが埋め込まれていることがある。ＨＳＳ入出力を要する２つ目の種類のインタフェースは、ＨＳＳメモリインタフェースを介してプロセッサと通信するメモリデバイスに見られる。これらメモリインタフェースは、送信データと共に、しかし送信データからは切り離された形で送信される転送クロックを含みうる。

図１のストレスアイパターン１００の簡略例に示すように、ＨＳＳ信号に存在するジッタ量が増えると、ＨＳＳデータ遷移１０２が変化し（時間軸の左または右へ）、アイ１０４が閉じ始めうる。加えて、アイ１０４は、ＨＳＳ信号のそれぞれ高電圧レベルおよび低電圧レベル１０６、１０８によっても閉じ始めうる。アイ１０４は１５０〜５００ピコ秒という狭い幅を有しうるので、あまり多くのジッタまたは他の制限を送信媒体の帯域幅に課すことができず、これによりデバイスはＨＳＳ信号を受信するのが困難となる。これに対して、しばしば、データ送信／受信を向上させる回路が、ＨＳＳインタフェースの送信／受信回路に組み込まれている。通常、送信回路では信号レベルを上げるプリエンファシス回路を利用し、受信回路では等化を利用することで、アイを開かせてデータ受信を保証している。

ＨＳＳインタフェースの特性テストには自動試験装置（ＡＴＥ）を利用することが望ましい。このテストは、ＨＳＳインタフェースが適切に動作しているか否かを判断するよう設計されており、通過するデータの検証というよりも、各ＨＳＳインタフェースのインタフェース回路が、ジッタ制限および電圧レベル要件があったとしても、データ遷移を検知および処理できるか否かについての検証を可能とする。

例えば、図２ａに示すように、データ依存ジッタを注入することで、または、ＡＴＥ２０４内で生成されＤＵＴ２０８のＨＳＳ入力２０６宛てに送られるＨＳＳ信号２０２の高電圧レベルまたは低電圧レベル（参照番号２００参照）を変化させることで、入力信号のアイを幾らか閉じることができ、ＨＳＳ入力のレシーバが、劣化した入力信号であっても送信データを受信することができるかを判断することができる。本発明の一実施形態においては、ＤＵＴ２０８の検知ロジック２３８は、信号が正常に受信されたか否かを検知することができるが、別の実施形態においては、その後に、受信したＨＳＳ信号２０２を、ライン２２６を介してＡＴＥ２０４に送り返す。後者の場合、ＡＴＥ２０４はその後、シリアルビットストリームを検知して、検知ロジック２２８を利用してデバイス速度で生成されたビットストリームと比較して、ＤＵＴ２０８が信号を正常に受信してＡＴＥに送り返したか否かを判断する。

ＨＳＳテスト信号を生成する一方法には、リニアフィードバックシフトレジスタ（ＬＦＳＲ）２２２を利用して、ＤＵＴ２０８に送られることになる疑似ランダムビットストリーム（ＰＲＢＳ）２２４を生成することが考えられる。図２ａのＬＦＳＲ２２２は記号に過ぎず、実際のデジタル回路を表してはいないことに注意されたい。実際のＬＦＳＲは、図２ａには示していないが、当業者であればよく理解しよう。その後、ＤＵＴ２０８は、受信したＰＲＢＳ２２４に基づいてＨＳＳ出力２２６を生成する。ＬＦＳＲ２２２は、シリアルビットストリームを生成して、十分なデータ遷移を提供することで、ＡＴＥ２０４に、エンベデッドクロックを（もしあれば）データストリームから復元させ、データ依存ジッタをテストさせる、簡潔な手段であるという利点がある。データ依存ジッタをテストできる別の種類の信号にＩＥＥＥ８０２．３ａｅに準拠した連続ジッタテストパターン（ＣＪｐａｔ）があり、これはクロック復元回路を実行して、出来る限り多くのデータ依存ジッタを短い波形から得るよう設計される。メモリから読み出される信号も、データ依存ジッタのテストに利用することができる。

図２ｂの例に示すように、従来のＡＴＥシステム２１０も、ＤＵＴ２１４から（ＬＦＳＲまたは他のロジック２３０を利用して生成された）ＨＳＳ出力２１２を選択的にスイッチして、またはＤＵＴの単一ＨＳＳ入力２１６へループバックする経路を提供することで、ＨＳＳ信号をテストすることができる。このテスト法はしばしばループバックと称される。これらループバックテストは、様々なレベルのジッタおよび電圧レベルをシミュレートするよう設計されて、ＤＵＴ２１４がＡＴＥ２１０で受け取られるべき信号２１８を生成する場合、信号を幾らかの追加ジッタまたは変更電圧レベルとともにＤＵＴへ送り返し（参照番号２２０参照）、ＨＳＳ入力２１６のレシーバに対してストレスをかけ、正常に動いているかを判断する。ＤＵＴ２１４はループバック信号を受け取り、比較を行って（参照番号２３２参照）、信号がＤＵＴから正常に送受信されたか否かを判断する。デバイス速度でのテストは、ループバック回路を実装するのに利用されるある種の回路を制限することに注意されたい。ＨＳＳ出力２１２のトランスミッタもさらに、トランスミッタからの電圧レベルを計測して、直流（ＤＣ）電圧レベルの電流および出力ジッタを計測することで、ＡＴＥ２１０で制限的にテストすることができる。

図２ｂのループバック構成は、ＤＵＴ２１４からの任意のＨＳＳ出力をＤＵＴの任意のＨＳＳ入力に対してループバックできる能力を持つことが望ましい。このための従来の機構は、アナログの、または高速デジタルのスイッチ２３４を利用することである。しかし、アナログのスイッチは、信号が多数のリレーを通過する等のロードの問題、および単一の信号が多数のＤＵＴ入力にルーティングされる場合には出力駆動の問題を提起する。一方、高速デジタルスイッチによる解決法には、複雑で、専用の高速回路が必要となる。いずれの場合においても、これら信号を直接スイッチするスイッチネットワークには、大きな帯域幅が必要となり非常にコストがかかる。加えて、これらループバック構成は、単一のＤＵＴ ＨＳＳ出力を単一のＤＵＴ ＨＳＳ入力にループバックすることしかできない。

図２ｂのループバック回路に関する代替例の１つに、単線がある。しかし、単線ループバック回路では、選択可能なＨＳＳ入力または多数のＨＳＳ入力にテスト信号を印加できないので、ジッタまたは信号レベルの調節ができず（これらはＤＵＴのトランスミッタが行いうる調節により制限される）、さらには、ＤＵＴがより大きなビスト（built-in self test）（ＢＩＳＴ）機能を必要とする。

従って、１つのＤＵＴ ＨＳＳ出力を多数のＤＵＴ ＨＳＳ入力に接続することができ、しかもそれを低速で行うことで幅広い低コストデバイスへピン数を減らして実装することを可能とするループバック回路の実現が望まれる。

本発明は、ファブリックベースのスイッチを利用して、ＤＵＴが出力した１つのＨＳＳ信号を、ＤＵＴが出力する１または多数の入力ＨＳＳ信号にループバックし、且つ、可変ロードにともなう信号の劣化、経路長のばらつき、および信号の帯域幅低減を低減または削除するループバックモジュールに関する。加えて、本発明の実施形態は、ファブリックベースのスイッチの利用によりメモリまたは他のデバイスで接続およびスイッチをする能力を与え、ＤＵＴが入力する多数のＨＳＳ信号にデータを提供し、シリアルではなくて（より高価である）パラレルのＰＲＢＳジェネレータ／レシーバを利用する。

本発明のループバックモジュールにおいては、Ｎ個の差動ＨＳＳデジタルデータ入力チャネル各々、および特定のデータレートで送信された幅の広い各レインを受信して、シリアル−パラレルコンバータへ送信し、この出力がＭビット幅パラレル入力である。こうすることで、効果的なデータレートが、Ｍで除算されて１／Ｍ「ファブリック」速度にまで低減または分割される。差動ＨＳＳデジタルデータ入力チャネルがエンベデッドクロックを含む場合、チャネルは、シリアル−パラレルコンバータへ送られる前に、クロック／データ復元回路で受信されて、データに埋め込まれているクロックを、シリアルデータ自身とともに抽出する。

Ｍビット幅パラレル信号は、その後、非閉塞クロスバースイッチに送られ、ここでは、各パラレル出力データについて１つのマルチプレクサを効果的に利用することで、Ｎ個のＭビット幅パラレル入力のうち任意のものを、Ｑ個のＭビット幅パラレル出力のうち任意のものへルーティングすることができる。メモリがクロスバースイッチに接続されてもよく、メモリへのデータ、およびメモリからのデータが、スイッチから、またはスイッチへ、ファブリック速度で転送されてよい。メモリデータは、その後、任意のチャネルまたはチャネルの組み合わせに対して、クロスバー方式でスイッチされ、ＨＳＳデータとして再構築されてよく、またはＨＳＳデジタルデータ入力チャネルからのＨＳＳデータが並列にメモリに記憶されてもよい。

クロスバーの各パラレル出力データは、パラレル−シリアルコンバータへ送られ、その出力は、ＨＳＳデジタルデータ入力チャネル、またはメモリなどの別のソースからのＨＳＳデジタルデータの再生を表す高速シリアル出力である。各高速シリアル出力は、ジッタジェネレータ回路に供給され、その後出力ドライバに供給される。加えて、先入れ先出し方式バッファ（ＦＩＦＯ）をオプションとして、クロスバースイッチのパラレル入力またはパラレル出力に配置して、入出力速度間に不整合があった場合、一時的にデータを記憶してよい。さらにクロスバー方式でパラレルＰＲＢＳジェネレータを任意のチャネルまたはチャネルの組み合わせにスイッチして、ＰＲＢＳデータを生成またはパラレル出力に強制配置してもよい。

他の実施形態においては、プロセッサまたはパターンジェネレータ（パターン命令上で低いクロック速度で連続動作するエンジン）をオプションとしてクロスバースイッチに接続して、クロスバー方式で任意のチャネルまたはチャネルの組み合わせへスイッチして、データをパラレル出力に供給してもよい。加えて、プロセッサを制御エンジンとして利用して、制御レジスタへ書き込みを行い、ループバックモジュールおよびクロスバースイッチを、デジタルピンをテスタ内に構成するのにプロセッサを利用するのと同様の方法で構成してもよい。

ストレスアイパターンの一例を示す。

ＡＴＥが、ＬＦＳＲを利用してＨＳＳテスト信号を生成して、ＰＲＢＳを生成し、ＰＲＢＳがＤＵＴに送信される、ＡＴＥテスト構成の一例を示す。

ＤＵＴからのＨＳＳ出力がＡＴＥに送信され、これがＤＵＴのＨＳＳ入力に選択的にループバックされる、ＡＴＥテスト構成の別の一例を示す。

本発明の実施形態によるループバックモジュールを含むテストシステムの一例を示す。

本発明の実施形態によるループバックモジュールの一例のブロック図を示す。

本発明の実施形態による非閉塞クロスバースイッチの一例の論理図である。

本発明の実施形態によるループバックモジュールの入出力用の、クロスバースイッチおよび差動ドライバおよびレシーバ回路のブロック図である。

以下の好適な実施形態の説明において、本願明細書の一部を成し、発明が実施される特定の実施形態を例示している添付の図面への参照がなされる。本発明の好適な実施形態の範囲から逸脱せずに他の実施形態も利用でき、構造的変化も成しうることはいうまでもない。

本発明の実施形態は、ファブリックベースのスイッチを利用して、ＤＵＴが出力した１つのＨＳＳ信号を、ＤＵＴが出力する１または多数の入力ＨＳＳ信号にループバックし、且つ、可変ロードにともなう信号の劣化、経路長のばらつき、および信号の帯域幅低減を低減または削除するループバックモジュールに関する。加えて、本発明の実施形態は、ファブリックベースのスイッチの利用によりメモリまたは他のデバイスで接続およびスイッチをする能力を与え、ＤＵＴが入力する多数のＨＳＳ信号にデータを提供し、シリアルではなくて（より高価である）パラレルのＰＲＢＳジェネレータ／レシーバを利用する。

図３は、本発明の実施形態を組み込むことのできる、テストシステム３００の一例の高レベルブロック図である。図３においては、モジュール３０２は、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）、任意波形発生器（ＡＷＧ）、または本発明の実施形態によるループバックモジュール３１６などの機能ユニットであってよい。モジュール３０２および３１６の物理的接続は、スイッチマトリクスネットワーク３０６を含むモジュール接続イネーブラ３０４を介して実現されうる。スイッチマトリクスネットワーク３０６は、ロジック、配線、およびピンを含みうる。システムコントローラ３０８は典型的にユーザとのインタラクション点である。システムコントローラ３０８は、複数のサイトコントローラ３１０のゲートウェイとして機能し、且つ、マルチサイト／マルチＤＵＴ環境において複数のサイトコントローラ３１０の同期を実現する。システムコントローラ３０８と多数のサイトコントローラ３１０とは、マスタ／スレーブ構成で動作しうる。システムコントローラ３０８はシステム動作全体を制御し、特定のサイトコントローラ３１０が行う機能を決定する。各サイトコントローラ３１０はそれ自身のみでＤＵＴ３１２のテストを行うことができる。サイトコントローラ３１０は、テストサイト３１４内の様々なモジュール３０２および３１６の動作を制御、監視する。テストサイト３１４は、単一のＤＵＴ３１２のテストを担うモジュールの集合体である。サイトコントローラ３１０は１または複数のテストサイト３１４を制御することができる。

プラットホーム全体は、様々なハードウェア／ソフトウェアモジュールが利用されうるインタフェースを提供するハードウェア／ソフトウェアフレームワークから形成される。アーキテクチャは、モジュール対モジュール、サイトコントローラ対モジュール、サイトコントローラ対サイトコントローラ、およびシステムコントローラ対サイトコントローラという通信を可能とする通信ライブラリとモジュール制御ソフトウェアを有するモジュール化されたシステムである。

ループバックモジュール３１６は、テストシステム３００に費用効率性、柔軟性を持たせ、任意のＨＳＳ出力を１または多数のＨＳＳ入力にループバックすることで多数のＨＳＳ入出力を有する複数のＤＵＴのテストを可能ならしめるという利点を有する。

図４は、本発明の実施形態によるループバックモジュール４００の一例のブロック図を示す。図４においては、各々が１レイン幅を有し且つ特定のデータレート（例えば６．４ギガビット／秒）で送信されたＮ個（例えば１６個）の差動ＨＳＳデジタルデータ入力チャネル４０２各々が、シリアル−パラレルコンバータ４１０へ送られ、シリアル−パラレルコンバータ４１０は、入力チャネル４０２のＭ個の連続シリアルビットからＭビット幅パラレル入力４１２（例えば４０ビット幅）を生成する。これにより、有効なデータレートはＭで除算されて（例えば４０で除算される）１／Ｍ「ファブリック」速度（例えば、６．４ギガビット／秒の１／４０の１６０ＭＨｚ）に低減または分割される。これらファブリック速度で動作するロジックは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの比較的安価な標準デジタルロジックに実装できるという利点を有する。差動ＨＳＳデジタルデータ入力チャネル４０２は、エンベデッドクロックを含み、チャネルはシリアル−パラレルコンバータ４１０に送られる前にクロック／データ復元回路４０４で受信される。各クロック／データ復元回路４０４は、データに埋め込まれているクロック４０６（例えば６．４ＧＨｚ）を、シリアルデータ４０８自身とともに、特定のレートで（例えば６．４ギガビット／秒）抽出する。

ＦＰＧＡの速度制限によって、シリアルからパラレルへの、およびパラレルからシリアルへの変換は、ＦＰＧＡ内では処理できないことがあり、その結果、ＦＰＧＡの外部の離散回路により行われる必要が出て、パラレルデータをＦＰＧＡ内に受信させるのに多くのＦＰＧＡ入出力（Ｉ／Ｏ）が必要となる場合がある。しかし今日のＦＰＧＡ速度は、シリアルからパラレルへの変換をフルデバイスまたはクロックレート（例えば６．４ギガビット／秒）で処理できるまでに向上している。

各Ｍビット幅パラレル入力４１２は、その後非閉塞クロスバースイッチ４１４へ送られ、非閉塞クロスバースイッチ４１４は、適切にレジスタおよびマルチプレクサを利用することで、Ｎ個のＭビット幅パラレル入力４１２のうち任意のものをＱ個（例えば１６個）のＭビット幅パラレル出力４１６のうち任意のものにルーティングすることができる。クロスバースイッチ４１４は、各パラレル出力４１６について１つのマルチプレクサ４２６（例えば４０ビット幅、１６：１マルチプレクサ）を効果的に含む。これは、幾らかのＤＵＴ入力へのスイッチが意図された１つのシリアルテスト出力ポートを有する複数のＤＵＴにおいて特に有用である。本発明は、任意の数のＤＵＴ入力にテスト出力を受信させることができる。

このスイッチング法には幾らかの利点がある。まず、ＨＳＳデジタルデータ入力チャネル４０２を、ロードの問題なしに１を超える出力４１６に対して同時にルーティングすることができる。特にこの場合、ＨＳＳデジタルデータ入力チャネル４０２にはスイッチ設定に依存するロード効果が生じない。加えて、クロスバースイッチ４１４はファブリック速度で動作するので、クロスバースイッチはＦＰＧＡなどの比較的安価な標準デジタルロジックに実装可能である。ファブリック速度へ変換しないとすると、高価な高速デジタルスイッチまたは高価で帯域幅およびファンアウト禁止高速アナログスイッチを利用せざるを得ないことに注意されたい。

クロスバースイッチ４１４の各Ｍビット幅パラレル出力４１６は、オプションの先入れ先出し方式バッファ（ＦＩＦＯ）４２８を介してマルチプレクサ４３８に送られる。ＦＩＦＯ４２８はクロスバースイッチ４１４のパラレル入力４１２またはパラレル出力４１６に配され（好適には、低「ファブリック」速度のドメインに）、入出力間に速度不整合がある場合に一次的にデータを記憶してよい。例えば、１００ｐｐｍの周波数の速度不整合を起こさせて、ＤＵＴが極僅かな周波数の差異を処理する能力があるか否かをテストする場合がある。

さらにメモリ４４４を利用してパラレルデータを記憶し、該パラレルデータをマルチプレクサ４３８に送ってよい。加えて、ＨＳＳデジタルデータ入力チャネル４０２からのＨＳＳデータをパラレルデータに変換し、クロスバー３１３を介してルーティングし、ファブリック速度でメモリ４４４にパラレル方式で記憶することができる。

パラレルＰＲＢＳジェネレータ４３０は、マルチプレクサ４３８に送信するＭビット幅パラレルＰＲＢＳデータを生成するのに利用してよい。パラレルＰＲＢＳジェネレータ４３０（当業者であればよく理解しているデバイス）では、高速ＬＦＳＲ出力波形のＭビットパラレル均等物を各低速（ファブリックレート）クロックサイクルで算出する（同じＭビットを高速シリアルクロックレートでシリアル方式で算出するのに比して）。パラレルＰＲＢＳジェネレータ４３０では、特定のフィードバックタップを有するＬＦＳＲ（特定のブール代数式を表す特定のフィードバックタップが選択される）が２^ｎ−１を最大長とするビットストリームを生成する（ｎはＬＦＳＲの段数である）。このビットストリームはＬＦＳＲがクロックするたびに継続的に繰り返される。２^ｎ−１個の周期的ビットストリームの開始点は、ＬＦＳＲレジスタ（フリップフロップ）に適切な１および０をシードとして予めロードすることで構築されうる。標準シード４３６を利用して、ＰＲＢＳジェネレータ４３０が常に同じ場所から開始することを保証してよい。

マルチプレクサ４３８のスイッチ方法によって、パラレル−シリアルコンバータ４１８は、Ｍビット幅パラレル出力４１６、メモリ４４４からのＭビット幅パラレル出力、またはＰＲＢＳジェネレータ４３０からのＭビット幅パラレル出力のいずれかを受信する。パラレル−シリアルコンバータ４１８の出力はＨＳＳ出力４２０である。各ＨＳＳ出力４２０はジッタジェネレータ回路４２２へ、そしてその後、出力ドライバ４２４へと供給され、出力ドライバ４２４はその後信号をＤＵＴのＨＳＳ入力へと送ることができる。

各Ｍビット幅パラレル入力４１２はＰＲＢＳ検知器４４０にも送られるが、ＰＲＢＳ検知器４４０は、上述のＰＲＢＳジェネレータ４５４、および比較ロジック４５６を含む。ＰＲＢＳ検知器４４０は、受信したＭビット幅パラレル入力４１２のエラー検出を１つの目的とする。これは、受信したＭビット幅パラレル入力４１２を、ＰＲＢＳジェネレータ４５４で生成したＰＲＢＳと比較することで行われる。しかし、この比較を比較ロジック４５６で行うには、事前に、ＰＲＢＳジェネレータ４５４が自身の２^ｎ−１周期パターン内の、受信したＭビット幅のパラレル入力４１２が存在する位置と同じ位置に位置合わせされる必要がある。これは、受信データの最後のＭビットをシード４５８として選択して、ＰＲＢＳジェネレータ４５４で次のＭビットを生成して、それらをＭビット幅のパラレル入力４１２上の受信データの次の４０ビットと比較することで達成される。ＰＲＢＳジェネレータ４５４が動作を続ける場合、この比較は受信データについて継続的に行われる。シード４５８はＰＲＢＳジェネレータ４５４に、第１の比較周期の直前に１回だけ入力される。

他の実施形態においては、プロセッサまたはパターンジェネレータ４４６（パターン命令上で低いクロック速度で連続動作するエンジン）をオプションとしてマルチプレクサ４３８に適用、またはクロスバースイッチ４１４に接続して、クロスバー方式で任意のチャネルまたはチャネルの組み合わせへスイッチして、データをパラレル出力４１６に供給してもよい。加えて、通信時にプロセッサ４４６を制御エンジン４４８とともに利用して、制御レジスタへ書き込みを行い、ループバックモジュール４００およびクロスバースイッチ４１４を、デジタルピンをテスタ内に構成するのにプロセッサを利用するのと同様の方法で構成してもよい。

ループバックモジュール４００が単一のＦＰＧＡに含まれる（ジッタジェネレータ回路４２２およびドライバ４２４以外）さらなる実施形態においては、外部メモリ４５０および外部ＦＰＧＡ４５２はオプションとしてクロスバースイッチ４１４に接続され、任意のチャネルまたはチャネルの組み合わせへクロスバー方式でスイッチされて、パラレル出力４１６にデータを提供する、または主ＦＰＧＡで受信した入力データを記憶する。

図５は、上述の本発明の実施形態による非閉塞クロスバースイッチ５００の一例の論理図であり、適切にレジスタおよびマルチプレクサを利用することで、Ｎ個のＭビットパラレル入力データ５０２のうち任意のものをＱ個（例えば１６個）のパラレル出力データ５０４のうち任意のものにルーティングすることができる。クロスバースイッチ５００は、各パラレル出力データ５０４について１つのマルチプレクサ５０６（例えば４０ビット幅、１６：１マルチプレクサ）を効果的に含む。

図６は、本発明の実施形態によるループバックモジュールの入出力用の、クロスバースイッチおよび差動ドライバおよびレシーバ回路のブロック図である。図６において、差動ドライバ６００の組および差動レシーバ６０２の組は、それぞれ、ループバックモジュールへのインタフェースを提供する。精密計測部（ＰＭＵ）６１８を各差動対の各信号に連結して、各信号の特性を計測してもよい。各出力についてジッタ注入回路６０４が存在し、ＡＷＧ６０６による供給が行われてよい。クロックデータ復元（ＣＤＲ）回路６１６は通常、エンベデッドクロックを有する入力信号から該エンベデッドクロックを復元するが、受信信号に存在するジッタをクリーンアップする。ＰＲＢＳジェネレータ６０８はクロスバースイッチ６１０内に連結される。加えて、メモリ６１２がドライバ６００およびレシーバ６０２全てに連結されて、ＰＲＢＳ比較器（ＰＲＢＳジェネレータおよび比較回路両方を含むＰＲＢＳ検知器）６１４も全レシーバに連結されてよい。

添付図面を参照しながら本発明をその実施形態との関連において完全に記載してきたが、当業者には様々な変更および変形が明らかであることに注意を喚起したい。このような変更および変形は、以下の請求項が定義する本発明の範囲内にあることを理解されたい。

Claims (30)

1. 被試験デバイス（ＤＵＴ）をテストするループバックモジュールであって、
   各々が高速シリアル（ＨＳＳ）入力を受信し、前記ＨＳＳ入力のＭ個の連続シリアルビットをＭビット幅パラレル入力に変換する、１以上のシリアル−パラレルコンバータと、
   各々がＭビット幅パラレル出力を受信し、前記Ｍビット幅パラレル出力をＨＳＳ出力のＭ個の連続シリアルビットに変換する、１以上のパラレル−シリアルコンバータと、
   前記１以上のシリアル−パラレルコンバータと前記１以上のパラレル−シリアルコンバータとの間に連結され、任意のＭビット幅パラレル入力を１以上のＭビット幅パラレル出力にルーティングするクロスバースイッチと、を備える、ループバックモジュール。
2. 前記複数のＨＳＳ出力のうち１以上に連結され前記複数のＨＳＳ出力にジッタを注入するジッタジェネレータ回路をさらに備える、請求項１に記載のループバックモジュール。
3. 前記クロスバースイッチに連結されたメモリをさらに備え、
   前記クロスバースイッチは、Ｍビット幅パラレルメモリデータを前記メモリから前記Ｍビット幅パラレル出力のうち１以上にスイッチする、またはＭビット幅パラレル入力を前記メモリに記憶させる、請求項１に記載のループバックモジュール。
4. 前記クロスバースイッチに連結されたパラレル疑似ランダムビットストリーム（ＰＲＢＳ）ジェネレータをさらに備え、
   前記クロスバースイッチは、Ｍビット幅パラレルＰＲＢＳデータを前記ＰＲＢＳジェネレータから前記Ｍビット幅パラレル出力のうち１以上にスイッチする、請求項１に記載のループバックモジュール。
5. 前記クロスバースイッチに連結されたプロセッサをさらに備え、
   前記クロスバースイッチは、Ｍビット幅パラレルプロセッサデータを前記プロセッサから前記Ｍビット幅パラレル出力のうち１以上にスイッチする、請求項１に記載のループバックモジュール。
6. 先入れ先出し方式バッファ（ＦＩＦＯ）をさらに備え、
   前記先入れ先出し方式バッファ（ＦＩＦＯ）は、前記１以上のシリアル−パラレルコンバータと前記クロスバースイッチとの間に、または前記クロスバースイッチと前記１以上のパラレル−シリアルコンバータとの間に連結され、入出力（Ｉ／Ｏ）速度が不整合なときにデータを記憶する、請求項１に記載のループバックモジュール。
7. 各シリアル−パラレルコンバータに連結され、前記ＨＳＳ入力を受信し、データからエンベデッドクロックを分離するクロック／データ復元回路をさらに備える、請求項１に記載のループバックモジュール。
8. 前記ＰＲＢＳジェネレータに連結され、前記ＰＲＢＳジェネレータを既知の時間に開始するＭビット幅シード入力をさらに備える、請求項4に記載のループバックモジュール。
9. 前記クロスバースイッチは標準デジタルロジックに実装され、ロード効果を低減する、請求項１に記載のループバックモジュール。
10. 前記１以上のシリアル−パラレルコンバータおよび前記１以上のパラレル−シリアルコンバータは、標準デジタルロジックに実装され、チップピン数を低減する、請求項１に記載のループバックモジュール。
11. 単一のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に組み込まれる、請求項１に記載のループバックモジュール。
12. 前記ＦＰＧＡは１つのテストサイトの一部を形成する、請求項１１に記載のループバックモジュール。
13. 前記テストサイトは１つのテストシステムの一部を形成する、請求項１２に記載のループバックモジュール。
14. 被試験デバイス（ＤＵＴ）をテストするループバック経路を提供する方法であって、
    １以上の高速シリアル（ＨＳＳ）入力を受信する段階と、
    前記ＨＳＳ入力のうち１以上のＭ個の連続シリアルビットをＭビット幅パラレル入力に変換する段階と、
    前記Ｍビット幅パラレル入力のうち１以上を１以上のＭビット幅パラレル出力に選択的にルーティングする段階と、
    前記Ｍビット幅パラレル出力のうち１以上をＨＳＳ出力のＭ個の連続シリアルビットに変換する段階と、を備える方法。
15. 前記ＨＳＳ出力のうち１以上にジッタを注入する段階をさらに備える、請求項１４に記載の方法。
16. Ｍビット幅パラレルメモリデータを前記Ｍビット幅パラレル出力のうち１以上に選択的にスイッチする、またはＭビット幅パラレル入力をメモリに記憶させる段階をさらに備える、請求項１４に記載の方法。
17. Ｍビット幅パラレル疑似ランダムビットストリーム（ＰＲＢＳ）データを生成し、前記Ｍビット幅パラレルＰＲＢＳデータを前記Ｍビット幅パラレル出力のうち１以上にスイッチする段階をさらに備える、請求項１４に記載の方法。
18. Ｍビット幅パラレルプロセッサデータを前記Ｍビット幅パラレル出力のうち１以上にスイッチする段階をさらに備える、請求項１４に記載の方法。
19. 入出力（Ｉ／Ｏ）速度が不整合なときにＭビット幅パラレル入力データまたはＭビット幅パラレル出力データを先入れ先出し方式バッファ（ＦＩＦＯ）に記憶する段階をさらに備える、請求項１４に記載の方法。
20. 前記１以上のＨＳＳ入力を受信して、前記ＨＳＳ入力のうち１以上が有するデータからエンベデッドクロックを分離する段階をさらに備える、請求項１４に記載の方法。
21. Ｍビット幅シードから前記Ｍビット幅パラレルＰＲＢＳデータを生成する段階をさらに備える、請求項１７に記載の方法。
22. 前記Ｍビット幅パラレル入力のうち１以上を、標準デジタルロジックで１以上のＭビット幅パラレル出力に選択的にルーティングする段階をさらに備える、請求項１４に記載の方法。
23. 前記ＨＳＳ入力のうち１以上の前記Ｍ個の連続シリアルビットを、標準デジタルロジックでＭビット幅パラレル入力に変換して、前記１以上のＭビット幅パラレル出力各々を、標準デジタルロジックでＨＳＳ出力のＭ個の連続シリアルビットに変換する段階をさらに備える、請求項１４に記載の方法。
24. 単一フィールドプログラマブルゲートアレイ（ＦＰＧＡ）で実施される、請求項１４に記載の方法。
25. 前記ＦＰＧＡを１つのテストサイト内で利用する段階をさらに備える、請求項２４に記載の方法。
26. 前記テストサイトを１つのテストシステム内で利用する段階をさらに備える、請求項２５に記載の方法。
27. 被試験デバイス（ＤＵＴ）をテストするループバック経路を提供する方法であって、
    １以上の高速シリアル（ＨＳＳ）入力を受信する段階と、
    前記１以上のＨＳＳ入力各々のＭ個の連続シリアルビットをＭビット幅パラレル入力に変換することで、後続する処理ロジックのデバイス速度を低減する段階と、
    前記低減されたデバイス速度で、前記Ｍビット幅パラレル入力のうち１以上を１以上のＭビット幅パラレル出力に選択的にルーティングする段階と、
    前記Ｍビット幅パラレル出力のうち１以上を前記１以上のＨＳＳ出力のＭ個の連続シリアルビットに変換することで、前記１以上のＭビット幅パラレル出力から１以上のＨＳＳ出力を再生する段階と、を備える方法。
28. 前記低減されたデバイス速度でＭビット幅パラレル疑似ランダムビットストリーム（ＰＲＢＳ）データを生成し、前記Ｍビット幅パラレルＰＲＢＳデータを前記Ｍビット幅パラレル出力のうち１以上にスイッチする段階をさらに備える、請求項２７に記載の方法。
29. 前記Ｍビット幅パラレル入力のうち１以上を、標準デジタルロジックを利用して１以上のＭビット幅パラレル出力に選択的にルーティングすることでロード効果を低減する段階をさらに備える、請求項２７に記載の方法。
30. 単一のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内で、前記１以上のＨＳＳ入力の前記Ｍ個の連続シリアルビットを、Ｍビット幅パラレル入力に変換し前記１以上のＭビット幅パラレル出力各々をＨＳＳ出力のＭ個の連続するシリアルビットに変換することで、チップピン数を低減する段階をさらに備える、請求項２７に記載の方法。

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