JP4201610B2 - 通信システムのテスト回路及びテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、非常に高速な通信スピードでシリアルデータを送信および受信する通信システムのためのテスト回路およびテスト方法に関する。
【0002】
【従来の技術】
高速データ通信を行うシステムを実現する上で欠かせない技術にトランシーバがある。トランシーバは、低速のパラレルデータを高速のシリアルデータに変換して光ファイバ等の伝送路を介して送信する機能と、高速のシリアルデータを受信し、このシリアルデータの変化点を検出してリカバリクロックを生成し、このリカバリクロックに同期してシリアルデータを低速のパラレルデータに変換する機能の両方を備える。
【0003】
図9は、IEEE P802.3aeで定義された10GBASE−XのPMA(Physical Media Attachment )の一例の構成概略図である。
このPMA60には4つのトランシーバ62が含まれており、各トランシーバ62は、パラレルデータをシリアルデータに変換して送信するトランスミッタ部64と、シリアルデータを受信してパラレルデータに変換するレシーバ部66とから構成されている。
【0004】
各トランシーバ62において、トランスミッタ部64は、10ビット幅、312.5Mbps(メガビット/秒)のパラレルデータ(parallel in )を1ビット幅、3.125Gbps(ギガビット/秒)ディファレンシャルのシリアルデータ(3.125Gbps data output )に変換し送信する。一方、レシーバ部66は、1ビット幅、3.125Gbpsディファレンシャルのシリアルデータ(3.125Gbps data input)を受信し、このシリアルデータから生成されるリカバリクロックに同期して10ビット幅、312.5Mbpsのパラレルデータ(parallel out)に変換する。
【0005】
ところで、上記トランシーバ62を半導体チップ上で実現する場合に最も問題となるのはテストである。その理由は、従来のLSIテストのような低速でのファンクションテストでは実動作スピードでの動作が確認できないため、半導体チップが正常に製造されたかどうかを確認することができないからである。また、3.125Gbpsの高速で送受信されるデータ信号を扱うことができるテスタは非常に高価であり、テストコストが非常に高くなる。
【0006】
このため、トランシーバ62を設計する際には、一般的にループバックテストと呼ばれる、実動作スピードで自己テストを行うためのBIST(Build In Self Test)回路が組み込まれる。
【0007】
図9に示すPMA60の場合、各トランシーバ62のトランスミッタ部64のパラレルデータの入力側には、テスト用のパラレルデータを生成するテスト信号生成部68が設けられている。通常動作時には、チップ外部から入力されるパラレルデータが、また、テスト動作時には、テスト信号生成部68により生成されるテスト用のパラレルデータが、それぞれマルチプレクサ70を介してトランスミッタ部64へ入力され、シリアルデータに変換されて送信される。
【0008】
また、通常動作時には、チップ外部から入力されるシリアルデータが、また、テスト動作時には、各々対応するトランスミッタ部64から出力されるシリアルデータが、それぞれマルチプレクサ72を介してレシーバ部66へ入力される。レシーバ部66のパラレルデータの出力側にはエラー検出部74が設けられ、テスト動作時に、レシーバ部66によって変換されたパラレルデータのエラーの有無を検出する。
【0009】
すなわち、テスト動作時には、テスト信号生成部68によってテスト用のパラレルデータが生成され、このテスト用のパラレルデータは、トランスミッタ部64によりシリアルデータに変換されて送信される。また、トランスミッタ部64から出力されたシリアルデータは、マルチプレクサ72を介してレシーバ部66へ入力され、レシーバ部によりパラレルデータに変換され、エラー検出部74により、変換後のパラレルデータにエラーがあるかどうかが検出される。
【0010】
このようなBIST回路を用いることにより、実動作スピードでのトランスミッタ部64とレシーバ部66のテストを同時に行うことが可能となる。
【0011】
【発明が解決しようとする課題】
ところで、複数のトランシーバ62を1つの半導体チップに集積する場合、図10に示すように、例えばチップの図中左辺にレシーバ部66、同右辺にトランスミッタ部64を配置し、レシーバ部66で受信した信号をユーザロジック76を介してトランスミッタ部64側へ出力する構成にすることがある。その理由は、例えば、トランシーバ62のチップを複数搭載するシステムを構築する場合、ボード設計時のデータ信号線の引き回しを考慮すると、このような構成が最も無駄がないからである。
【0012】
図10に示すような構成を実現するためには、レシーバ部66とトランスミッタ部64を分けて別々に配置する必要がある。このため、図9に示すような従来方式のBIST回路を組み込む場合、各レシーバ部66毎にテスト用のダミーのトランスミッタ部78を設け、かつ各トランスミッタ部64毎にテスト用のダミーのレシーバ部80をそれぞれ設ける必要がある。従って、チップ面積が増大しコスト高になるという問題があった。
【0013】
本発明の目的は、上述した従来技術に基づく問題点を解消し、チップ面積を増大させることなく安価に、高速な通信スピードで送受信を行う通信システムを、実動作スピードで自己テストすることができるテスト回路およびテスト方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するために、本発明は、外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成するテスト信号生成部と、
テスト用のパラレルデータをテスト用のシリアルデータに変換して出力するトランスミッタ部と、
外部から各々対応するレシーバ部へ入力されるシリアルデータまたはトランスミッタ部から出力されるテスト用のシリアルデータを選択的に出力して各々対応するレシーバ部に供給する選択供給部と、
複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備え、
トランスミッタ部から出力されるシリアルデータは、選択供給部を介して複数のレシーバ部に共通に供給されるループバックテスト回路を提供する。
【0018】
また、トランスミッタ部から出力されるシリアルデータの信号線上には、少なくとも1つのレシーバ部を含むグループのそれぞれに対して1つずつ設けられたバッファが挿入され、これらそれぞれのバッファの出力信号が選択供給部に接続されるのが好ましい。
【0019】
また、トランスミッタ部から出力されるシリアルデータの信号線上には、複数のレシーバ部のそれぞれに対応して1つずつ設けられ、同期クロックに同期してトランスミッタ部から出力されるシリアルデータを順次シフトするフリップフロップが挿入され、これらそれぞれのフリップフロップの出力信号が選択供給部に接続されるのが好ましい。
【0020】
また、本発明は、パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成して複数のトランスミッタ部に供給するテスト信号生成部と、
各々対応するトランスミッタ部へ入力されるパラレルデータまたはテスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給する第1の選択供給部と、
複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の1つを選択的に出力する第2の選択供給部と、
第2の選択供給部から出力されるシリアルデータをパラレルデータに変換して出力するレシーバ部と、
レシーバ部から出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備えるループバックテスト回路を提供する。
【0024】
また、第2の選択供給部は、複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、少なくとも1つのトランスミッタ部を含むグループのそれぞれに対して1つずつ設けられた選択器を備え、前段の選択器の出力信号が次段の選択器の一方の入力端子に順次入力されるよう全ての選択器が接続され、選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段の選択器の出力信号がレシーバ部へ入力されるのが好ましい。
【0025】
また、第2の選択供給部は、複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、初段のトランスミッタ部を除く残りのトランスミッタ部のそれぞれに対応して設けられた選択器、および、同期クロックに同期して対応する選択器の出力信号をラッチするフリップフロップを備え、前段のフリップフロップの出力信号が次段の選択器の一方の入力端子に順次入力され、全ての選択器およびフリップフロップが交互に並べられて接続され、選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段のフリップフロップの出力信号がレシーバ部へ入力されるのが好ましい。
【0026】
さらに本発明は、外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
テスト用のパラレルデータをテスト用のシリアルデータに変換するステップと、
テスト用のシリアルデータを複数のレシーバ部に共通に供給するステップと、
複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するステップとを含むループバックテスト方法を提供する。
【0030】
また、テスト用のシリアルデータは、少なくとも1つのレシーバ部を含むグループ毎にバッファリングされた後選択されるステップを含むことが好ましい。
【0031】
さらに本発明は、パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
各々対応するトランスミッタ部へ入力されるパラレルデータまたはテスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給するステップと、
複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の1つを選択的に出力するステップと、
選択的に出力されたシリアルデータをパラレルデータに変換した後、エラーの有無を検出するステップとを含むループバックテスト方法を提供する。
【0033】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のテスト回路およびテスト方法を詳細に説明する。
【0034】
図1は、本発明のテスト回路の一実施例の構成概略図である。
同図に示すテスト回路10は、本発明を、レシーバ部を備える通信システムに適用したものであり、テスト対象となる4個のレシーバ部12と、これら4個のレシーバ部12のそれぞれに対応して4個設けられたエラー検出部14およびループバック用のマルチプレクサ(選択供給部)16と、テスト用のダミーのトランスミッタ部18と、テスト信号生成部20とを備えている。
【0035】
ここで、トランスミッタ部18と、テスト信号生成部20が本発明におけるテストデータ生成手段に相当し、各レシーバ部12にテスト用のシリアルデータを供給する。
【0036】
図示例のテスト回路10において、テスト信号生成部20は、図中トランスミッタ部18の下部に配置され、テスト用のパラレルデータを生成する。テスト信号生成部20から出力されるパラレルデータはトランスミッタ部18へ入力される。
【0037】
トランスミッタ部18は、図中左端のレシーバ部12の左側に隣接して配置され、パラレルデータをシリアルデータに変換して送信する。トランスミッタ部18から出力されるシリアルデータは、4個のマルチプレクサ16の一方の入力端子に共通に入力される。4個のマルチプレクサ16の他方の入力端子には、例えばチップ外部から入力される通常動作時のシリアルデータが入力される。
【0038】
マルチプレクサ16は、通常動作モードとテスト動作モードを切り替えるテスト信号(図示せず)により、通常動作モードでは、チップ外部や内部回路等から供給されるシリアルデータを選択的に出力し、テスト動作モードでは、トランスミッタ部18から出力されるシリアルデータを選択的に出力する。4個のマルチプレクサ16から出力されるシリアルデータは、それぞれ対応するレシーバ部12へ入力される。
【0039】
レシーバ部12は、シリアルデータを受信してパラレルデータに変換する。図中4個のレシーバ部12は、各々対応するマルチプレクサ16の下部に、互いに隣接して一列に配置されている。レシーバ部12から出力されるパラレルデータは、例えばチップの内部回路へ供給されると共に、それぞれ対応するエラー検出部14へ入力される。
【0040】
エラー検出部14は、それぞれ対応するレシーバ部12から出力されるパラレルデータのエラーの有無を検出する。図中4個のエラー検出部は各々対応するレシーバ部12の下部に、互いに隣接して一列に配置されている。エラー検出部14は、例えばテスト信号生成部20により生成されたパラレルデータとレシーバ部12から出力されるパラレルデータとを比較し、両者が同一であるかどうか、すなわちレシーバ部12が実動作スピードで正常に機能しているかどうかを判定する。
【0041】
テスト回路10では、通常動作モードにおいて、チップ外部等から供給されるシリアルデータが4個のマルチプレクサ16を介してそれぞれ対応するレシーバ部12へ入力される。それぞれのレシーバ部12では、受信したシリアルデータがパラレルデータに変換され、チップの内部回路等へ供給される。
【0042】
一方、テスト動作モードでは、テスト信号生成部20により生成されるテスト用のパラレルデータがトランスミッタ部18によりシリアルデータに変換され、4個のマルチプレクサ16を介して各々対応するレシーバ部12へ同時に入力される。それぞれのレシーバ部12では、入力されるシリアルデータがパラレルデータに変換され、それぞれ対応するエラー検出部14により、それぞれのレシーバ部12から出力されるパラレルデータのエラーの有無の検出が同時に行われる。
【0043】
図1に示すテスト回路10では、複数のレシーバ部12に対してトランスミッタ部18を1個だけ使用して複数のレシーバ部12の自己テストを行うことができる。このため、例えば図10に示すように、トランスミッタ部とレシーバ部とを別々の箇所に配置した場合であっても、レシーバ部12の個数に相当する多数のダミーのトランスミッタ部は不要であり、チップ面積を削減することができるのでコストを安く抑えることができる。
【0044】
なお、図1に示すトランスミッタ部18はダミーのトランスミッタ部を使用してもよいし、通常動作モードで実際に使用するトランスミッタ部の1つを使用してもよい。また、ダミーのトランスミッタ部を使用する場合、通常動作モードで実際に使用するトランスミッタ部と同一構成のものを使用してもよいし、テスト用に簡略化した構成のものを使用してもよい。例えば、テスト信号生成部で生成したテスト用のパラレルデータをシリアルデータに変換する機能を有するものであればよい。このように簡略化した構成のものを使用すれば、チップ面積をさらに削減することができる。
【0045】
さらに、テストデータ生成手段は、必ずしも図示例で示すトランスミッタ部およびテスト信号生成部で構成される必要はなく、各レシーバに供給するテスト用のシリアルデータを生成するものであれば、どのような構成であってもよい。
【0046】
また、図示例は、4個のレシーバ部12を備える場合であるが、レシーバ部12の個数は2個以上何個であってもよいことは言うまでもない。また、図示例では、ダミーのトランスミッタ部18を図中左端のレシーバ部12の左側に隣接して配置しているが、例えば右端のレシーバ部12の右側に隣接して配置してもよいし、あるいはレシーバ部12同士の間のどこかに配置してもよいし、その配置場所は何ら限定されない。
【0047】
また、図1に示す例では、4個のレシーバ部12のそれぞれに対応して4個のエラー検出部14を設けているが、これも限定されない。例えば図2に示すテスト回路22のように、4個のレシーバ部12のそれぞれから出力される4つのパラレルデータを1つのマルチプレクサ24に入力し、このマルチプレクサ24から選択的に出力される1つのパラレルデータを1つのエラー検出部14に入力する構成としてもよい。
【0048】
この場合、4個のレシーバ部12のテストを順番に1つずつ行うことになり、テスト時間は4倍になるが、さらにチップ面積を削減することができ、コストをさらに抑えることができるという利点がある。
【0049】
なお、図2では、4個のレシーバ部12に対して1個のエラー検出部14を設ける例を示したが、これも限定されない。レシーバ部12の個数が非常に多い場合には、複数のレシーバ部12を複数のグループに分け、グループのそれぞれに対してエラー検出部14を1つずつ設けるようにしてもよい。この場合、各々のエラー検出部14により、各々対応するグループに含まれるレシーバ部12のそれぞれから出力されるパラレルデータのエラーの有無が検出される。
【0050】
ここで、各レシーバ部12の図中横方向の幅をWとすると、トランスミッタ部18は、シリアルデータを各レシーバ部12へ供給するために、W×nの長さのループバック用の信号線を駆動する必要がある。システムによっては、この信号線が数mmに及ぶ場合もあり得るため、3.125Gbps等の非常に高速なデータ信号を数mmに渡ってスキューやジッターを抑えながら伝播させるのは非常に困難なことである。
【0051】
従って、図3に示すテスト回路26のように、トランスミッタ部18から出力されるシリアルデータの信号線上にバッファ28を直列に挿入するのが好ましい。これにより、トランスミッタ部18から出力されるシリアルデータを適宜増幅しつつ信号線を駆動することができるため、レシーバ部12の個数が非常に多く、したがって信号線の配線長が長く、しかも非常に高速なデータ通信であっても確実にシリアルデータを伝播させることができる。
【0052】
なお、図3に示すテスト回路26では、それぞれのマルチプレクサ16の手前にそれぞれ1つずつバッファ28を挿入し、全てのバッファ28を直列に接続しているが、これに限定されない。例えば、レシーバ部12の個数が非常に多い場合、複数のレシーバ部12を複数のグループに分け、グループのそれぞれに対して1つずつバッファ28を設けるようにしてもよい。また、各グループに含まれるレシーバ部12の個数もそれぞれ異なっていてもよい。
【0053】
次に、本発明のテスト回路の別の例を挙げて説明する。
【0054】
図4は、本発明のテスト回路の別の実施例の構成概略図である。
同図に示すテスト回路30は、本発明を、トランスミッタ部を備える通信システムに適用したものであり、テスト対象である4個のトランスミッタ部18と、これら4個のトランスミッタ部18のそれぞれに対応して設けられた4個のテスト信号生成部20と、ループバック用のマルチプレクサ(第2の選択供給部)32と、テスト用のレシーバ部12と、エラー検出部14とを備えている。ここで、レシーバ部12とエラー検出部14が本発明におけるエラー検出手段に相当し、各トランスミッタ18から供給されるシリアルデータのエラーの有無を検出する。
【0055】
図示例のテスト回路30において、ループバック用のマルチプレクサ32を除く、トランスミッタ部18、テスト信号生成部20、レシーバ部12およびエラー検出部14の各部位は、図1に示すテスト回路10の各部位と同じである。なお、本実施例の場合、テスト用のレシーバ部12はダミーのレシーバ部ではなく、通常動作モードで、実際に使用されるレシーバ部をテスト用のレシーバ部12として兼用して用いている。
【0056】
4個のテスト信号生成部20は互いに隣接して一列に配置されており、その出力信号であるテスト用のパラレルデータは、それぞれ対応するトランスミッタ部18へ入力される。
【0057】
なお、図面の煩雑さを避け、説明を容易化するために図示を省略しているが、テスト信号生成部20とトランスミッタ部18の間には、例えば図9のマルチプレクサ70と同等なマルチプレクサ(第1の選択供給部)がそれぞれ設けられている。このマルチプレクサからは、通常動作モードで、チップ外部等から供給されるパラレルデータが選択的に出力され、テスト動作モードでは、テスト信号生成部20から出力されるパラレルデータが選択的に出力される。
【0058】
4個のトランスミッタ部18は、各々対応するテスト信号生成部20の上部に、互いに隣接して一列に配置されており、その出力信号であるシリアルデータは、それぞれチップ外部等へ供給されると共に、全てマルチプレクサ32の入力端子に入力される。
【0059】
なお、前述の通り、本実施例では、レシーバ部12は通常動作モードで実際にレシーバ部として使用されるので、マルチプレクサ32には、通常動作モードで、チップ外部等から供給されるシリアルデータも入力される。なお、レシーバ部12として、ダミーのレシーバ部を使用する場合、マルチプレクサ32には、通常動作モードでチップ外部等から供給されるシリアルデータを入力する必要はない。
【0060】
ここで、マルチプレクサ32において、通常動作モードとテスト動作モードを切り替えるテスト信号(図示せず)により、通常動作モードでは、チップ外部等から入力されるシリアルデータが選択的に出力され、テスト動作モードでは、4個のトランスミッタ部18から出力される4つのシリアルデータの内の1つが選択的に出力される。マルチプレクサ32から出力されるシリアルデータはレシーバ部12へ入力される。
【0061】
レシーバ部12から出力されるパラレルデータは、内部回路等へ供給されると共に、エラー検出部14へ入力される。なお、ダミーのレシーバ部12を使用する場合、レシーバ部12から出力されるパラレルデータは内部回路等へ供給する必要はなく、エラー検出部14のみに入力する構成とすればよい。
【0062】
図示例のテスト回路30において、まず、通常動作モードでは、チップ外部等から供給される4つのパラレルデータが、それぞれ対応するマルチプレクサ(図示省略)を介してトランスミッタ部18へ入力される。それぞれのトランスミッタ部18では、入力されたパラレルデータがシリアルデータに変換され、チップ外部等へ送信される。
【0063】
一方、テスト動作モードでは、例えば図中左端のテスト信号生成部20により生成されるテスト用のパラレルデータが対応するトランスミッタ部18によりシリアルデータに変換され、マルチプレクサ32を介してレシーバ部12へ入力される。レシーバ部12では、マルチプレクサ32を介して入力されるシリアルデータがパラレルデータに変換され、エラー検出部14により、レシーバ部12から出力されるパラレルデータのエラーの有無の検出が行われる。
【0064】
以後、例えば図中左から2番目、3番目および4番目の順で、同様の動作が繰り返し行われる。
【0065】
図4に示すテスト回路30では、複数のトランスミッタ部18に対してレシーバ部12を1個だけ使用して複数のトランスミッタ部18の自己テストを行うことができる。このため、例えば図10に示すように、トランスミッタ部とレシーバ部とを別々の箇所に配置した場合であっても、トランスミッタ部18の個数に相当する多数のダミーのレシーバ部12は不要であり、チップ面積を削減することができるのでコストを抑えることができる。
【0066】
なお、図4に示すレシーバ部12はダミーのレシーバ部を使用してもよいし、通常動作モードで実際に使用するレシーバ部の1つを使用してもよい。また、ダミーのレシーバ部12を使用する場合、通常動作モードで実際に使用するレシーバ部と同一構成のものを使用してもよいし、テスト用に簡略化した構成のものを使用してもよい。例えば、トランスミッタ部からのシリアルデータをパラレルデータに変換する機能を有するものであればよい。このように簡略化した構成のものを使用すれば、チップ面積をさらに削減することができるので好ましい。
【0067】
さらに、エラー検出手段は、必ずしも図示例で示すレシーバ部12およびエラー検出部14で構成される必要はなく、トランスミッタ部からのシリアルデータのエラーの有無を検出できるものであれば、どのような構成であってもよい。例えば、トランスミッタ部からのシリアルデータをパラレルデータに変換することなくエラーの検出を行うことも可能である。
【0068】
また、図4は、4個のトランスミッタ部18を備えるテスト回路の例であるが、トランスミッタ部18の個数は1個以上何個であってもよい。また、図示例では、レシーバ部12を図中右端のトランスミッタ部18の右側に隣接して配置しているが、例えば左端のトランスミッタ部18の左側に隣接して配置してもよいし、あるいはトランスミッタ部18同士の間のどこかに配置してもよいし、その配置場所は何ら限定されない。
【0069】
また、図4に示す例では、4個のトランスミッタ部18のそれぞれに対応して4個のテスト信号生成部20を設けているが、これも限定されない。1個のテスト信号生成部20を4個のトランスミッタ部18で共用する構成としてもよい。この場合、さらにチップ面積を削減することができ、コストをさらに抑えることができるという利点がある。
【0070】
ここで、図4に示すテスト回路30の場合、図1に示すテスト回路10の場合と同様に、トランスミッタ部18の個数が非常に多い場合等には、ループバック用のマルチプレクサ32から最も遠い図中左端のトランスミッタ部18が駆動するループバック用の信号線は数mmに及ぶ場合もあり得る。
【0071】
従って、図5に示すテスト回路34のように、トランスミッタ部18から出力されるシリアルデータの信号線上に信号をバッファリング出力可能なマルチプレクサ36を直列に挿入するのが好ましい。これにより、それぞれのトランスミッタ部18が駆動する信号線の配線長が短縮され、信号線の駆動が容易になるため、トランスミッタ部18の個数が非常に多く、しかも非常に高速なデータ通信であっても確実にシリアルデータを伝播させることができる。
【0072】
なお、図5に示すテスト回路34では、図中右側の3個のトランスミッタ部18のそれぞれに対応してマルチプレクサ36を挿入し、全てのマルチプレクサ36を直列に接続しているが、これに限定されない。例えばトランスミッタ部18の個数が非常に多い場合、複数のトランスミッタ部18を複数のグループに分け、グループのそれぞれに対して1つずつマルチプレクサ36を設けるようにしてもよい。また、各グループに含まれるトランスミッタ部18の個数もそれぞれ異なっていてもよい。
【0073】
次に、本発明のテスト回路のさらに別の例を挙げて説明する。
【0074】
図6は、本発明のテスト回路の別の実施例の構成概略図である。
同図に示すテスト回路38は、本発明を、レシーバ部を備える通信システムに適用した別の例であり、テスト対象である4個のレシーバ部12と、これら4個のレシーバ部12のそれぞれに対応してそれぞれ4個ずつ設けられたエラー検出部14、ループバック用のマルチプレクサ16およびフリップフロップ42ならびにバッファ(選択供給部)44と、テスト用のトランスミッタ部40と、テスト信号生成部20とを備えている。
【0075】
ここで、図6に示すテスト回路38で用いられるトランスミッタ部40について説明する。
【0076】
図8は、図6に示す本発明のテスト回路で用いられるトランスミッタ部の一実施例の構成概略図である。同図に示すトランスミッタ部40は、同期クロックを発生するPLL(位相同期ループ)回路46と、このPLL回路46によって発生される同期クロックに同期して、パラレルデータをシリアルデータに変換するシリアライザ48、および、このシリアライザ48から出力されるシリアルデータの出力リタイミング用のフリップフロップ50とを備えている。
【0077】
このトランスミッタ部40では、PLL回路46によって同期クロックが発生され、この同期クロックに同期して、シリアライザ48によりパラレルデータがシリアルデータに変換される。その後、シリアライザ48から出力されるシリアルデータは、同期クロックに同期して、フリップフロップ50によりリタイミングされ信号dataとして出力される。また、PLL回路46によって発生される同期クロックは信号clkとして出力される。
【0078】
図6に示すテスト回路38において、ループバック用のフリップフロップ42およびバッファ44、ならびに上述するトランスミッタ部40を除いて、テスト信号生成部20、レシーバ部12およびエラー検出部14の各部位は、図1に示すテスト回路10の各部位と同じである。
【0079】
トランスミッタ部40から出力されるシリアルデータdataおよび同期クロックclkは、図中左端のレシーバ部12に対応して設けられたフリップフロップ42およびバッファ44にそれぞれ入力されている。また、左端のレシーバ部12に対応して設けられたバッファ44の出力信号が左端のフリップフロップ42のクロック入力端子に入力され、そのフリップフロップ42の出力信号が左端のマルチプレクサ16の一方の入力端子に入力されている。
【0080】
以下同様に、図中左端のレシーバ部12に対応して設けられたフリップフロップ42およびバッファ44の出力信号が、左側から2番目のレシーバ部12に対応して設けられたフリップフロップ42およびバッファ44にそれぞれ入力されている。また、左側から2番目のレシーバ部12に対応して設けられたバッファ44の出力信号が対応するフリップフロップ42のクロック入力端子に入力され、そのフリップフロップ42の出力信号が対応するマルチプレクサ16の一方の入力端子に入力されている。
【0081】
また、図中左側から3番目のレシーバ部12に対応して設けられたフリップフロップ42およびバッファ44についても同様の構成をとる。また、図中右端のレシーバ部12に対応して設けられたフリップフロップ42の出力信号は対応する右端のマルチプレクサ16の一方の入力端子に入力されている。
【0082】
図6に示すテスト回路38の通常動作モードにおける動作は、図1に示すテスト回路10の場合と全く同じである。
【0083】
一方、テスト動作モードでは、トランスミッタ部40から出力される同期クロックclkは、各々のレシーバ部12に対応して設けられたバッファ44によりバッファリングされて伝播される。また、トランスミッタ部40から出力されるシリアルデータdataは、前述のバッファ44によりバッファリングされた同期クロックに同期して、フリップフロップ42によりラッチされる。ラッチされたデータはリタイミングされてフリップフロップから出力され、順次次段のフリップフロップにシフトされる。
【0084】
これにより、テスト動作モードでは、トランスミッタ部40から出力されるシリアルデータdataは、同期クロックclkに同期して、各々のレシーバ部に対応して設けられたフリップフロップ42により順次リタイミングされながらシフトされる。従って、シリアルデータは常に安定したタイミングで各レシーバ部に供給されるため、たとえレシーバ部12の個数が非常に多い場合であってもタイミングエラーを起こすことなくループバックテストを行うことができる。
【0085】
なお、図6に示すテスト回路38においても、図2のテスト回路22のように、エラー検出部14を複数のレシーバ部12で共用してもよい。また、同期クロックclkをバッファリングするバッファ44は、この同期クロックclkのスキュー調整の目的でも用いられる。従って、図示例のように、各々のレシーバ部12に対応してバッファを1つずつ設けてもよいし、あるいは複数のレシーバ部を複数のグループに分け、グループのそれぞれに対応して1個ずつバッファを設けるようにしてもよい。さらに、本実施例では各レシーバ部12に対応してフリップフロップ42が設けられているが、これに限らず、複数のレシーバ部12に1つのフリップフロップ42を設ける構成にしても良い。
【0086】
また、図8に示すトランスミッタ部40では、同期クロックclkを発生するPLL回路46を内蔵しているが、これに限定されない。例えば、外部から同期クロックclkが供給される構成としてもよいし、フリップフロップ50を用いずに、シリアライザ48の出力を直接信号dataとしても良い。
【0087】
次に、図8に示すトランスミッタ部40を用いる本発明のテスト回路の別の例を挙げて説明する。
【0088】
図7は、本発明のテスト回路の別の実施例の構成概略図である。
同図に示すテスト回路52は、本発明を、トランスミッタ部を含む通信システムに適用した別の例であり、テスト対象となる4個のトランスミッタ部40と、4個のテスト信号生成部20と、右側の3個のトランスミッタ部40のそれぞれに対応するループバック用のマルチプレクサ54,56およびフリップフロップ58と、テスト用のレシーバ部12と、エラー検出部14とを備えている。
【0089】
図示例のテスト回路52において、ループバック用のマルチプレクサ54,56およびフリップフロップ58、ならびにトランスミッタ部40を除く、テスト信号生成部20、レシーバ部12およびエラー検出部14の各部位は、図4に示すテスト回路30の各部位と同じである。なお、トランスミッタ部40は、図8に示すトランスミッタ部と同じ構成のものである。
【0090】
左端のトランスミッタ部40から出力されるシリアルデータdataおよび同期クロックclkは、左側から2番目のトランスミッタ部40に対応するマルチプレクサ54,56の一方の入力端子にそれぞれ入力されている。左側から2番目のトランスミッタ部40に対応するマルチプレクサ54,56の他方の入力端子には、そのトランスミッタ部40から出力されるシリアルデータおよび同期クロックがそれぞれ入力されている。また、このトランスミッタ部40に対応するマルチプレクサ56の出力信号が対応するフリップフロップ58のクロック入力端子に入力されている。
【0091】
以下同様に、左側から2番目のトランスミッタ部40に対応するフリップフロップ58およびマルチプレクサ56の出力信号が、左側から3番目のトランスミッタ部40に対応するマルチプレクサ54,56の一方の入力端子にそれぞれ入力されている。左側から3番目のトランスミッタ部40に対応するマルチプレクサ54,56の他方の入力端子には、左側から3番目のトランスミッタ部40から出力されるシリアルデータおよび同期クロックがそれぞれ入力されている。また、左側から3番目のトランスミッタ部40に対応するマルチプレクサ56の出力信号が同フリップフロップ58のクロック入力端子に入力されている。
【0092】
また、左側から4番目のトランスミッタ部40に対応するフリップフロップ58およびマルチプレクサ54,56についても同様である。また、図中右端のトランスミッタ部40に対応するフリップフロップ58の出力信号がレシーバ部12に入力されている。
【0093】
図7に示すテスト回路52の通常動作モードにおける動作は、図4に示すテスト回路30の通常動作モードの場合と全く同じである。
【0094】
一方、テスト動作モードでは、左端のトランスミッタ部40から出力される同期クロックclkは、初段のトランスミッタ部40を除く各々のトランスミッタ部40に対応するマルチプレクサ56によりバッファリングされて順次伝播される。このトランスミッタ部40から出力されるシリアルデータdataは、左側から2番目のトランスミッタ部40に対応するマルチプレクサ54を介して対応するフリップフロップ58に供給される。そして、このシリアルデータは対応するマルチプレクサ56によりバッファリングされた同期クロックに同期して対応するフリップフロップ58にラッチされる。データはこのフリップフロップによりリタイミングされて出力され、順次次段のマルチプレクサを介して次段のフリップフロップにシフトされ、最終的にレシーバ部12へ入力される。
【0095】
また、左側から2番目、3番目および右端のトランスミッタ部40から出力されるシリアルデータについても同様にシフトされ、最終的にレシーバ部12へ入力される。
【0096】
これにより、テスト動作モードでは、各トランスミッタ部40から出力されるシリアルデータは、同期クロックに同期して、初段のトランスミッタ部40を除く各々のトランスミッタ部40に対応する各フリップフロップ58により順次リタイミングされながらシフトされ、レシーバ部12へ入力される。従って、データは常に安定したタイミングで伝播して最終的にレシーバ部12に供給されるため、たとえトランスミッタ部40の個数が非常に多い場合等であってもタイミングエラーを起こすことなくループバックテストを行うことができる。
【0097】
なお、図7に示すテスト回路52においても、テスト信号生成部を複数のトランスミッタ部40で共用してもよい。さらに、本実施例では、各トランスミッタ部40に対して1つのフリップフロップ58を設けているが、これに限らず、複数のトランスミッタ部40に対して1つのフリップフロップ58を用いる構成でも良い。
【0098】
また、本発明のテスト回路は、チップ上にレシーバ部のみを搭載するもの、トランスミッタ部のみを搭載するもの、もしくはレシーバ部およびトランスミッタ部の両方を搭載するもの(トランシーバ)のどの形態の通信システムに対しても適用可能である。なお、上記全ての実施例では、テスト信号生成部及びエラー検出部をチップ内蔵としたが、これに限らず、チップ外部に設置しても良い。この場合、さらにチップ面積が削減され、コストを抑えることができる。
【0099】
なお、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【0100】
【発明の効果】
以上詳細に説明した様に、本発明のテスト回路およびテスト方法は、テスト対象となる複数のレシーバ部または複数のトランスミッタ部に対して1つのテスト用のトランスミッタ部またはレシーバ部を設け、このテスト用のトランスミッタ部またはレシーバ部を用いてテスト対象の複数のレシーバ部またはトランスミッタ部を自己テストするようにしたものである。
本発明のテスト回路およびテスト方法によれば、テスト用のトランスミッタ部またはレシーバ部が1つだけしか必要ないので、テスト回路に関わる部位のチップ面積を削減することができ、その分のコストを削減することができる。
【図面の簡単な説明】
【図1】 本発明のテスト回路の一実施例の構成概略図である。
【図2】 図1に示す本発明のテスト回路の変形例を表す構成概略図である。
【図3】 図1に示す本発明のテスト回路の別の変形例を表す構成概略図である。
【図4】 本発明のテスト回路の別の実施例の構成概略図である。
【図5】 図4に示す本発明のテスト回路の変形例を表す構成概略図である。
【図6】 本発明のテスト回路の別の実施例の構成概略図である。
【図7】 本発明のテスト回路の別の実施例の構成概略図である。
【図8】 図6および図7に示す本発明のテスト回路で用いられるトランスミッタ部の一実施例の構成概略図である。
【図9】 IEEE P802.3aeで定義された10GBASE−XのPMAの一例の構成概略図である。
【図10】 レシーバ部およびトランスミッタ部の配置を表す一例の概念図である。
【符号の説明】
10,22,26,30,34,38,52 テスト回路
12,66,80 レシーバ部
14,74 エラー検出部
16,24,32,36,54,56,70,72 マルチプレクサ
18,40,64,78 トランスミッタ部
20,68 テスト信号生成部
28,44 バッファ
42,50,58 フリップフロップ
46 PLL回路
48 シリアライザ
60 PMA
62 トランシーバ
76 ユーザロジック
Claims (9)
- 外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成するテスト信号生成部と、
前記テスト用のパラレルデータをテスト用のシリアルデータに変換して出力するトランスミッタ部と、
前記外部から各々対応するレシーバ部へ入力されるシリアルデータまたは前記トランスミッタ部から出力されるテスト用のシリアルデータを選択的に出力して各々対応するレシーバ部に供給する選択供給部と、
前記複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備え、
前記トランスミッタ部から出力されるシリアルデータは、前記選択供給部を介して前記複数のレシーバ部に共通に供給されるループバックテスト回路。 - 前記トランスミッタ部から出力されるシリアルデータの信号線上には、少なくとも1つのレシーバ部を含むグループのそれぞれに対して1つずつ設けられたバッファが挿入され、これらそれぞれのバッファの出力信号が前記選択供給部に接続される請求項1に記載のループバックテスト回路。
- 前記トランスミッタ部から出力されるシリアルデータの信号線上には、前記複数のレシーバ部のそれぞれに対応して1つずつ設けられ、同期クロックに同期して前記トランスミッタ部から出力されるシリアルデータを順次シフトするフリップフロップが挿入され、これらそれぞれのフリップフロップの出力信号が前記選択供給部に接続される請求項1に記載のループバックテスト回路。
- パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成して前記複数のトランスミッタ部に供給するテスト信号生成部と、
各々対応する前記トランスミッタ部へ入力される前記パラレルデータまたは前記テスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給する第1の選択供給部と、
前記複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の1つを選択的に出力する第2の選択供給部と、
前記第2の選択供給部から出力されるシリアルデータをパラレルデータに変換して出力するレシーバ部と、
前記レシーバ部から出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備えるループバックテスト回路。 - 前記第2の選択供給部は、前記複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、少なくとも1つのトランスミッタ部を含むグループのそれぞれに対して1つずつ設けられた選択器を備え、
前段の選択器の出力信号が次段の選択器の一方の入力端子に順次入力されるよう全ての前記選択器が接続され、前記選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段の選択器の出力信号が前記レシーバ部へ入力される請求項4に記載のループバックテスト回路。 - 前記第2の選択供給部は、前記複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、初段のトランスミッタ部を除く残りのトランスミッタ部のそれぞれに対応して設けられた選択器、および、同期クロックに同期して対応する選択器の出力信号をラッチするフリップフロップを備え、
前段のフリップフロップの出力信号が次段の選択器の一方の入力端子に順次入力され、全ての前記選択器および前記フリップフロップが交互に並べられて接続され、前記選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段のフリップフロップの出力信号が前記レシーバ部へ入力される請求項4に記載のループバックテスト回路。 - 外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
前記テスト用のパラレルデータをテスト用のシリアルデータに変換するステップと、
前記テスト用のシリアルデータを前記複数のレシーバ部に共通に供給するステップと、
前記複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するステップとを含むループバックテスト方法。 - 前記テスト用のシリアルデータは、少なくとも1つのレシーバ部を含むグループ毎にバッファリングされた後選択されるステップを含む請求項7に記載のループバックテスト方法。
- パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
各々対応する前記トランスミッタ部へ入力される前記パラレルデータまたは前記テスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給するステップと、
前記複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の1つを選択的に出力するステップと、
前記選択的に出力されたシリアルデータをパラレルデータに変換した後、エラーの有無を検出するステップとを含むループバックテスト方法。
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