JP4407104B2 - 信号伝送システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シリアル（直列）伝送路を用いて１対多ノード間でデータ転送を行う信号伝送システムに関する。
【０００２】
【従来の技術】
近年半導体集積化技術の向上により、ＬＳＩのデータ処理速度が飛躍的に速くなってきた。これに伴い、半導体集積回路を実装する配線基板に対して、信号伝送能力向上が求められている。特に最近ではパーソナルコンピュータにおいても、上位機種にあたるサーバタイプのシステムにおいては高速ＣＰＵチップを複数備える、いわゆる並列処理アーキテクチャが採用されている。並列処理アーキテクチャ技術に関しては、例えば、天野英晴、「並列コンピュータ」、昭晃堂、ｐｐ．６−１３に記載されている。これによると、ＣＰＵなどデータ処理を行うモジュールを複数含むシステムを構成する場合、モジュール間の結合方法はバス結合型、スイッチ結合型、結合網型に分類される。このうちバス結合型は、多数のモジュールの結合には適さないが、他に比べて構造がシンプルであり、ハードウェア量が少ない、拡張性にも優れるといったメリットがある。パーソナルコンピュータを始めとする商用の計算機や、ページプリンタ等の計算機応用製品において多く用いられている。
【０００３】
並列処理システムのモジュール間結合部の実装においては、多数の接続コネクタと配線を必要とするため、配線の多層化や微細化による通信能力や配線密度の向上が計られてきた。しかし、配線間容量や接続配線抵抗に起因する信号遅延や伝送波形の歪みにより、限界に達しつつある。また動作速度の上昇により電磁ノイズ（ＥＭＩ： Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）も大きな問題となる。
【０００４】
このようにデータ処理装置の処理能力は、しばしば配線基板のバスの伝送能力によって制限されるようになってきた。そこで電気式バスの限界を打破するために、光インターコネクションと呼ばれる、システム内光接続技術を用いることが検討されている。光インターコネクション技術の概要は、内田禎二、「第９回回路実装学術講演大会」、１５Ｃ０１、ｐｐ．２０１〜２０２、Ｈ．Ｔｏｍｉｍｕｒａ，ｅｔ ａｌ、“Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｏｐｔｉｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”、ＩＥＥＥ Ｔｏｋｙｏ、Ｎｏ．３３、ｐｐ．８１〜８６、１９９４、および、和田修、「エレクトロニクス」、１９９３年４月号、ｐｐ．５２〜５５に記載されている様に、システムの構成内容により様々な形態が提案されている。この技術によれば、電気式以上の高周波動作が可能でありながら電磁ノイズが低減できること、バス信号線の物理的な結線が不要となること、波長や強度等を用いた多重化により伝送バンド幅を拡張できること、同時双方向通信が可能であること、といったメリットがある。
【０００５】
特に空間光伝送技術は光ファイバによる伝送技術と異なり、多ポート間の同時通信を可能とするため、上述のバス結合型の並列処理アーキテクチャとの整合性がよい。関連する技術が特開平１０−１２３３５０号公報に記載されている。この技術は平板型の導光路の端面に設置されたポート間での光通信を実現するものであり、入射信号光を拡散して対向する端面に伝送し、ブロードキャスト通信を実現する。多重伝送を用いることにより、複数の独立なブロードキャスト通信が同時に実行される。
【０００６】
このような空間光伝送を応用した信号伝送システム技術としては、信号間の伝送スキューの問題を緩和し、かつ伝送路の数を削減するために、複数の電気信号線を並列直列変換して得られるシリアル信号（直列データ信号）を光化し、空間光伝送媒体を介して伝送するシステムが提案されている。特にここでは送信ノードから受信ノードに対して、データ信号とフレーム信号のみを伝送し、クロック信号を伝送しない方式とされている。フレーム信号とは電気信号線の伝送周波数を表し、クロック信号とは並列直列変換後に得られるシリアル信号の伝送周波数を表す。クロック信号は受信ノードにおいて直列信号をラッチするために必要であるが、ここでは受信されたフレーム信号からＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等の手段によって周波数を逓倍し、クロック信号を自動生成する。この結果、特に光伝送において高周波となるクロック信号を伝送する必要が無くなり、伝送路を構成する光学部品、回路部品に必要な伝送帯域を狭められ、伝送システムを容易に実現することができる。
【０００７】
【発明が解決しようとする課題】
上述のような並列直列変換して得られる直列データ信号を伝送するシステムでは、並列データ信号を並列直列変換により直列データ信号に変換し、これを伝送したのち、受信後に直列並列変換により元の並列データ信号に戻す技術が用いられる。この場合、もし直列データ信号を受信回路にてラッチできたとしても、同期信号と直列データ信号の伝送遅延時間が異なると、元の並列データ信号のビット順がずれる。そこで、受信回路においては一般にアライメント回路により、信号が元通りに整列するようにビット位置のシフト処理を行う。この処理は、１対１ノードもしくは１対多ノード間の信号伝送に適用することができる。
【０００８】
しかし、１対多ノード間の信号伝送において、多ノード側から１ノード側に信号を伝送する場合、同じ受信ノードが異なる送信ノードからの信号を受信するため、ビット位置のシフト量が送信ノード毎に異なる。そこで、受信ノードにおいて送信ノード番号を識別し、正しいシフト量を送信ノード毎に切り替える方法が考えられるが、この方法は、回路が複雑になること、また受信ノードが送信ノードを識別できない場合に使用できないこと、などの問題があった。
【０００９】
従って本発明の目的は、上記問題点を解決し、直列伝送路を用いた１対多ノード間のデータ転送を簡単な構成で良好に行うことができる信号伝送システムを提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、１つのマスターノードと、前記マスターノードとの間でデータ転送を行う複数のスレーブノードとを備えた信号伝送システムであって、前記マスターノードは、前記スレーブノードからの直列データ信号を並列データ信号に変換する直列並列変換部を有し、前記スレーブノードは、並列データ信号にアライメント処理を施す送信アライナーと、前記送信アライナーでアライメント処理が施された並列データ信号を直列データ信号に変換して前記マスターノードに出力する並列直列変換部とを有する信号伝送システムにより、達成される。
【００１１】
ここで、前記マスターノードは、並列データ信号を直列データ信号に変換して前記スレーブノードに出力する並列直列変換部を有し、前記スレーブノードは、前記マスターノードからの直列データ信号を並列データ信号に変換する直列並列変換部と、前記直列並列変換部で変換された並列データ信号にアライメント処理を施す受信アライナーとを有することができる。
【００１２】
また、前記マスターノードは、データ転送を実行していない期間中に、マスターノードから出力するデータ信号と同期信号との間の伝送タイミングを各スレーブノード毎に個別に設定する受信調整シーケンスと、スレーブノードから入力するデータ信号と同期信号との間の伝送タイミングを各スレーブノード毎に個別に設定する送信調整シーケンスとを実行するマスタータイミング調整部を含み、前記スレーブノードは、データ信号の受信タイミングを変化させる受信タイミング制御部と、データ信号の送信タイミングを変化させる送信タイミング制御部と、前記マスタータイミング調整部からの命令に従い、前記受信調整シーケンスの実行中は前記受信タイミング制御部に対して受信タイミングの変化を指示して、受信タイミングの調整を行い、前記受信アライナーに対してアライメント処理を指示し、前記送信調整シーケンスの実行中は前記送信タイミング制御部に対して送信タイミングの変化を指示して、送信タイミングの調整を行い、前記送信アライナーに対してアライメント処理を指示するスレーブタイミング調整部とを含むことができる。
【００１３】
さらに、前記マスタータイミング調整部は、好適には、前記受信調整シーケンス、前記送信調整シーケンスの順に処理を行う。また、前記マスターノードと前記スレーブノードとの間のデータ転送は、光伝送媒体を介して行ることができる。
このように構成することにより、直列伝送路を用いた１対多ノード間のデータ転送を簡単な構成で良好に行うことができる。即ち、ワードアライメント処理を各送信ノードにおいて行うことにより、多ノード側が送信ノードで、１ノード側が受信ノードの場合に、受信ノードは送信ノードの切換えを意識することなくデータを受信できるので、回路構成が簡素化される。
【００１４】
【発明の実施の形態】
図１は、本発明に係る信号伝送システムの一実施例を示す模式図である。本実施例では、図示のように、１つのマスターノード１と３つのスレーブノード３ｂ、３ｃ、３ｄとの間で、シリアルバス４を介してデータ転送が行われる。
マスターノード１は、並列直列変換部１０ａ、送信ＰＬＬ１２ａ、直列並列変換部１１ａ、受信ＰＬＬ１３ａ、マスタータイミング調整部２０ａを備える。
マスターノード１と外部回路とのインタフェースは、入力として並列データ信号１００ａ、同期信号１０２ａ、タイミング調整の制御信号１１０ａ、出力として並列データ信号１０１ａ、タイミング調整のステータス信号１１１ａから成る。また、シリアルバス４とのインタフェースは、入力として直列データ信号２０１ａ、出力として直列データ信号２００ａと同期信号２０２ａから成る。
【００１５】
送信ＰＬＬ１２ａと受信ＰＬＬ１３ａは、それぞれ、同期信号を入力し、周波数を逓倍して得られる直列同期信号を出力する。
並列直列変換部１０ａは、並列データ信号、同期信号、直列同期信号を入力し、並列データ信号を直列データ信号に変換して出力する。例えば並列データ信号が４０ビットで各５０Ｍｂｐｓ、同期信号が５０ＭＨｚ、直列同期信号が５００ＭＨｚであるとすると、出力される直列データ信号は４ビットで各５００Ｍｂｐｓの信号となる。
【００１６】
直列並列変換部１１ａは、直列データ信号、同期信号、直列同期信号を入力し、直列データ信号を並列データ信号に変換して出力する。例えば直列データ信号が４ビットで各５００Ｍｂｐｓ、同期信号が５０ＭＨｚ、直列同期信号が５００ＭＨｚであるとすると、出力される並列データ信号は４０ビットで各５０Ｍｂｐｓの信号となる。
マスタータイミング調整部２０ａは、制御信号１１０ａの指示により、データ転送を実行している期間は何も処理を行わず、並列データ入力信号１００ａを並列直列変換部１０へ出力し、直列並列変換部１１ａの出力を並列データ出力信号１０１ａに接続し、同期信号１０２ａと同期信号２０２ａを接続し、そして、制御信号１１０ａの指示によりタイミング調整を起動された場合は、後述する図３〜図６に示すフローチャートのうち、マスターノードに対応する処理を実行する。
【００１７】
一方、スレーブノード３ｂ、３ｃ、３ｄは、それぞれ、並列直列変換部１０ｂ、１０ｃ、１０ｄ、送信ＰＬＬ１２ｂ、１２ｃ、１２ｄ、直列並列変換部１１ｂ、１１ｃ、１１ｄ、受信ＰＬＬ１３ｂ、１３ｃ、１３ｄ、マスタータイミング調整部２２ｂ、２２ｃ、２２ｄ、受信タイミング制御部２３ｂ、２３ｃ、２３ｄ、送信タイミング制御部２４ｂ、２４ｃ、２４ｄ、受信アライナー３１ｂ、３１ｃ、３１ｄ、送信アライナー３２ｂ、３２ｃ、３２ｄを備える。
【００１８】
スレーブノード３ｂ、３ｃ、３ｄと外部回路とのインタフェースは、それぞれ、入力として並列データ信号１００ｂ、１００ｃ、１００ｄ、タイミング調整の制御信号１１０ｂ、１１０ｃ、１１０ｄ、出力として並列データ信号１０１ｂ、１０１ｃ、１０１ｄ、タイミング調整のステータス信号１１１ｂ、１１１ｃ、１１１ｄから成る。また、シリアルバス４とのインタフェースは、入力として直列データ信号２０１ｂ、２０１ｃ、２０１ｄと同期信号２０３ｂ、２０３ｃ、２０３ｄ、出力として直列データ信号２００ｂ、２００ｃ、２００ｄから成る。
【００１９】
受信タイミング制御部２３ｂ、２３ｃ、２３ｄと送信タイミング制御部２４ｂ、２４ｃ、２４ｄは、ぞれぞれ、同期信号２０３ｂ、２０３ｃ、２０３ｄを入力し、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄの指示に従って位相をずらして得られる信号を出力する。各々の位相ずらし量は独立に与える。
【００２０】
受信アライナー３１ｂ、３１ｃ、３１ｄは、それぞれ、直列並列変換部１１ｂ、１１ｃ、１１ｄの出力信号を入力し、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄの指示に従ってワードアライメント処理を施した結果を、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄに対して出力する。
送信アライナー３２ｂ、３２ｃ、３２ｄは、それぞれ、送信データを表す信号をスレーブタイミング調整部２２ｂ、２２ｃ、２２ｄより入力し、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄの指示に従ってワードアライメント処理を施した結果を、並列直列変換部１０ｂ、１０ｃ、１０ｄに対して出力する。
【００２１】
スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄは、それぞれ、制御信号１１０ｂ、１１０ｃ、１１０ｄの指示により、データ転送を実行している期間は何も処理を行わず、並列データ信号１００ｂ、１００ｃ、１００ｄを並列直列変換部１０ｂ、１０ｃ、１０ｄへ出力し、直列並列変換部１１ｂ、１１ｃ、１１ｄの出力を並列データ信号１０１ｂ、１０１ｃ、１０１ｄに接続し、そして、制御信号１１０ｂ、１１０ｃ、１１０ｄの指示によりタイミング調整を起動された場合は、後述する図３〜図６に示すフローチャートのうち、スレーブノードに対応する処理を実行する。
【００２２】
図２（ａ）は受信時のアライメントシーケンスの一例、（ｂ）は送信時のアライメントシーケンスの一例、（ｃ）はアライナーの構成の一例をそれぞれ示す図である。
スレーブノードにおけるデータ受信時には、次のようにしてアライメント処理が行われる。まず、図２（ａ）に示すように、マスターノード１における並列データ信号「１／２／・・・／１０」は、並列直列変換部（Ｐ／Ｓ）により直列データ信号「１−２−・・・−１０」に変換されて送信される。スレーブノード３で受信された直列データ信号「１−２−・・・−１０」は、直列並列変換部（Ｓ／Ｐ）により並列データ信号に変換される。この際、同期信号と直列データ信号の伝送遅延時間が異なると、元の並列データ信号のビット順がずれて、例えば並列データ信号は、図示のように「５／６／・・・／４」となる。受信アライナー３１は、スレーブタイミング調整部２２からの指示により、データ信号が元通りの並列データ信号「１／２／・・・／１０」に整列するようにアライメント処理を行う。
【００２３】
スレーブノードにおけるデータ送信時には、図２（ｂ）に示すようにアライメント処理が行われる。シリアル伝送路は図２（ａ）と同様であり、同期信号と直列データ信号の伝送遅延時間のずれにより、直列データ信号は４ビットずれて受信されるものとする。マスターノード１は、後述するタイミング調整シーケンスを用いて、このずれによるアライメント情報をスレーブノード３にあらかじめ伝達しておく。これを受けて、スレーブタイミング調整部２２は、送信アライナー３２に所定のアライメント処理を指示する。
まず、スレーブノード３における並列データ信号「１／２／・・・／１０」は、送信アライナー３２により「７／８／・・・／６」となるようにアライメント処理が行われ、並列直列変換部（Ｐ／Ｓ）により直列データ信号「７−８−・・・−６」に変換されて送信される。マスターノード１で受信された直列データ信号「７−８−・・・−６」は、直列並列変換部（Ｓ／Ｐ）により元通りの並列データ信号「１／２／・・・／１０」に整列される。
【００２４】
このように、ワードアライメント処理を各送信ノードにおいて行うことにより、受信ノードは送信ノードの切換えを意識することなくデータを受信できるので、回路構成が簡素化される。
【００２５】
送信アライナーおよび受信アライナーは、本例では、図２（ｃ）に示すように、１０ビットのレジスタ、分岐回路、１０入力１出力のセレクタを用いて構成することができる。本回路により、シリアルバス上を伝送される連続２ワード分の信号１９ビットから、連続する１０ビットの信号を出力することができる。レジスタは、入力される１−１０の各信号をクロックに同期して保持する。分岐回路は、入力信号１−９を各々コピーして得られる信号１１−１９と、レジスタから出力される信号１−１０の合計１９ビットの信号を入力し、セレクタＳＬ１〜ＳＬ１０への各入力信号を生成する。セレクタＳＬ１〜ＳＬ１０には、それぞれ選択信号が与えられ、これに従って各セレクタから出力が１つずつ出され、所定のアライメント処理が実行される。これらの選択信号は、スレーブタイミング調整部２２から与えられる。
【００２６】
次に図３〜図６を用いて、上記以外のタイミング調整シーケンスの説明を行う。これらはいずれもマスタータイミング調整部２０ａ、スレーブタイミング調整部２２ｂ〜２２ｄが実行する。
【００２７】
図３にシーケンス全体のフローチャートを示す。
処理３０により開始され、処理３１によりタイミング調整の制御信号１１０ａ（１１０ｂ〜１１０ｄ）の検知を行うと、処理３２によりステータス信号１１１ａ（１１１ｂ〜１１１ｄ）をアクティブとし、外部に対してビジー状態を通知する。これにより、タイミング調整処理中はデータ信号１００ａ（１００ｂ〜１００ｄ）、１０１ａ（１０１ｂ〜１０１ｄ）の入出力は禁止される。
次に、処理３３として受信調整シーケンスを実行し、次に処理３４として送信調整シーケンスを実行する。これらが終了すると、処理３５により外部に対するビジー状態を解除し、処理３６により全体を終了する。
【００２８】
図４に受信調整シーケンスのフローチャートを示す。以下の図４〜図６においては、各処理ブロック名のうちＭで始まるものはマスタータイミング調整部２０ａが行う処理を表し、Ｓで始まるものはスレーブタイミング調整部２２ｂ〜２２ｄが行う処理を表す。また太い矢印は、マスターノード１とスレーブノード間の信号のやり取りを表す。
受信調整シーケンスは、処理Ｍ４０により開始され、マスタータイミング調整部２０ａが実行する処理Ｍ４１が起動される。これはテストパターン信号を並列直列変換部１０ａより全スレーブノードに送信する処理を表す。このテストパターンは、マスタータイミング調整部２０ａ、スレーブタイミング調整部２２ｂ〜２２ｄの両方において予めメモリ等の記憶手段に格納されているものとする。
【００２９】
テストパターンとして、例えば１０ビット信号の場合であれば以下の繰り返しパターンを用いることができる。
ビット列１．“０００１１１０１０１”
ビット列２．“００１１０１０１０１”
テストパターンに必要な条件は伝送路の仕様に依存するが、例えば以下が必要である。
条件１．ビット列の中に論理値“１”が４割から６割を占めていること
条件２．先頭ビットがどれであるかをパターン自身から判定できること
ビット列１と２はいずれも条件１と２を満たしている。
【００３０】
次にマスタータイミング調整部２０ａは処理Ｍ４２により、一定時間だけテストパターン信号を送信し続けた後、処理Ｍ４３により処理を終了する。ここでの一定時間とは、以下で説明するスレーブタイミング調整部２２ｂ〜２２ｄの処理Ｓ４１〜Ｓ５２の処理時間よりも十分に長い時間を表す。
続いてスレーブタイミング調整部２２ｂ〜２２ｄの処理を説明する。以下は全スレーブノードにおいて実行する。
処理Ｓ４０により開始され、処理Ｓ４１により、処理Ｍ４１により送信されたテストパターン信号を受信する。このときスレーブタイミング調整部２２ｂ〜２２ｄは受信タイミング制御部２３ｂ〜２３ｄに対して、受信タイミングの初期値を予め設定しておく必要がある。
【００３１】
処理Ｓ４２により、受信されたテストパターンと、予め格納されている正解パターンとの照合を行い、処理Ｓ４３において照合結果をメモリに格納する。ここで例えば上記のビット列１が正解パターンである場合に、受信されたテストパターンが、
ビット列３．“１０００１１１０１０”
であったとする。この場合、各ビットは正しく受信されているが、先頭ビットの位置が１ビット下位側にずれているだけであり、ワードアライメントを行えば正解となる。よって照合結果としては、以下の２つを記憶する。
結果１．全ての個別ビットは正しく受信されているかどうか。
結果２．もし結果１がＯＫであれば、何ビットシフトすれば正解となるか。
【００３２】
処理Ｓ４４では、全ての受信タイミングに関するテストを終了したか否かの判定を行う。未終了の場合は処理Ｓ４５により受信タイミングを変更し、処理Ｓ４１に戻る。ここで受信タイミングの変更は、スレーブタイミング調整部２２ｂ〜２２ｄからの指示により受信タイミング制御部２３ｂ〜２３ｄが実行する。
テスト終了の場合は、処理Ｓ４６により全ての照合結果をメモリから読み出し、処理Ｓ４７により最適な受信タイミングを決定する。以下の表１に、一例として連続的に変化させた８種類の受信タイミングによる照合結果の例を示す。ここでは「結果１」がＯＫである受信タイミング３〜７のうち、中間である受信タイミング５を最適受信タイミングとして決定している。
【００３３】
決定方法として例えば、「結果１」を表す８ビットをアドレスとし、各アドレスに対する最適受信タイミングを予め格納したルックアップテーブルを用いることができる。表１の例でＯＫを値“１”、ＮＧを値“０”、受信タイミング８の「結果１」をＭＳＢ、受信タイミング１の「結果１」をＬＳＢとすると、アドレス“０１１１１１００”即ち１２４番地に、受信タイミング５を示す値を格納しておく。
【００３４】
【表１】
【００３５】
全ての結果がＮＧである場合も考えられるため、処理Ｓ４９では受信可能な結果が得られたかどうかの判定を行い、もしもＮＧの場合は受信タイミングを設定できなかったものとして、処理Ｓ５０においてエラー信号を外部に出力する。そうでない場合は、処理Ｓ４８において結果をメモリに格納し、処理Ｓ５１により受信タイミング制御部２３ｂ〜２３ｄに対して最適な受信タイミングを設定する。
以上でスレーブタイミング調整部２２ｂ〜２２ｄの処理が終了する。
【００３６】
次に図５および図６により、送信調整シーケンスの説明を行う。図５はマスターノードについて、図６はスレーブノードについてそれぞれ示しており、両図は各図中の「Ａ」、「Ｂ」、「Ｃ」同士で接続される。
送信調整シーケンスは、処理Ｍ８０により開始され、マスタータイミング調整部２０ａが実行する処理Ｍ８１が起動される。これはＩＤ信号（＝各スレーブノードを識別するために予め設定されたＩＤ番号を、データ信号とした信号）を、並列直列変換部１０ａより全スレーブノードに送信する処理を表す。送信調整シーケンスは、個々のスレーブノードとマスターノードとの１対１の伝送により実行するため、マスターノード側からスレーブノードを１つずつ指定するために処理Ｍ８１が必要となる。
【００３７】
マスタータイミング調整部２０ａは、処理Ｍ８２により一定時間だけＩＤ信号を送信し続けた後、処理Ｍ８３によりスレーブノードから送信されるテストパターンを受信する。ここでの一定時間とは、以下で説明するスレーブタイミング調整部２２ｂ〜２２ｄによる処理Ｓ８１〜Ｓ８５の処理時間よりも十分に長い時間を表す。
続いてスレーブタイミング調整部２２ｂ〜２２ｄの処理を説明する。以下でのスレーブタイミング調整部２２ｂ〜２２ｄの処理は全てのスレーブノードにおいて実行する。
【００３８】
図６において処理Ｓ８０により開始され、まず処理９２により送信タイミングの初期化が行われる。処理Ｓ８１により、処理Ｍ８１により送信されたＩＤ信号を受信し、それがＩＤ信号であるか、終了通知信号であるかを判別する。終了通知信号を受信した場合は、処理Ｓ９１により処理を終了する。ＩＤ信号を受信した場合は、処理Ｓ８２により各スレーブノードのＩＤ番号との照合を行い、処理Ｓ８３において自ノードが指定されているか否かを判定する。この判定結果はレジスタ等の記憶手段により保持するものとする。
【００３９】
処理Ｓ８３の結果、ＩＤ信号によって指定されたスレーブノードは、処理Ｓ８４によりテストパターン信号をマスターノード１に対して送信する。テストパターン信号については図４の処理Ｍ４１と同様であるため、説明を省略する。またＩＤ信号によって指定されていないスレーブノードは、処理Ｓ８５により全ての論理値が“０”であるテストパターン信号を送信する。処理Ｓ８４と処理Ｓ８５は同様のタイミングで実行され、かつ各信号がシリアルバスにおいて合流される。よって、処理Ｓ８４のテストパターン信号が合流による影響を受けず、正しくマスターノード１に伝送されるように、処理Ｓ８５の信号を選ぶことが必要である。
【００４０】
次にマスタータイミング調整部２０ａの処理を説明するが、テストパターンを受信する処理Ｍ８３から処理Ｍ８６までの４つは、図４の処理Ｓ４１〜Ｓ４４と同様であるため説明を省略する。
処理Ｍ８６により、現在指定中のスレーブノードの関して全ての送信タイミングに関するテストを終了したか否かの判定を行い、未終了の場合は処理Ｍ９０によりタイミング変更指示信号をスレーブノードに送信する。ここでタイミング変更指示信号とは、スレーブノードからの送信タイミングを変更して再度テストを行う指示信号である。次に処理Ｍ９５により、一定時間だけタイミング変更指示信号を送信し続けた後に処理Ｍ８３に戻り、処理Ｍ８３〜Ｍ８６を実行する。処理Ｍ９５における一定時間とは、後述するスレーブタイミング調整部２２ｂ〜２２ｄによる処理Ｓ８６〜Ｓ８７、Ｓ８３〜Ｓ８５の処理時間よりも十分に長い時間とする。
【００４１】
一方テスト終了の場合は、処理Ｍ８７により全ての照合結果をメモリから読み出し、処理Ｍ８８により最適なタイミングを決定し、その結果を選択結果信号として処理Ｍ８９によりスレーブノードに送信する。処理Ｍ８７、Ｍ８８は図４の処理Ｓ４６、Ｓ４７と各々同様であるので説明を省略する。
続いて処理Ｍ９１において、全てのスレーブノードに関して送信タイミング調整を終えたかどうかの判定を行う。まだ終えていない場合は、処理Ｍ９２においてスレーブノードのＩＤ番号を更新し、処理Ｍ８１に戻り、次のスレーブノードの送信タイミング調整を行う。調整終了の場合は、処理Ｍ９６とＭ９７により、終了通知信号を一定時間だけスレーブノードに送信し続ける。ここで一定時間とは、スレーブタイミング調整部２２ｂ〜２２ｄによるＳ８１の処理時間よりも十分に長い時間を示す。最後に処理Ｍ９３において最終結果とステータスを出力し、Ｍ９４により処理を終了する。
【００４２】
スレーブタイミング調整部２２ｂ〜２２ｄは、マスタータイミング調整部２０ａによる処理Ｍ８９もしくはＭ９０により送信された信号を、処理Ｓ８６により受信する。
受信信号がタイミング変更指示信号である場合、処理Ｓ８７によりデータ送信タイミングの変更を送信タイミング制御部２４ｂ〜２４ｄに対して指示し、更に処理Ｓ８３に戻る。
【００４３】
受信信号が選択結果信号である場合、処理Ｓ８８によりその結果をメモリに格納し、処理Ｓ８９により送信タイミング制御部２４ｂ〜２４ｄに対して設定する。更に処理Ｓ９０によりマスターノード１に対するテストパターンの送信を中止した後、処理Ｓ８１に戻る。
また処理Ｓ８６において上記以外の信号を受信している場合は、処理Ｓ８３に戻りテストパターン信号の送信を継続する。
【００４４】
図７は、本発明に係る信号伝送システムの他の実施例を示す模式図である。
図７は、上述の実施例におけるシリアルバスの部分を、光分波器６０（６０ａ、６０ｂ）、光合波器６１（６１ａ）、電気光変換部６２（６２ａ〜６２ｆ）、光電気変換部６３（６３ａ〜６３ｈ）で置き換えた構成となっている。その他のマスターノード１、スレーブノード３ｂ〜３ｄ、および各部における信号は、上述の実施例と同様であるため、説明を省略する。
第２実施形態においては、各部から送信されるシリアルデータ信号およびフレーム信号は光信号に変換され、それぞれ光ファイバや後述する光バス等の光伝送媒体を介して伝送され、受信側で電気信号に変換される。
【００４５】
光分波器６０は光信号の入射ポート１つと、出射ポート３つを備えている。入射ポートからの光信号入射に対して、各出射ポートにおいて同様の光量の光信号が得られるように導光路を構成する。光分波器６０としては例えばスターカプラなどを用いることができ、また特開平１０−１２３３５０号公報や特開平１０−１２３３７４号公報に記載された光バスを用いることもできる。これらの光バスは、シート状の光伝送媒体の内部または入射端面で信号光を拡散することによって、出射端面において一様な光強度レベルの信号光を得るものである。
【００４６】
光合波器６１は光信号の入射ポート３つと、出射ポート１つを備えている。いずれの入射ポートから光信号が入射されても、出射ポートにおいて同様の光量の光信号が得られるように導光路を構成する。光合波器６１としては上述の光分波器６０と同様にスターカプラや光バスを用いることができる。
電気光変換部６２は、各ノードから出力される電気信号を光信号に変換して出力するものであり、発光ダイオード、ＬＥＤ等の発光素子とその駆動回路を含み構成される。
【００４７】
光電気変換部６３は、光分波器６０、光合波器６１から出力される光信号を電気信号に変換して各ノードに接続するものであり、フォトダイオード等の受光素子と、その出力信号の増幅回路を含み構成される。
図７においては、電気光変換部６２と光電気変換部６３が各ノードとは別ブロックとなっているが、各々を各ノード内に含める構成としてもよい。
【００４８】
【発明の効果】
本発明によれば、シリアルバスにより１対多ノード間の信号伝送を実現することができる。特に多ノード側から１ノード側への伝送における、ワードアライメント処理を送信ノードにて行うことにより、受信ノードは送信ノードの切換を意識することなくデータを受信できので、回路構成が簡素化される。
【図面の簡単な説明】
【図１】本発明に係る信号伝送システムの一実施例を示す模式図である。
【図２】（ａ）は受信時のアライメントシーケンスの一例、（ｂ）は送信時のアライメントシーケンスの一例、（ｃ）はアライナーの構成の一例をそれぞれ示す図である。
【図３】本発明の信号伝送システムが実行するタイミング調整シーケンスの全体処理フロー図である。
【図４】本発明の信号伝送システムが実行するタイミング調整シーケンスに含まれる、受信調整シーケンスの処理フロー図である。
【図５】本発明の信号伝送システムが実行するタイミング調整シーケンスに含まれる、送信調整シーケンス（マスターノード）の処理フロー図である。
【図６】本発明の信号伝送システムが実行するタイミング調整シーケンスに含まれる、送信調整シーケンス（スレーブノード）の処理フロー図である。
【図７】本発明の信号伝送システムの他の実施例を示す模式図である。
【符号の説明】
１ マスターノード
３ｂ、３ｃ、３ｄ スレーブノード
４ シリアルバス
１０ａ、１０ｂ、１０ｃ、１０ｄ 並列直列変換部
１１ａ、１１ｂ、１１ｃ、１１ｄ 直列並列変換部
１２ａ、１２ｂ、１２ｃ、１２ｄ 送信ＰＬＬ
１３ａ、１３ｂ、１３ｃ、１３ｄ 受信ＰＬＬ
２０ａ マスタータイミング調整部
２２ｂ、２２ｃ、２２ｄ スレーブタイミング調整部
６０ａ、６０ｂ 光分波器
６１ａ 光合波器
６２ａ、６２ｂ、６２ｃ、６２ｅ、６２ｆ、６２ｇ、６２ｈ 電気光変換部
６３ａ、６３ｃ、６３ｄ、６３ｅ、６３ｆ 光電気変換部
【発明の属する技術分野】
本発明は、シリアル（直列）伝送路を用いて１対多ノード間でデータ転送を行う信号伝送システムに関する。
【０００２】
【従来の技術】
近年半導体集積化技術の向上により、ＬＳＩのデータ処理速度が飛躍的に速くなってきた。これに伴い、半導体集積回路を実装する配線基板に対して、信号伝送能力向上が求められている。特に最近ではパーソナルコンピュータにおいても、上位機種にあたるサーバタイプのシステムにおいては高速ＣＰＵチップを複数備える、いわゆる並列処理アーキテクチャが採用されている。並列処理アーキテクチャ技術に関しては、例えば、天野英晴、「並列コンピュータ」、昭晃堂、ｐｐ．６−１３に記載されている。これによると、ＣＰＵなどデータ処理を行うモジュールを複数含むシステムを構成する場合、モジュール間の結合方法はバス結合型、スイッチ結合型、結合網型に分類される。このうちバス結合型は、多数のモジュールの結合には適さないが、他に比べて構造がシンプルであり、ハードウェア量が少ない、拡張性にも優れるといったメリットがある。パーソナルコンピュータを始めとする商用の計算機や、ページプリンタ等の計算機応用製品において多く用いられている。
【０００３】
並列処理システムのモジュール間結合部の実装においては、多数の接続コネクタと配線を必要とするため、配線の多層化や微細化による通信能力や配線密度の向上が計られてきた。しかし、配線間容量や接続配線抵抗に起因する信号遅延や伝送波形の歪みにより、限界に達しつつある。また動作速度の上昇により電磁ノイズ（ＥＭＩ： Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）も大きな問題となる。
【０００４】
このようにデータ処理装置の処理能力は、しばしば配線基板のバスの伝送能力によって制限されるようになってきた。そこで電気式バスの限界を打破するために、光インターコネクションと呼ばれる、システム内光接続技術を用いることが検討されている。光インターコネクション技術の概要は、内田禎二、「第９回回路実装学術講演大会」、１５Ｃ０１、ｐｐ．２０１〜２０２、Ｈ．Ｔｏｍｉｍｕｒａ，ｅｔ ａｌ、“Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｏｐｔｉｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”、ＩＥＥＥ Ｔｏｋｙｏ、Ｎｏ．３３、ｐｐ．８１〜８６、１９９４、および、和田修、「エレクトロニクス」、１９９３年４月号、ｐｐ．５２〜５５に記載されている様に、システムの構成内容により様々な形態が提案されている。この技術によれば、電気式以上の高周波動作が可能でありながら電磁ノイズが低減できること、バス信号線の物理的な結線が不要となること、波長や強度等を用いた多重化により伝送バンド幅を拡張できること、同時双方向通信が可能であること、といったメリットがある。
【０００５】
特に空間光伝送技術は光ファイバによる伝送技術と異なり、多ポート間の同時通信を可能とするため、上述のバス結合型の並列処理アーキテクチャとの整合性がよい。関連する技術が特開平１０−１２３３５０号公報に記載されている。この技術は平板型の導光路の端面に設置されたポート間での光通信を実現するものであり、入射信号光を拡散して対向する端面に伝送し、ブロードキャスト通信を実現する。多重伝送を用いることにより、複数の独立なブロードキャスト通信が同時に実行される。
【０００６】
このような空間光伝送を応用した信号伝送システム技術としては、信号間の伝送スキューの問題を緩和し、かつ伝送路の数を削減するために、複数の電気信号線を並列直列変換して得られるシリアル信号（直列データ信号）を光化し、空間光伝送媒体を介して伝送するシステムが提案されている。特にここでは送信ノードから受信ノードに対して、データ信号とフレーム信号のみを伝送し、クロック信号を伝送しない方式とされている。フレーム信号とは電気信号線の伝送周波数を表し、クロック信号とは並列直列変換後に得られるシリアル信号の伝送周波数を表す。クロック信号は受信ノードにおいて直列信号をラッチするために必要であるが、ここでは受信されたフレーム信号からＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等の手段によって周波数を逓倍し、クロック信号を自動生成する。この結果、特に光伝送において高周波となるクロック信号を伝送する必要が無くなり、伝送路を構成する光学部品、回路部品に必要な伝送帯域を狭められ、伝送システムを容易に実現することができる。
【０００７】
【発明が解決しようとする課題】
上述のような並列直列変換して得られる直列データ信号を伝送するシステムでは、並列データ信号を並列直列変換により直列データ信号に変換し、これを伝送したのち、受信後に直列並列変換により元の並列データ信号に戻す技術が用いられる。この場合、もし直列データ信号を受信回路にてラッチできたとしても、同期信号と直列データ信号の伝送遅延時間が異なると、元の並列データ信号のビット順がずれる。そこで、受信回路においては一般にアライメント回路により、信号が元通りに整列するようにビット位置のシフト処理を行う。この処理は、１対１ノードもしくは１対多ノード間の信号伝送に適用することができる。
【０００８】
しかし、１対多ノード間の信号伝送において、多ノード側から１ノード側に信号を伝送する場合、同じ受信ノードが異なる送信ノードからの信号を受信するため、ビット位置のシフト量が送信ノード毎に異なる。そこで、受信ノードにおいて送信ノード番号を識別し、正しいシフト量を送信ノード毎に切り替える方法が考えられるが、この方法は、回路が複雑になること、また受信ノードが送信ノードを識別できない場合に使用できないこと、などの問題があった。
【０００９】
従って本発明の目的は、上記問題点を解決し、直列伝送路を用いた１対多ノード間のデータ転送を簡単な構成で良好に行うことができる信号伝送システムを提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、１つのマスターノードと、前記マスターノードとの間でデータ転送を行う複数のスレーブノードとを備えた信号伝送システムであって、前記マスターノードは、前記スレーブノードからの直列データ信号を並列データ信号に変換する直列並列変換部を有し、前記スレーブノードは、並列データ信号にアライメント処理を施す送信アライナーと、前記送信アライナーでアライメント処理が施された並列データ信号を直列データ信号に変換して前記マスターノードに出力する並列直列変換部とを有する信号伝送システムにより、達成される。
【００１１】
ここで、前記マスターノードは、並列データ信号を直列データ信号に変換して前記スレーブノードに出力する並列直列変換部を有し、前記スレーブノードは、前記マスターノードからの直列データ信号を並列データ信号に変換する直列並列変換部と、前記直列並列変換部で変換された並列データ信号にアライメント処理を施す受信アライナーとを有することができる。
【００１２】
また、前記マスターノードは、データ転送を実行していない期間中に、マスターノードから出力するデータ信号と同期信号との間の伝送タイミングを各スレーブノード毎に個別に設定する受信調整シーケンスと、スレーブノードから入力するデータ信号と同期信号との間の伝送タイミングを各スレーブノード毎に個別に設定する送信調整シーケンスとを実行するマスタータイミング調整部を含み、前記スレーブノードは、データ信号の受信タイミングを変化させる受信タイミング制御部と、データ信号の送信タイミングを変化させる送信タイミング制御部と、前記マスタータイミング調整部からの命令に従い、前記受信調整シーケンスの実行中は前記受信タイミング制御部に対して受信タイミングの変化を指示して、受信タイミングの調整を行い、前記受信アライナーに対してアライメント処理を指示し、前記送信調整シーケンスの実行中は前記送信タイミング制御部に対して送信タイミングの変化を指示して、送信タイミングの調整を行い、前記送信アライナーに対してアライメント処理を指示するスレーブタイミング調整部とを含むことができる。
【００１３】
さらに、前記マスタータイミング調整部は、好適には、前記受信調整シーケンス、前記送信調整シーケンスの順に処理を行う。また、前記マスターノードと前記スレーブノードとの間のデータ転送は、光伝送媒体を介して行ることができる。
このように構成することにより、直列伝送路を用いた１対多ノード間のデータ転送を簡単な構成で良好に行うことができる。即ち、ワードアライメント処理を各送信ノードにおいて行うことにより、多ノード側が送信ノードで、１ノード側が受信ノードの場合に、受信ノードは送信ノードの切換えを意識することなくデータを受信できるので、回路構成が簡素化される。
【００１４】
【発明の実施の形態】
図１は、本発明に係る信号伝送システムの一実施例を示す模式図である。本実施例では、図示のように、１つのマスターノード１と３つのスレーブノード３ｂ、３ｃ、３ｄとの間で、シリアルバス４を介してデータ転送が行われる。
マスターノード１は、並列直列変換部１０ａ、送信ＰＬＬ１２ａ、直列並列変換部１１ａ、受信ＰＬＬ１３ａ、マスタータイミング調整部２０ａを備える。
マスターノード１と外部回路とのインタフェースは、入力として並列データ信号１００ａ、同期信号１０２ａ、タイミング調整の制御信号１１０ａ、出力として並列データ信号１０１ａ、タイミング調整のステータス信号１１１ａから成る。また、シリアルバス４とのインタフェースは、入力として直列データ信号２０１ａ、出力として直列データ信号２００ａと同期信号２０２ａから成る。
【００１５】
送信ＰＬＬ１２ａと受信ＰＬＬ１３ａは、それぞれ、同期信号を入力し、周波数を逓倍して得られる直列同期信号を出力する。
並列直列変換部１０ａは、並列データ信号、同期信号、直列同期信号を入力し、並列データ信号を直列データ信号に変換して出力する。例えば並列データ信号が４０ビットで各５０Ｍｂｐｓ、同期信号が５０ＭＨｚ、直列同期信号が５００ＭＨｚであるとすると、出力される直列データ信号は４ビットで各５００Ｍｂｐｓの信号となる。
【００１６】
直列並列変換部１１ａは、直列データ信号、同期信号、直列同期信号を入力し、直列データ信号を並列データ信号に変換して出力する。例えば直列データ信号が４ビットで各５００Ｍｂｐｓ、同期信号が５０ＭＨｚ、直列同期信号が５００ＭＨｚであるとすると、出力される並列データ信号は４０ビットで各５０Ｍｂｐｓの信号となる。
マスタータイミング調整部２０ａは、制御信号１１０ａの指示により、データ転送を実行している期間は何も処理を行わず、並列データ入力信号１００ａを並列直列変換部１０へ出力し、直列並列変換部１１ａの出力を並列データ出力信号１０１ａに接続し、同期信号１０２ａと同期信号２０２ａを接続し、そして、制御信号１１０ａの指示によりタイミング調整を起動された場合は、後述する図３〜図６に示すフローチャートのうち、マスターノードに対応する処理を実行する。
【００１７】
一方、スレーブノード３ｂ、３ｃ、３ｄは、それぞれ、並列直列変換部１０ｂ、１０ｃ、１０ｄ、送信ＰＬＬ１２ｂ、１２ｃ、１２ｄ、直列並列変換部１１ｂ、１１ｃ、１１ｄ、受信ＰＬＬ１３ｂ、１３ｃ、１３ｄ、マスタータイミング調整部２２ｂ、２２ｃ、２２ｄ、受信タイミング制御部２３ｂ、２３ｃ、２３ｄ、送信タイミング制御部２４ｂ、２４ｃ、２４ｄ、受信アライナー３１ｂ、３１ｃ、３１ｄ、送信アライナー３２ｂ、３２ｃ、３２ｄを備える。
【００１８】
スレーブノード３ｂ、３ｃ、３ｄと外部回路とのインタフェースは、それぞれ、入力として並列データ信号１００ｂ、１００ｃ、１００ｄ、タイミング調整の制御信号１１０ｂ、１１０ｃ、１１０ｄ、出力として並列データ信号１０１ｂ、１０１ｃ、１０１ｄ、タイミング調整のステータス信号１１１ｂ、１１１ｃ、１１１ｄから成る。また、シリアルバス４とのインタフェースは、入力として直列データ信号２０１ｂ、２０１ｃ、２０１ｄと同期信号２０３ｂ、２０３ｃ、２０３ｄ、出力として直列データ信号２００ｂ、２００ｃ、２００ｄから成る。
【００１９】
受信タイミング制御部２３ｂ、２３ｃ、２３ｄと送信タイミング制御部２４ｂ、２４ｃ、２４ｄは、ぞれぞれ、同期信号２０３ｂ、２０３ｃ、２０３ｄを入力し、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄの指示に従って位相をずらして得られる信号を出力する。各々の位相ずらし量は独立に与える。
【００２０】
受信アライナー３１ｂ、３１ｃ、３１ｄは、それぞれ、直列並列変換部１１ｂ、１１ｃ、１１ｄの出力信号を入力し、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄの指示に従ってワードアライメント処理を施した結果を、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄに対して出力する。
送信アライナー３２ｂ、３２ｃ、３２ｄは、それぞれ、送信データを表す信号をスレーブタイミング調整部２２ｂ、２２ｃ、２２ｄより入力し、スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄの指示に従ってワードアライメント処理を施した結果を、並列直列変換部１０ｂ、１０ｃ、１０ｄに対して出力する。
【００２１】
スレーブタイミング調整部２２ｂ、２２ｃ、２２ｄは、それぞれ、制御信号１１０ｂ、１１０ｃ、１１０ｄの指示により、データ転送を実行している期間は何も処理を行わず、並列データ信号１００ｂ、１００ｃ、１００ｄを並列直列変換部１０ｂ、１０ｃ、１０ｄへ出力し、直列並列変換部１１ｂ、１１ｃ、１１ｄの出力を並列データ信号１０１ｂ、１０１ｃ、１０１ｄに接続し、そして、制御信号１１０ｂ、１１０ｃ、１１０ｄの指示によりタイミング調整を起動された場合は、後述する図３〜図６に示すフローチャートのうち、スレーブノードに対応する処理を実行する。
【００２２】
図２（ａ）は受信時のアライメントシーケンスの一例、（ｂ）は送信時のアライメントシーケンスの一例、（ｃ）はアライナーの構成の一例をそれぞれ示す図である。
スレーブノードにおけるデータ受信時には、次のようにしてアライメント処理が行われる。まず、図２（ａ）に示すように、マスターノード１における並列データ信号「１／２／・・・／１０」は、並列直列変換部（Ｐ／Ｓ）により直列データ信号「１−２−・・・−１０」に変換されて送信される。スレーブノード３で受信された直列データ信号「１−２−・・・−１０」は、直列並列変換部（Ｓ／Ｐ）により並列データ信号に変換される。この際、同期信号と直列データ信号の伝送遅延時間が異なると、元の並列データ信号のビット順がずれて、例えば並列データ信号は、図示のように「５／６／・・・／４」となる。受信アライナー３１は、スレーブタイミング調整部２２からの指示により、データ信号が元通りの並列データ信号「１／２／・・・／１０」に整列するようにアライメント処理を行う。
【００２３】
スレーブノードにおけるデータ送信時には、図２（ｂ）に示すようにアライメント処理が行われる。シリアル伝送路は図２（ａ）と同様であり、同期信号と直列データ信号の伝送遅延時間のずれにより、直列データ信号は４ビットずれて受信されるものとする。マスターノード１は、後述するタイミング調整シーケンスを用いて、このずれによるアライメント情報をスレーブノード３にあらかじめ伝達しておく。これを受けて、スレーブタイミング調整部２２は、送信アライナー３２に所定のアライメント処理を指示する。
まず、スレーブノード３における並列データ信号「１／２／・・・／１０」は、送信アライナー３２により「７／８／・・・／６」となるようにアライメント処理が行われ、並列直列変換部（Ｐ／Ｓ）により直列データ信号「７−８−・・・−６」に変換されて送信される。マスターノード１で受信された直列データ信号「７−８−・・・−６」は、直列並列変換部（Ｓ／Ｐ）により元通りの並列データ信号「１／２／・・・／１０」に整列される。
【００２４】
このように、ワードアライメント処理を各送信ノードにおいて行うことにより、受信ノードは送信ノードの切換えを意識することなくデータを受信できるので、回路構成が簡素化される。
【００２５】
送信アライナーおよび受信アライナーは、本例では、図２（ｃ）に示すように、１０ビットのレジスタ、分岐回路、１０入力１出力のセレクタを用いて構成することができる。本回路により、シリアルバス上を伝送される連続２ワード分の信号１９ビットから、連続する１０ビットの信号を出力することができる。レジスタは、入力される１−１０の各信号をクロックに同期して保持する。分岐回路は、入力信号１−９を各々コピーして得られる信号１１−１９と、レジスタから出力される信号１−１０の合計１９ビットの信号を入力し、セレクタＳＬ１〜ＳＬ１０への各入力信号を生成する。セレクタＳＬ１〜ＳＬ１０には、それぞれ選択信号が与えられ、これに従って各セレクタから出力が１つずつ出され、所定のアライメント処理が実行される。これらの選択信号は、スレーブタイミング調整部２２から与えられる。
【００２６】
次に図３〜図６を用いて、上記以外のタイミング調整シーケンスの説明を行う。これらはいずれもマスタータイミング調整部２０ａ、スレーブタイミング調整部２２ｂ〜２２ｄが実行する。
【００２７】
図３にシーケンス全体のフローチャートを示す。
処理３０により開始され、処理３１によりタイミング調整の制御信号１１０ａ（１１０ｂ〜１１０ｄ）の検知を行うと、処理３２によりステータス信号１１１ａ（１１１ｂ〜１１１ｄ）をアクティブとし、外部に対してビジー状態を通知する。これにより、タイミング調整処理中はデータ信号１００ａ（１００ｂ〜１００ｄ）、１０１ａ（１０１ｂ〜１０１ｄ）の入出力は禁止される。
次に、処理３３として受信調整シーケンスを実行し、次に処理３４として送信調整シーケンスを実行する。これらが終了すると、処理３５により外部に対するビジー状態を解除し、処理３６により全体を終了する。
【００２８】
図４に受信調整シーケンスのフローチャートを示す。以下の図４〜図６においては、各処理ブロック名のうちＭで始まるものはマスタータイミング調整部２０ａが行う処理を表し、Ｓで始まるものはスレーブタイミング調整部２２ｂ〜２２ｄが行う処理を表す。また太い矢印は、マスターノード１とスレーブノード間の信号のやり取りを表す。
受信調整シーケンスは、処理Ｍ４０により開始され、マスタータイミング調整部２０ａが実行する処理Ｍ４１が起動される。これはテストパターン信号を並列直列変換部１０ａより全スレーブノードに送信する処理を表す。このテストパターンは、マスタータイミング調整部２０ａ、スレーブタイミング調整部２２ｂ〜２２ｄの両方において予めメモリ等の記憶手段に格納されているものとする。
【００２９】
テストパターンとして、例えば１０ビット信号の場合であれば以下の繰り返しパターンを用いることができる。
ビット列１．“０００１１１０１０１”
ビット列２．“００１１０１０１０１”
テストパターンに必要な条件は伝送路の仕様に依存するが、例えば以下が必要である。
条件１．ビット列の中に論理値“１”が４割から６割を占めていること
条件２．先頭ビットがどれであるかをパターン自身から判定できること
ビット列１と２はいずれも条件１と２を満たしている。
【００３０】
次にマスタータイミング調整部２０ａは処理Ｍ４２により、一定時間だけテストパターン信号を送信し続けた後、処理Ｍ４３により処理を終了する。ここでの一定時間とは、以下で説明するスレーブタイミング調整部２２ｂ〜２２ｄの処理Ｓ４１〜Ｓ５２の処理時間よりも十分に長い時間を表す。
続いてスレーブタイミング調整部２２ｂ〜２２ｄの処理を説明する。以下は全スレーブノードにおいて実行する。
処理Ｓ４０により開始され、処理Ｓ４１により、処理Ｍ４１により送信されたテストパターン信号を受信する。このときスレーブタイミング調整部２２ｂ〜２２ｄは受信タイミング制御部２３ｂ〜２３ｄに対して、受信タイミングの初期値を予め設定しておく必要がある。
【００３１】
処理Ｓ４２により、受信されたテストパターンと、予め格納されている正解パターンとの照合を行い、処理Ｓ４３において照合結果をメモリに格納する。ここで例えば上記のビット列１が正解パターンである場合に、受信されたテストパターンが、
ビット列３．“１０００１１１０１０”
であったとする。この場合、各ビットは正しく受信されているが、先頭ビットの位置が１ビット下位側にずれているだけであり、ワードアライメントを行えば正解となる。よって照合結果としては、以下の２つを記憶する。
結果１．全ての個別ビットは正しく受信されているかどうか。
結果２．もし結果１がＯＫであれば、何ビットシフトすれば正解となるか。
【００３２】
処理Ｓ４４では、全ての受信タイミングに関するテストを終了したか否かの判定を行う。未終了の場合は処理Ｓ４５により受信タイミングを変更し、処理Ｓ４１に戻る。ここで受信タイミングの変更は、スレーブタイミング調整部２２ｂ〜２２ｄからの指示により受信タイミング制御部２３ｂ〜２３ｄが実行する。
テスト終了の場合は、処理Ｓ４６により全ての照合結果をメモリから読み出し、処理Ｓ４７により最適な受信タイミングを決定する。以下の表１に、一例として連続的に変化させた８種類の受信タイミングによる照合結果の例を示す。ここでは「結果１」がＯＫである受信タイミング３〜７のうち、中間である受信タイミング５を最適受信タイミングとして決定している。
【００３３】
決定方法として例えば、「結果１」を表す８ビットをアドレスとし、各アドレスに対する最適受信タイミングを予め格納したルックアップテーブルを用いることができる。表１の例でＯＫを値“１”、ＮＧを値“０”、受信タイミング８の「結果１」をＭＳＢ、受信タイミング１の「結果１」をＬＳＢとすると、アドレス“０１１１１１００”即ち１２４番地に、受信タイミング５を示す値を格納しておく。
【００３４】
【表１】
全ての結果がＮＧである場合も考えられるため、処理Ｓ４９では受信可能な結果が得られたかどうかの判定を行い、もしもＮＧの場合は受信タイミングを設定できなかったものとして、処理Ｓ５０においてエラー信号を外部に出力する。そうでない場合は、処理Ｓ４８において結果をメモリに格納し、処理Ｓ５１により受信タイミング制御部２３ｂ〜２３ｄに対して最適な受信タイミングを設定する。
以上でスレーブタイミング調整部２２ｂ〜２２ｄの処理が終了する。
【００３６】
次に図５および図６により、送信調整シーケンスの説明を行う。図５はマスターノードについて、図６はスレーブノードについてそれぞれ示しており、両図は各図中の「Ａ」、「Ｂ」、「Ｃ」同士で接続される。
送信調整シーケンスは、処理Ｍ８０により開始され、マスタータイミング調整部２０ａが実行する処理Ｍ８１が起動される。これはＩＤ信号（＝各スレーブノードを識別するために予め設定されたＩＤ番号を、データ信号とした信号）を、並列直列変換部１０ａより全スレーブノードに送信する処理を表す。送信調整シーケンスは、個々のスレーブノードとマスターノードとの１対１の伝送により実行するため、マスターノード側からスレーブノードを１つずつ指定するために処理Ｍ８１が必要となる。
【００３７】
マスタータイミング調整部２０ａは、処理Ｍ８２により一定時間だけＩＤ信号を送信し続けた後、処理Ｍ８３によりスレーブノードから送信されるテストパターンを受信する。ここでの一定時間とは、以下で説明するスレーブタイミング調整部２２ｂ〜２２ｄによる処理Ｓ８１〜Ｓ８５の処理時間よりも十分に長い時間を表す。
続いてスレーブタイミング調整部２２ｂ〜２２ｄの処理を説明する。以下でのスレーブタイミング調整部２２ｂ〜２２ｄの処理は全てのスレーブノードにおいて実行する。
【００３８】
図６において処理Ｓ８０により開始され、まず処理９２により送信タイミングの初期化が行われる。処理Ｓ８１により、処理Ｍ８１により送信されたＩＤ信号を受信し、それがＩＤ信号であるか、終了通知信号であるかを判別する。終了通知信号を受信した場合は、処理Ｓ９１により処理を終了する。ＩＤ信号を受信した場合は、処理Ｓ８２により各スレーブノードのＩＤ番号との照合を行い、処理Ｓ８３において自ノードが指定されているか否かを判定する。この判定結果はレジスタ等の記憶手段により保持するものとする。
【００３９】
処理Ｓ８３の結果、ＩＤ信号によって指定されたスレーブノードは、処理Ｓ８４によりテストパターン信号をマスターノード１に対して送信する。テストパターン信号については図４の処理Ｍ４１と同様であるため、説明を省略する。またＩＤ信号によって指定されていないスレーブノードは、処理Ｓ８５により全ての論理値が“０”であるテストパターン信号を送信する。処理Ｓ８４と処理Ｓ８５は同様のタイミングで実行され、かつ各信号がシリアルバスにおいて合流される。よって、処理Ｓ８４のテストパターン信号が合流による影響を受けず、正しくマスターノード１に伝送されるように、処理Ｓ８５の信号を選ぶことが必要である。
【００４０】
次にマスタータイミング調整部２０ａの処理を説明するが、テストパターンを受信する処理Ｍ８３から処理Ｍ８６までの４つは、図４の処理Ｓ４１〜Ｓ４４と同様であるため説明を省略する。
処理Ｍ８６により、現在指定中のスレーブノードの関して全ての送信タイミングに関するテストを終了したか否かの判定を行い、未終了の場合は処理Ｍ９０によりタイミング変更指示信号をスレーブノードに送信する。ここでタイミング変更指示信号とは、スレーブノードからの送信タイミングを変更して再度テストを行う指示信号である。次に処理Ｍ９５により、一定時間だけタイミング変更指示信号を送信し続けた後に処理Ｍ８３に戻り、処理Ｍ８３〜Ｍ８６を実行する。処理Ｍ９５における一定時間とは、後述するスレーブタイミング調整部２２ｂ〜２２ｄによる処理Ｓ８６〜Ｓ８７、Ｓ８３〜Ｓ８５の処理時間よりも十分に長い時間とする。
【００４１】
一方テスト終了の場合は、処理Ｍ８７により全ての照合結果をメモリから読み出し、処理Ｍ８８により最適なタイミングを決定し、その結果を選択結果信号として処理Ｍ８９によりスレーブノードに送信する。処理Ｍ８７、Ｍ８８は図４の処理Ｓ４６、Ｓ４７と各々同様であるので説明を省略する。
続いて処理Ｍ９１において、全てのスレーブノードに関して送信タイミング調整を終えたかどうかの判定を行う。まだ終えていない場合は、処理Ｍ９２においてスレーブノードのＩＤ番号を更新し、処理Ｍ８１に戻り、次のスレーブノードの送信タイミング調整を行う。調整終了の場合は、処理Ｍ９６とＭ９７により、終了通知信号を一定時間だけスレーブノードに送信し続ける。ここで一定時間とは、スレーブタイミング調整部２２ｂ〜２２ｄによるＳ８１の処理時間よりも十分に長い時間を示す。最後に処理Ｍ９３において最終結果とステータスを出力し、Ｍ９４により処理を終了する。
【００４２】
スレーブタイミング調整部２２ｂ〜２２ｄは、マスタータイミング調整部２０ａによる処理Ｍ８９もしくはＭ９０により送信された信号を、処理Ｓ８６により受信する。
受信信号がタイミング変更指示信号である場合、処理Ｓ８７によりデータ送信タイミングの変更を送信タイミング制御部２４ｂ〜２４ｄに対して指示し、更に処理Ｓ８３に戻る。
【００４３】
受信信号が選択結果信号である場合、処理Ｓ８８によりその結果をメモリに格納し、処理Ｓ８９により送信タイミング制御部２４ｂ〜２４ｄに対して設定する。更に処理Ｓ９０によりマスターノード１に対するテストパターンの送信を中止した後、処理Ｓ８１に戻る。
また処理Ｓ８６において上記以外の信号を受信している場合は、処理Ｓ８３に戻りテストパターン信号の送信を継続する。
【００４４】
図７は、本発明に係る信号伝送システムの他の実施例を示す模式図である。
図７は、上述の実施例におけるシリアルバスの部分を、光分波器６０（６０ａ、６０ｂ）、光合波器６１（６１ａ）、電気光変換部６２（６２ａ〜６２ｆ）、光電気変換部６３（６３ａ〜６３ｈ）で置き換えた構成となっている。その他のマスターノード１、スレーブノード３ｂ〜３ｄ、および各部における信号は、上述の実施例と同様であるため、説明を省略する。
第２実施形態においては、各部から送信されるシリアルデータ信号およびフレーム信号は光信号に変換され、それぞれ光ファイバや後述する光バス等の光伝送媒体を介して伝送され、受信側で電気信号に変換される。
【００４５】
光分波器６０は光信号の入射ポート１つと、出射ポート３つを備えている。入射ポートからの光信号入射に対して、各出射ポートにおいて同様の光量の光信号が得られるように導光路を構成する。光分波器６０としては例えばスターカプラなどを用いることができ、また特開平１０−１２３３５０号公報や特開平１０−１２３３７４号公報に記載された光バスを用いることもできる。これらの光バスは、シート状の光伝送媒体の内部または入射端面で信号光を拡散することによって、出射端面において一様な光強度レベルの信号光を得るものである。
【００４６】
光合波器６１は光信号の入射ポート３つと、出射ポート１つを備えている。いずれの入射ポートから光信号が入射されても、出射ポートにおいて同様の光量の光信号が得られるように導光路を構成する。光合波器６１としては上述の光分波器６０と同様にスターカプラや光バスを用いることができる。
電気光変換部６２は、各ノードから出力される電気信号を光信号に変換して出力するものであり、発光ダイオード、ＬＥＤ等の発光素子とその駆動回路を含み構成される。
【００４７】
光電気変換部６３は、光分波器６０、光合波器６１から出力される光信号を電気信号に変換して各ノードに接続するものであり、フォトダイオード等の受光素子と、その出力信号の増幅回路を含み構成される。
図７においては、電気光変換部６２と光電気変換部６３が各ノードとは別ブロックとなっているが、各々を各ノード内に含める構成としてもよい。
【００４８】
【発明の効果】
本発明によれば、シリアルバスにより１対多ノード間の信号伝送を実現することができる。特に多ノード側から１ノード側への伝送における、ワードアライメント処理を送信ノードにて行うことにより、受信ノードは送信ノードの切換を意識することなくデータを受信できので、回路構成が簡素化される。
【図面の簡単な説明】
【図１】本発明に係る信号伝送システムの一実施例を示す模式図である。
【図２】（ａ）は受信時のアライメントシーケンスの一例、（ｂ）は送信時のアライメントシーケンスの一例、（ｃ）はアライナーの構成の一例をそれぞれ示す図である。
【図３】本発明の信号伝送システムが実行するタイミング調整シーケンスの全体処理フロー図である。
【図４】本発明の信号伝送システムが実行するタイミング調整シーケンスに含まれる、受信調整シーケンスの処理フロー図である。
【図５】本発明の信号伝送システムが実行するタイミング調整シーケンスに含まれる、送信調整シーケンス（マスターノード）の処理フロー図である。
【図６】本発明の信号伝送システムが実行するタイミング調整シーケンスに含まれる、送信調整シーケンス（スレーブノード）の処理フロー図である。
【図７】本発明の信号伝送システムの他の実施例を示す模式図である。
【符号の説明】
１ マスターノード
３ｂ、３ｃ、３ｄ スレーブノード
４ シリアルバス
１０ａ、１０ｂ、１０ｃ、１０ｄ 並列直列変換部
１１ａ、１１ｂ、１１ｃ、１１ｄ 直列並列変換部
１２ａ、１２ｂ、１２ｃ、１２ｄ 送信ＰＬＬ
１３ａ、１３ｂ、１３ｃ、１３ｄ 受信ＰＬＬ
２０ａ マスタータイミング調整部
２２ｂ、２２ｃ、２２ｄ スレーブタイミング調整部
６０ａ、６０ｂ 光分波器
６１ａ 光合波器
６２ａ、６２ｂ、６２ｃ、６２ｅ、６２ｆ、６２ｇ、６２ｈ 電気光変換部
６３ａ、６３ｃ、６３ｄ、６３ｅ、６３ｆ 光電気変換部
Claims (3)
- １つのマスターノードと、前記マスターノードとの間でデータ転送を行う複数のスレーブノードとを備えた信号伝送システムであって、前記マスターノードは、前記スレーブノードからの直列データ信号を並列データ信号に変換する直列並列変換部を有し、前記スレーブノードは、テストパターンの送信により前記マスターノードよりあらかじめ伝達された、同期信号と直列データ信号の伝送遅延時間のずれを考慮したデータ信号の送信タイミングに基づいて前記マスターノードにおいて元通りの並列データ信号に整列するように並列データ信号を前記伝送遅延時間のずれに相当するビット数分あらかじめシフトしておくワードアライメント処理を施す送信アライナーと、前記送信アライナーでワードアライメント処理が施された並列データ信号を直列データ信号に変換して前記マスターノードに出力する並列直列変換部とを有し、かつ、
前記マスターノードは、並列データ信号を直列データ信号に変換して前記スレーブノードに出力する並列直列変換部を有し、前記スレーブノードは、前記マスターノードからの直列データ信号を並列データ信号に変換する直列並列変換部と、前記マスターノードからのテストパターンをあらかじめ受信して得た、同期信号と直列データ信号の伝送遅延時間のずれを考慮したデータ信号の受信タイミングに基づいて前記マスターノードにおける元通りの並列データ信号に整列するように前記直列並列変換部で変換された並列データ信号を前記伝送遅延時間のずれに相当するビット数分シフトするワードアライメント処理を施す受信アライナーとを有するものであり、
前記マスターノードは、データ転送を実行していない期間中に、マスターノードから出力するデータ信号と同期信号との間の伝送タイミングを各スレーブノード毎に個別に設定する受信調整シーケンスと、スレーブノードから入力するデータ信号と同期信号との間の伝送タイミングを各スレーブノード毎に個別に設定する送信調整シーケンスとを実行するマスタータイミング調整部を含み、前記スレーブノードは、データ信号の受信タイミングを変化させる受信タイミング制御部と、データ信号の送信タイミングを変化させる送信タイミング制御部と、前記マスタータイミング調整部からの命令に従い、前記受信調整シーケンスの実行中は前記受信タイミング制御部に対して受信タイミングの変化を指示して、受信タイミングの調整を行い、前記受信アライナーに対して前記ワードアライメント処理を指示し、前記送信調整シーケンスの実行中は前記送信タイミング制御部に対して送信タイミングの変化を指示して、送信タイミングの調整を行い、前記送信アライナーに対して前記ワードアライメント処理を指示するスレーブタイミング調整部とを含むことを特徴とする信号伝送システム。 - 前記マスタータイミング調整部は、前記受信調整シーケンス、前記送信調整シーケンスの順に処理を行うことを特徴とする請求項１に記載の信号伝送システム。
- 前記マスターノードと前記スレーブノードとの間のデータ転送が、光伝送媒体を介して行われることを特徴とする請求項１または２に記載の信号伝送システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002256031A JP4407104B2 (ja) | 2002-08-30 | 2002-08-30 | 信号伝送システム |
| US10/397,319 US7317720B2 (en) | 2002-08-30 | 2003-03-27 | Signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002256031A JP4407104B2 (ja) | 2002-08-30 | 2002-08-30 | 信号伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004094685A JP2004094685A (ja) | 2004-03-25 |
| JP4407104B2 true JP4407104B2 (ja) | 2010-02-03 |
Family
ID=31972933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002256031A Expired - Fee Related JP4407104B2 (ja) | 2002-08-30 | 2002-08-30 | 信号伝送システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7317720B2 (ja) |
| JP (1) | JP4407104B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0006291D0 (en) * | 2000-03-15 | 2000-05-03 | Lucent Technologies Inc | Data communication link |
| JP4492379B2 (ja) * | 2005-02-03 | 2010-06-30 | 富士ゼロックス株式会社 | マスター光伝送装置及び光伝送システム |
| US8588620B2 (en) * | 2005-10-11 | 2013-11-19 | Yissum Research Development Company Of The Hebrew University Of Jerusalem | Optical routing and transport acceleration (ORTA) |
| JP4999425B2 (ja) * | 2005-11-29 | 2012-08-15 | パナソニック株式会社 | 通信装置および通信方法 |
| TW200926612A (en) * | 2007-12-07 | 2009-06-16 | Univ Nat Chiao Tung | Multi-mode parallelism data exchange method and its device |
| CN101464724B (zh) * | 2007-12-18 | 2011-09-28 | 鸿富锦精密工业（深圳）有限公司 | 多通道主从设备通信电路 |
| JP4999006B2 (ja) * | 2008-04-21 | 2012-08-15 | 独立行政法人産業技術総合研究所 | シリアルバス伝送システム |
| JP5107880B2 (ja) * | 2008-12-10 | 2012-12-26 | 株式会社日立製作所 | データ転送処理装置及び方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE466726B (sv) * | 1990-08-20 | 1992-03-23 | Kent Lennartsson | Anordning vid distribuerat datorsystem |
| US5253254A (en) * | 1991-09-18 | 1993-10-12 | Dsc Communications Corporation | Telecommunications system with arbitrary alignment parallel framer |
| EP0562251A2 (en) * | 1992-03-24 | 1993-09-29 | Universities Research Association, Inc. | Parallel data transfer network controlled by a dynamically reconfigurable serial network |
| US5617417A (en) * | 1994-09-07 | 1997-04-01 | Stratacom, Inc. | Asynchronous transfer mode communication in inverse multiplexing over multiple communication links |
| JP2888272B2 (ja) * | 1994-12-15 | 1999-05-10 | 日本電気株式会社 | 光ネットワークおよび中継ノード |
| JP3489087B2 (ja) * | 1995-07-06 | 2004-01-19 | 富士通株式会社 | 光バースト伝送における反射認識方法および装置 |
| JP3862794B2 (ja) | 1995-12-20 | 2006-12-27 | 富士ゼロックス株式会社 | 光バスおよび信号処理装置 |
| DE19828971A1 (de) * | 1998-06-29 | 2000-01-05 | Siemens Ag | Verfahren zur Überwachung der Signalqualität in optischen Netzen |
| US6370159B1 (en) * | 1998-07-22 | 2002-04-09 | Agilent Technologies, Inc. | System application techniques using time synchronization |
| DE19961131A1 (de) * | 1999-12-17 | 2002-07-18 | Siemens Ag | Vorrichtung und Verfahren zum Ausgleichen von Datenlaufzeiten |
| GB0006291D0 (en) * | 2000-03-15 | 2000-05-03 | Lucent Technologies Inc | Data communication link |
| EP1309097A4 (en) * | 2000-06-30 | 2006-05-03 | Fujitsu Ltd | TRANSMISSION LOSS TEST PROCEDURE, SLAVE STATION USING THE PROCESS, MASTER STATION AND COMMUNICATION SYSTEM |
| JP4175048B2 (ja) * | 2002-07-25 | 2008-11-05 | 富士ゼロックス株式会社 | 光伝送装置 |
-
2002
- 2002-08-30 JP JP2002256031A patent/JP4407104B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-27 US US10/397,319 patent/US7317720B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004094685A (ja) | 2004-03-25 |
| US7317720B2 (en) | 2008-01-08 |
| US20040042449A1 (en) | 2004-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050720 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090423 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091020 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091102 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |