CN101485146A - 基于高速串行纵横开关的回送模块 - Google Patents

基于高速串行纵横开关的回送模块 Download PDF

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CN101485146A CNA2007800247854A CN200780024785A CN101485146A CN 101485146 A CN101485146 A CN 101485146A CN A2007800247854 A CNA2007800247854 A CN A2007800247854A CN 200780024785 A CN200780024785 A CN 200780024785A CN 101485146 A CN101485146 A CN 101485146A
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Abstract

本发明揭示一种回送模块，其中接收N个差分高速串行(HSS)数字数据输入通道并发送到串行至并行转换器，其输出是M位宽并行数据。如此，将有效数据速率除以M而降到1/M“织物”速度。如果所述通道含有嵌入时钟，那么提取所述时钟。接着将所述并行数据发送到非阻挡纵横开关，所述非阻挡纵横开关能够通过有效地利用一个用于每一并行输出的多路复用器将所述N个M位并行数据输入中的任一者路由到Q个并行数据输出中的任一者。所述纵横开关的每一并行数据输出被发送到一种并行至串行转换器，其输出是高速串行输出。每一高速串行输出被馈送到抖动产生器电路，且接着被馈送到输出驱动器。

Description

基于高速串行纵横开关的回送模块
技术领域
本发明涉及用于测试例如集成电路(Integrated Circuits，IC)的半导体装置的测试系统，且更特定来说，在一个实施例中涉及通过将待测装置(Device Under Test，DUT)的高速串行(High Speed Serial，HSS)输入和输出转换成较低速并行信号并提供允许将输出选择性地回送到一个或一个以上输入的路径来测试所述高速串行输入和输出。
背景技术
IC速度的增加已导致具有HSS输入和输出的新一类IC。这些HSS输入和输出目前在622兆位/秒到2-6千兆位/秒的速度下操作，且下一代HSS输入和输出可达到10-13千兆位/秒的速度。存在至少两种不同类型的接口需要HSS输入和输出。一类接口用于通信，其中HSS差分输入/输出对被称为“小道(lane)”，且其中时钟可嵌入信号中。需要HSS输入和输出的第二类型的接口存在于通过HSS存储器接口与处理器通信的存储器装置中。这些存储器接口可包含与正传输的数据分开但一起发送的经转发时钟。
如图1的简化示范性受压迫眼图案(stressed eye pattern)100所示，随着HSS信号中存在的抖动量增加，HSS数据转变102可改变(即，在时间上左移或右移)且眼104可开始闭合。另外，眼104也可分别依据HSS信号的高或低电压电平106和108而开始闭合。请注意，眼104可能具有小到150-500皮秒(picoseconds)的宽度，因此不采用许多抖动或对传输媒介的带宽的其它限制来促使装置难以接收HSS信号。因此常将电路建置在HSS接口的传输和接收电路内以改善数据传输和接收。预加强电路(Pre-emphasis circuitry)通常用于传输电路中以提升信号电平，且在接收电路中使用均衡以打开眼并确保可接收到数据。
需要在自动测试设备(Automatic Test Equipment，ATE)上测试HSS接口的特性。此类测试经设计以确定这些HSS接口是否适当工作，不一定验证正通过的数据，而是验证每一HSS接口中的接口电路是否即使在抖动和电压电平要求的限制下也可检测并处理数据的转变(transitions)。
举例来说，如图2a说明，通过注入数据相依的抖动或改变产生于ATE204内且前往DUT 208的HSS输入206的HSS信号202的高或低电压电平(见参考符号200)，输入信号的眼可闭合到某一程度，且可确定HSS输入中的接收器是否能够在即使输入信号降级的情况下也接收正发送的数据。尽管在本发明的一个实施例中，DUT 208中的检测逻辑238能够检测信号是否被适当接收，但在另一实施例中，DUT随后在线226上将接收的HSS信号202发送回ATE 204。在后一种情况下，ATE 204随后使用检测逻辑228来检测串行位流并将其与处于装置速度下的所产生位流进行比较，以确定信号是否由DUT 208接收且适当地传输回ATE。
产生HSS测试信号的一种方法是使用线性反馈移位寄存器(LinearFeedback Shift Register，LFSR)222来产生伪随机位流(Pseudo RandomBit Stream，PRBS)224，其随后被发送到DUT208。请注意，图2a的LFSR222只是象征性的，且不代表实际的数字电路。图2a未图示的实际LFSR是所属领域的技术人员众所周知的。DUT 208随后基于接收的PRBS 224而产生HSS输出226。LFSR 222是有利的，因为其提供产生串行位流的简单方式，且提供足够的数据转变以使ATE 204能够从数据流恢复嵌入的时钟(如果存在的话)并测试数据相依的抖动。可测试数据相依的抖动的另一类信号是兼容IEEE 802.3ae的连续抖动测试图案(Continuous Jitter testpattern，CJpat)，其经设计以实施时钟恢复电路并从一短波形获得尽可能多的数据相依的抖动。从存储器读取的信号也可用于测试数据相依的抖动。
如图2b的实例中说明，常规ATE系统210也可通过提供允许将来自DUT214的HSS输出212(使用LFSR或其它逻辑230所产生)选择性切换或回送到DUT的单个HSS输入216的路径来测试HSS信号。这常称为回送。这些回送测试经设计以模拟抖动和电压电平的各种电平，使得当DUT 214产生接收到ATE 210中的信号218时，信号在带有某些添加的抖动或改变的电压电平(参见参考符号220)的情况下被发送回到DUT以压迫HSS输入216的接收器并确定其是否适当工作。DUT 214接收回送信号并执行比较(参见符号232)，以确定DUT是否适当地传输和接收信号。请注意，处于装置速度下的测试限制了可用于实施回送电路的电路的类型。也可以受限方式在ATE 210中通过测量由传输器传出的电压电平并测量处于直流(DirectCurrent，DC)电压电平的电流和输出的抖动来测试HSS输出212的传输器。
图2b的回送配置中需要具有将来自DUT 214的任何HSS输出回送到DUT的任何HSS输入的能力。用于实现此目的的常规机构利用模拟或高速数字开关234。然而，模拟切换在信号经过多个中继器时呈现出负载问题，以及在将单个信号路由到(routed to)多个DUT输入时呈现出输出驱动问题。高速数字解决方案需要复杂的专用高速电路。在任一情况下，用于直接切换这些信号的切换网需要较大带宽且成本很高。另外，此类回送配置仅能够将单个DUT HSS输出回送到单个DUT HSS输入。
请注意，图2b的回送电路的一个替代方案是单线路。然而，单线路回送电路不允许将测试信号施加到可选择的HSS输入或多个HSS输入，不允许调节抖动或信号电平(即，其受到可由DUT的传输器作出的任何调节限制)，且还需要DUT中较多的内建自测试(Built-in Self Test，BIST)能力。
因此，需要一种回送电路，其能够将DUT HSS输出连接到多个DUT HSS输入，且以较低速度进行此操作以在具有减少的引脚数的广泛多种较低成本装置中实现其实施方案。
发明内容
本发明是针对一种回送模块，其利用基于织物的切换以将一个DUT输出HSS信号回送到一个或多个DUT输入HSS信号，同时减少或消除由于信号上的可变负载、路径长度变化和带宽减小而引起的信号降级。另外，本发明的实施例提供在存储器或其它装置中使用基于织物的开关进行连接和切换以将数据提供到DUT输入HSS信号并利用并行而非串行(即，较昂贵)的PRBS产生器/接收器的能力。
在本发明的回送模块中，N个差分HSS数字数据输入通道中的每一者(每一者具有一个小道宽度且以特定数据速率传输)被接收并发送到串行至并行转换器，其输出是M位宽并行输入。如此，有效数据速率经减小或除以M而降到1/M“织物”速度。如果差分HSS数字数据输入通道含有嵌入的时钟，那么通道在发送到串行至并行转换器之前被接收到时钟/数据恢复电路中以提取数据中嵌入的时钟以及串行数据本身。
接着将所述M位宽并行输入发送到非阻挡纵横开关，其能够通过有效地利用一个用于每一并行输出数据的多路复用器将所述N个M位宽并行输入中的任一者路由到Q个M位并行输出中的任一者。存储器也可连接到纵横开关，且前往/来自存储器的并行数据可以织物速度从/向开关传送。存储器数据接着可以纵横方式切换到任何通道或通道组合，且重新构造为HSS数据，或者来自HSS数字数据输入通道的HSS数据可以并行方式存储在存储器中。
纵横开关的每一并行输出数据被发送到并行至串行转换器，其输出是高速串行输出，这表示HSS数字数据输入通道或来自例如存储器的另一资源的HSS数字数据的再生。每一高速串行输出被馈送到抖动产生器电路，且接着被馈送到输出驱动器。另外，可选的先入先出缓冲器(FirstIn First Out buffer，FIFO)可置于纵横开关的并行输入或并行输出上以在引入输入/输出速度失配时临时存储数据。并行PRBS产生器也可以纵横方式切换到任何通道或通道组合以使得能够产生PRBS数据并迫使其到达并行输出上。
在其它实施例中，处理器或图案产生器(以较低时钟速度对图案指令循序操作的引擎)可视情况连接到纵横开关并以纵横方式切换到任何通道或通道组合，以在并行输出上提供数据。另外，处理器可用作控制引擎以对控制寄存器进行写入，并以与使用处理器配置测试器中的数字引脚的方式相同的方式来配置回送模块和纵横开关。
附图说明
图1说明示范性受压迫眼图案。
图2a说明示范性ATE测试配置，其中ATE使用LFSR产生HSS测试信号以产生随后发送到DUT的PRBS。
图2b说明另一示范性ATE测试配置，其中来自DUT的HSS输出被发送到ATE，在ATE处所述HSS输出被选择性地回送到DUT的HSS输入。
图3说明并入根据本发明实施例的回送模块的示范性测试系统。
图4说明根据本发明实施例的示范性回送模块的框图。
图5说明根据本发明实施例的示范性非阻挡纵横开关的逻辑图。
图6说明根据本发明实施例的用于回送模块的输入和输出的纵横开关以及差分驱动器和接收器电路的框图。
具体实施方式
在以下对优选实施例的描述中，参考形成本发明一部分的附图，且其中借助于图解来绘示其中可实践本发明的具体实施例。应了解，可使用其它实施例，且在不脱离本发明优选实施例的范围的情况下可做出结构上的改变。
本发明的实施例是针对一种回送模块，其利用基于织物的切换以将一个DUT输出HSS信号回送到一个或多个DUT输入HSS信号，同时减少或消除由于信号上的可变负载、路径长度变化和带宽减小而引起的信号降级。另外，本发明的实施例提供在存储器或其它装置中使用基于织物的开关进行连接和切换以将数据提供到DUT输入HSS信号并利用并行而非串行(即，较昂贵)的PRBS产生器/接收器的能力。
图3说明能够并入本发明实施例的示范性测试系统300的高级(level)框图。图3中，模块302可为功能单元，例如数字pincard、模拟卡、装置电源(Device Power Supply，DPS)、任意波形产生器(Arbitrary WaveformGenerator，AWG)或根据本发明实施例的回送模块316。对模块302和316的物理连接可通过包含开关矩阵网306的模块连接启用器304而获得。开关矩阵网306可包含逻辑、迹线和引脚。系统控制器308通常是用于用户的交互点。系统控制器308提供到达现场控制器310的入口以及在多现场/多DUT环境中的现场控制器(sitecontrollers)310的同步。系统控制器308和多个现场控制器310可以主从配置来操作。系统控制器308控制总体系统操作并确定特定现场控制器310应执行的功能。每一现场控制器310本身足以测试DUT 312。现场控制器310控制并监视测试现场314内的各个模块302和316的操作。测试现场314是服务于测试单个DUT 312的模块的集合。现场控制器310可控制一个或多个测试现场314。
总体平台由提供接口的硬件和软件框架构成，通过所述接口可采用各种硬件和软件模块。架构是具有模块控制软件的模块化系统以及允许模块到模块、现场控制器到模块、现场控制器到现场控制器以及系统控制器到现场控制器通信的通信库。
回送模块316有利地向测试系统300提供经济和灵活的能力，以通过将HSS输出中的任一者回送到一个或多个HSS输入来测试具有多个HSS输入和输出的DUT。
图4说明根据本发明实施例的示范性回送模块400的框图。图4中，N个(例如，16)差分HSS数字数据输入通道402中的每一者(每一者具有一个小道宽度且以特定数据速率(例如，6.4千兆位/秒)传输)发送到串行至并行转换器410，其从输入通道402的M个连续串行位产生M位宽并行输入412(例如，40位宽)。如此，有效数据速率经减小或除以M(例如，除以40)而降到1/M“织物”速度(例如，160MHz，其为6.4千兆位/秒的1/40)。在这些织物速度下操作的逻辑可有利地使用相对廉价的标准数字逻辑(例如现场可编程门阵列(Field Programmable Gate Array，FPGA))来实施。如果差分HSS数字数据输入通道402含有嵌入的时钟，那么通道在发送到串行至并行转换器410之前被接收到时钟/数据恢复电路404中。每一时钟/数据恢复电路404提取嵌入至数据中的时钟406(例如，6.4GHz)以及处于特定速率(例如，6.4千兆位/秒)的串行数据本身408。
请注意，如果串行至并行以及并行至串行转换由于FPGA的速度限制而无法在FPGA内处置，且因此必须在FPGA外部的离散电路中执行，那么将需要许多FPGA输入/输出(Input/Output，I/O)来将并行数据接收到FPGA中。然而，FPGA速度现已得到改进而达到其可以全装置或时钟速率(例如，6.4千兆位/秒)来处置串行至并行转换的程度。
接着将每一M位宽并行输入412发送到非阻挡纵横开关414，其能够通过适当使用寄存器和多路复用器而将N个M位宽并行输入412中的任一者路由到Q个(例如，16)M位宽并行输出416中的任一者。纵横开关414有效地包含用于每一并行输出416的多路复用器426(例如，40位宽16:1多路复用器)。这尤其有用于具有期望切换到许多DUT输入的特定串行测试输出端口的DUT。本发明允许任意数目的DUT输入來接收测试后的输出。
此切换方法存在若干优点。可将HSS数字数据输入通道402同时路由到一个以上输出416而不会产生负载问题。尤其在此情况下，对HSS数字数据输入通道402没有开关设定相依的负载影响。而且，因为纵横开关414以织物速度操作，所以纵横开关可以例如FPGA的相对廉价的标准数字逻辑来实施。请注意，在没有向织物速度的转换时，将必须采用昂贵的高速数字开关或昂贵且抑制带宽和扇出(fan-out)的高速模拟切换。
通过可选的先入先出缓冲器(First In First Out buffer，FIFO)428而将纵横开关414的每一M位宽并行输出416发送到多路复用器438。FIFO428可置于纵横开关414的并行输入412或并行输出416上(优选在较低“织物”速度域中)以在引入输入/输出速度失配时临时存储数据。举例来说，可引入频率为100ppm的速度失配以测试DUT处置细微频率差异的能力。
也可采用存储器444来存储并行数据并将并行数据发送到多路复用器438。另外，来自HSS数字数据输入通道402的HSS数据可转换为并行数据，通过纵横开关313来形成路由(route)，并以并行方式且以织物速度存储到存储器444中。
还可采用并行PRBS产生器430来产生M位宽并行PRBS数据以发送到多路复用器438。在作为所属领域的技术人员众所周知的装置的并行PRBS产生器430中，以每一低速(织物速率)时钟循环来计算高速LFSR输出波形的M位并行等效物(相对于以高速串行时钟速率而串行地计算相同的M位)。在并行PRBS产生器430中，具有特定反馈抽头(tap)(所述特定反馈抽头经选择以表示特定的布尔代数等式)的LFSR产生具有2^n-1的最大长度的位流，其中n是LFSR中的级(stage)数。此位流在LFSR被计时(clocked)时连续重复。可通过将适当的0和1预先加载到LFSR寄存器(触发器)中作为种子而建立2^n-1循环位流中的开始点。标准种子436可用于确保PRBS产生器430总是在相同位置处开始。
依据如何切换多路复用器438，并行至串行转换器418将接收M位宽并行输出416、来自存储器444的M位宽并行输出或来自PRBS产生器430的M位宽并行输出。并行至串行转换器418的输出是HSS输出420。将每一HSS输出420馈送到抖动产生器电路422，且随后馈送到输出驱动器424(其可随后将信号发送到DUT的HSS输入)。
还将每一M位宽并行输入412发送到PRBS检测器440，其包含如上所述的PRBS产生器454以及比较逻辑456。PRBS检测器440的目的是检测所接收的M位宽并行输入412中的错误。这通过比较所接收的M位宽并行输入412与产生于PRBS产生器454中的PRBS来实现。然而，在比较逻辑456可做出此比较之前，PRBS产生器454必须对准于其2^n-1循环图案中所接收的M位宽并行输入412所处的同一点。这是通过选择所接收数据的最后M位作为种子458，并接着用PRBS产生器454产生随后M位且将其与M位宽并行输入412上的所接收数据的随后40位进行比较而实现。随着PRBS产生器454持续运行，在运作中对所接收数据进行此比较。种子458仅恰好在第一比较循环之前进入PRBS产生器454一次。
在其它实施例中，处理器或图案产生器446(以较低时钟速度来对图案指令循序操作的引擎)可视情况应用于多路复用器438或连接到纵横开关414并以纵横方式切换到任何通道或通道组合，以在并行输出416上提供数据。另外，处理器446可用于与控制引擎448通信以对控制寄存器进行写入，并以与使用处理器配置测试器中的数字引脚的方式相同的方式来配置回送模块400和纵横开关414。
在回送模块400包含在单个FPGA中(抖动产生器电路422和驱动器424除外)的又一些实施例中，外部存储器450和外部FPGA452可视情况而连接到纵横开关414并以纵横方式切换到任何通道或通道组合，以在并行输出416上提供数据或将所接收的输入数据存储到主FPGA内。
图5说明根据上述本发明实施例的示范性非阻挡纵横开关500的逻辑图，其能够通过适当地使用寄存器和多路复用器而将N个M位并行输入数据502中的任一者路由到Q个(例如，16个)并行输出数据504中的任一者。纵横开关500有效地包含用于每一并行输出504的多路复用器506(例如，40位宽16:1多路复用器)。
图6说明根据上述本发明实施例的用于回送模块的输入和输出的纵横开关以及差分驱动器和接收器电路的框图。图6中，差分驱动器和接收器对600和602分别提供前往回送模块的接口。精度测量单元(PrecisionMeasurement Unit，PMU)618可耦合到每一差分对的每一信号以测量每一信号的特性。抖动注入电路604存在于每一输出上，且可由AWG 606馈送。时钟数据恢复(Clock Data Recovery，CDR)电路616(通常从具有嵌入的时钟的输入信号恢复嵌入的时钟)清除所接收信号上存在的抖动。PRBS产生器608耦合到纵横开关610中。另外，存储器612耦合到每个驱动器600和接收器602，且PRBS比较器(含有PRBS产生器和比较电路两者的PRBS检测器)614也耦合到每个接收器。
尽管已参看附图结合本发明的实施例完全描述本发明，但应注意，所属领域的技术人员将了解各种改变和修改。此类改变和修改应理解为包含在由所附权利要求书界定的本发明的范围内。

Claims (30)

1、一种用于测试待测装置(DUT)的回送模块，其特征在于其包括：
一个或一个以上串行至并行转换器，每一串行至并行转换器用于接收高速串行(HSS)输入并将所述HSS输入的M个连续串行位转换为M位宽并行输入；
一个或一个以上并行至串行转换器，每一并行至串行转换器用于接收M位宽并行输出并将所述M位宽并行输出转换为HSS输出的M个连续串行位；以及
纵横开关，其耦合在所述一个或一个以上串行至并行转换器与所述一个或一个以上并行至串行转换器之间，用于将任一M位宽并行输入路由到一个或一个以上M位宽并行输出。
2、根据权利要求1所述的回送模块，其特征在于其进一步包括抖动产生器电路，所述抖动产生器电路耦合到所述HSS输出中的一者或一者以上以将抖动注入到所述HSS输出中。
3、根据权利要求1所述的回送模块，其特征在于其进一步包括耦合到所述纵横开关的存储器，所述纵横开关用于将来自所述存储器的M位宽并行存储器数据切换到所述M位宽并行输出中的一者或一者以上，或将M位宽并行输入存储到所述存储器中。
4、根据权利要求1所述的回送模块，其特征在于其进一步包括耦合到所述纵横开关的并行伪随机位流(PRBS)产生器，所述纵横开关用于将来自所述PRBS产生器的M位宽并行PRBS数据切换到所述M位宽并行输出中的一者或一者以上。
5、根据权利要求1所述的回送模块，其特征在于其进一步包括耦合到所述纵横开关的处理器，所述纵横开关用于将来自所述处理器的M位宽并行处理器数据切换到所述M位宽并行输出中的一者或一者以上。
6、根据权利要求1所述的回送模块，其特征在于其进一步包括先入先出缓冲器(FIFO)，所述先入先出缓冲器耦合在所述串行至并行转换器与所述纵横开关之间，或耦合在所述纵横开关与所述并行至串行转换器之间，以在输入/输出(I/O)速度失配期间存储数据。
7、根据权利要求1所述的回送模块，其特征在于其进一步包括时钟/数据恢复电路，所述时钟/数据恢复电路耦合到每一串行至并行转换器以用于接收所述HSS输入并从所述数据分离嵌入的时钟。
8、根据权利要求4所述的回送模块，其特征在于其进一步包括M位宽种子输入，所述M位宽种子输入耦合到所述PRBS产生器以用于在已知时间起动所述PRBS产生器。
9、根据权利要求1所述的回送模块，其特征在于其中所述纵横开关实施于标准数字逻辑中以用于减少负载效应。
10、根据权利要求1所述的回送模块，其特征在于其中所述一个或一个以上串行至并行转换器和所述一个或一个以上并行至串行转换器实施于标准数字逻辑中以用于减少芯片引脚数。
11、根据权利要求1所述的回送模块，其特征在于其包含在单个现场可编程门阵列(FPGA)内。
12、根据权利要求11所述的回送模块，其特征在于其中所述FPGA形成测试现场的一部分。
13、根据权利要求12所述的回送模块，其特征在于其中所述测试现场形成测试系统的部分。
14、一种用于提供回送路径以测试待测装置(DUT)的方法，其特征在于其包括以下步骤：
接收一个或一个以上高速串行(HSS)输入；
将所述HSS输入中的一者或一者以上的M个连续串行位转换为M位宽并行输入；
将所述M位宽并行输入中的一者或一者以上选择性地路由到一个或一个以上M位宽并行输出；以及
将所述M位宽并行输出中的一者或一者以上转换为HSS输出的M个连续串行位。
15、根据权利要求14所述的方法，其进一步包括将抖动注入到所述HSS输出中的一者或一者以上中。
16、根据权利要求14所述的方法，其特征在于其进一步包括将M位宽并行存储器数据选择性地切换到所述M位宽并行输出中的一者或一者以上，或将M位宽并行输入存储到所述存储器中。
17、根据权利要求14所述的方法，其特征在于其进一步包括产生M位宽并行伪随机位流(PRBS)数据并将所述M位宽并行PRBS数据切换到所述M位宽并行输出中的一者或一者以上。
18、根据权利要求14所述的方法，其特征在于其进一步包括将M位宽并行处理器数据切换到所述M位宽并行输出中的一者或一者以上。
19、根据权利要求14所述的方法，其特征在于其进一步包括在输入/输出(I/O)速度失配期间将M位宽并行输入数据或M位宽并行输出数据存储到先入先出缓冲器(FIFO)中。
20、根据权利要求14所述的方法，其特征在于其进一步包括接收所述一个或一个以上HSS输入并从所述HSS输入中的一者或一者以上中的数据分离嵌入的时钟。
21、根据权利要求17所述的方法，其特征在于其进一步包括从M位宽种子产生所述M位宽并行PRBS数据。
22、根据权利要求14所述的方法，其特征在于其进一步包括将所述M位宽并行输入中的一者或一者以上选择性地路由到标准数字逻辑中的一个或一个以上M位宽并行输出。
23、根据权利要求14所述的方法，其特征在于其进一步包括将所述HSS输入中的一者或一者以上的所述M个连续串行位转换为标准数字逻辑中的M位宽并行输入，并将所述一个或一个以上M位宽并行输出中的每一者转换为标准数字逻辑中的HSS输出的M个连续串行位。
24、根据权利要求14所述的方法，其特征在于其实施于单个现场可编程门阵列(FPGA)内。
25、根据权利要求24所述的方法，其进一步包括在测试现场内采用所述FPGA。
26、根据权利要求25所述的方法，其特征在于其进一步包括在测试系统内采用所述测试现场。
27、一种用于提供回送路径以测试待测装置(DUT)的方法，其特征在于其包括以下步骤：
接收一个或一个以上高速串行(HSS)输入；
通过将所述一个或一个以上HSS输入中的每一者的M个连续串行位转换为M位宽并行输入来减小后续处理逻辑的装置速度；
以所述减小的装置速度将所述M位宽并行输入中的一者或一者以上选择性地路由到一个或一个以上M位宽并行输出；以及
通过将所述M位宽并行输出中的一者或一者以上转换为一个或一个以上HSS输出的M个连续串行位而从所述一个或一个以上M位宽并行输出重新产生所述一个或一个以上HSS输出。
28、根据权利要求27所述的方法，其特征在于其进一步包括以所述减小的装置速度产生M位宽并行伪随机位流(PRBS)数据，并将所述M位宽并行PRBS数据切换到所述M位宽并行输出中的一者或一者以上。
29、根据权利要求27所述的方法，其特征在于其进一步包括通过使用标准数字逻辑将所述M位宽并行输入中的一者或一者以上选择性地路由到一个或一个以上M位宽并行输出来减小负载效应。
30、根据权利要求27所述的方法，其特征在于其进一步包括通过在单个现场可编程门阵列(FPGA)内将所述一个或一个以上HSS输入的所述M个连续串行位转换为M位宽并行输入并将所述一个或一个以上M位宽并行输出中的每一者转换为HSS输出的M个连续串行位来减少芯片引脚数。
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