CN102112888B - 用于自动测试仪器的跟踪器电路和方法 - Google Patents

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Abstract

本发明披露了一种数字数据信号捕获电路，用于对收到的数字数据信号进行同步，包括转换检测器，用于确定收到的数字数据信号的状态转换。转换检测器在第一时刻、第二时刻、和第三时刻采样所收到的数字数据信号，并确定在第一时刻和第二时刻之间或者第一时刻和第三时刻之间是否发生状态转换，并生成递增/递减信号，以表示转换的位置。选通脉冲调节电路基于递增/递减信号生成选通脉冲信号。捕获电路使用选通脉冲信号捕获收到的数字数据信号。

Description

用于自动测试仪器的跟踪器电路和方法
技术领域
本发明涉及自动测试领域，更具体低，涉及一种用于自动测试仪器的跟踪器电路和方法。
背景技术
自动测试仪器系统用于测试集成电路设备或IC。该测试涉及带有依时性数据的功能性测试。自动测试仪器系统(还称为“ATE测试器”)通常包括连接至控制计算器的测试电路。控制计算器提供用户界面，用于接收和存储功能性的测试式样和时序数据(称为“测试向量”)，从而使测试电路能够将激励信号提供给待测设备(device-under-text)或DUT。其还包括接收和估计DUT响应输出信号。对DUT输出信号进行估计从而确定DUT的参数和运算特性。存储的式样功能性测试在集成电路设备生产过程中能够提供一个严格的步骤，以提供设备的参数和运算特性。
本发明的发明人意识到，这种测试是否有效取决于测试器和DUT是否能够精确同步。这是因为，当时钟速度增加至千兆赫及以上时，测试是否有效就更加依赖于精确的时钟同步。高频时，不精确的时钟和数据同步很容易就会产生错误的测试结果，这是因为错误的容限随着待测设备的工作速度的增加而减小。如下文所述，这种情况可能发生，是因为数据转换时间或“抖动频带(jitter band)”在数据信号中具有更大的百分比，因此从根源上增加了错误测试结果。
目前需要一种装置和/或方法，用于确保正确检测到响应数据信号。因此，本发明的发明人确定，我们需要一种手段，将测试器时钟信号与进入的DUT响应数据信号进行同步，以使响应数据信号的检测远离抖动频带。
发明内容
在一个实施例中，一种数字数据信号捕获电路用于对收到的数字数据信号进行同步，包括转换检测器。转换检测器具有数字数据信号采样器和早/晚转换检测器。数字数据信号采样器在第一时刻、第二时刻、和第三时刻采样并保持收到的数字数据信号。早/晚转换检测器与数字数据信号采样器相通信，早/晚转换检测器被配置为在第一时刻、第二时刻、和第三时刻接收所收到的数字数据信号的采样，并根据所收到的采样确定在第一时刻和第二时刻之间是否发生状态转换，在第一时刻和第三时刻之间是否发生状态转换，并基于状态转换的时刻位置生成表示转换位置的递增/递减信号。选通脉冲调节电路连接至转换检测器，以接收递增/递减信号。根据递增/递减信号，选通脉冲调节电路基于转换的位置表示生成选通脉冲信号。数字数据信号捕获电路包括电路，被连接为接收数字数据信号，并被连接为与选通脉冲调节电路相通信，以接收选通脉冲信号，从而在选通脉冲信号的定时处捕获所收到的数字数据信号。
数字数据信号采样器包括第一跟踪触发器、第二跟踪触发器、和第三跟踪触发器。第一跟踪触发器用于在第一时刻和第三时刻捕获和保持所收到的数字数据信号。第二跟踪触发器用于在第二时刻捕获和保持所收到的数字数据信号。第三跟踪触发器与第一跟踪触发器相通信，用于接收在第一时刻捕获的所收到的数字数据信号，用于进行存储，直至第三时刻。
数字数据信号采样器还包括时钟发生器，用于生成第一定时信号和第二定时信号。第一定时信号与第二定时信号具有约90°的相位差。时钟发生器被连接为在第一时刻和第三时刻将第一定时信号提供至第一跟踪触发器，以捕获和保持所收到的数字数据信号。时钟发生器被连接为将第一定时信号提供至第三触发器，以接收在第一时刻捕获的所收到的数字数据信号，用于进行存储，直至第三时刻。时钟发生器被连接为在第二时刻将第二定时信号提供至第二触发器，以捕获和保持在第二时刻所收到的数字数据信号。
早/晚转换检测器包括第一比较电路，与第一触发器和第三触发器相通信，以生成转换发生信号，表示在第一时刻和第三时刻之间发生转换，从而生成递减转换信号。早/晚转换检测器还包括第二比较电路，与第二触发器和第三触发器相通信，以表示在第一时刻和第三时刻之间发生转换。
选通脉冲调节电路包括持久性上/下计数器、数模转换器、和可变延时元件。持久性上/下计数器经或树与转换检测器相通信，以接收递增/递减信号，并被配置为递增持久性上/下计数器，以便调节选通脉冲数字值信号。数模转换器与持久性上/下计数器相通信。持久性上/下计数器可以是可编程的多比特计数器，被调节为限制所收到的数字数据信号的重复率。可变延时元件与数模转换器相通信，用于基于数模转换器的输出调节主振荡器选通脉冲信号，以生成选通脉冲信号。可变延时元件将选通脉冲信号提供至捕获电路，用于捕获所收到的数字数据信号。
数字数据信号捕获电路还包括：或树形电路，其与转换检测器相通信。或树形电路在所收到的数字数据信号的每个周期中的预定数量的时钟周期内接收递增/递减转换信号，以确保数字数据信号捕获电路不震荡，并且不会不稳定。
在多个实施例中，数字数据信号捕获电路还包括跟踪器控制器。跟踪器控制器与式样发生器相通信，用于接收跟踪器控制信号，并与转换检测器和选通脉冲调节电路相通信，以按照跟踪器控制信号的函数定位选通脉冲信号。
在多个实施例中，一种数字数据信号捕获方法用于对收到的数字数据信号进行同步。该方法包括检测所收到的数字数据信号的转换。检测转换包括：在第一时刻、第二时刻、和第三时刻采样并保持所收到的数字数据信号。之后，确定在第一时刻和第二时刻之间或者第一时刻和第三时刻之间是否发生状态转换。生成递增信号或递减信号中的一个，以提供在第一时刻和第二时刻之间或者第二时刻和第三时刻之间的状态转换的位置表示。基于递增信号和递减信号调节选通脉冲信号。使用选通脉冲信号捕获接收到的数字数据信号的数字数据信号状态值。
在第一时刻、第二时刻、和第三时刻采样所收到的数字数据信号可以包括生成第一定时信号和第二定时信号。第一定时信号与第二定时信号具有约90°的相位差。在第一时刻和第三时刻提供第一定时信号，以捕获和保持所收到的数字数据信号。第一定时信号被连接为提供第一定时信号，以接收在第一时刻捕获的所收到的数字数据信号，用于进行存储，直至第三时刻。在第二时刻提供第二定时信号，以捕获和保持在第二时刻所收到的数字数据信号。生成选通脉冲信号可以包括对选通脉冲与收到的数字数据信号进行同步，使得在所收到的数字数据信号的多个抖动频带的中间检测到数字数据信号状态值。
附图说明
图1是自动测试仪器系统的简化框图。
图2是连接有待测设备的自动测试仪器系统的简化框图。
图3是用于捕获和同步多个实施例中的DUT数字输出信号的自动检测仪器定时时钟和示例性DUT数字输出信号的曲线图。
图4是用于数字数据信号捕获的转换检测电路的一些实施例的逻辑示意图。
图5是用于DUT数字输出捕获的数据捕获电路的实施例的简化框图。
图6是或树形电路和持久性上/下计数器的一个实施例的逻辑示意图。
图7是用于捕获DUT数字输出的数据捕获电路的另一实施例的框图。
图8示出了数字数据信号中抖动频带的实例。
具体实施方式
快速数据通信(即在两个集成电路中传输数据)的主要制约因素是接收触发器或锁存器上的数据安装和保持时间的时钟。我们可以用各种不同方法来解决捕获在两个集成电路之间的边界穿过的数据。一种同步方法包括在两条分离的传输路径上同时发送时钟和数据。这一般称作源同步。
另一种方法是通过使用能够从数据中提取时钟的协议对数据和时钟进行编码来将时钟嵌入数据中。还有一种方法是使用提供“握手”反馈数字数据信号的双向通信协议，以通知发射器其需要相对地提前或滞后进行数据传送，以便补偿发射集成电路和接收集成电路之间的不同步。
上述技术可以单独使用或结合使用，以使数据能够在待测设备和自动检测仪器系统之间进行传输。
图1是自动检测仪器系统5的实例的简化框图。自动检测仪器5包括控制计算机(未示出)，典型地设置在测试主框架10中，其与测试头15进行通信。测试头15连接至设备接口板或DIB 20。DIB 20与DUT 25电接触，用于测试待测设备。待测设备25可以是封装硅管芯(die)、或者是含有多个探针测试芯片的半导体晶片。
自动测试仪器系统5包括测试电路(未示出)，用于生成激励信号并对来自DUT 25的响应信号进行估计。根据这个实施例，该电路(未示出)可以包括：电源；信号式样、格式、和定时生成器；管脚电子件；以及输入/输出驱动器，其中一些器件位于测试头15中，一些器件位于测试器主框架10中。此外，该电路(未示出)还可以包括信号捕获与估计电路。
图2是连接有待测设备的自动测试仪器系统的一种可能性实施例的简化框图。自动化测试仪器100具有测试器控制单元105，用于提供待测设备130的参数和功能测试的总体功能性控制。参数和功能测试的定义在测试向量107中描述，其被发送(dispatch)至单独的通道(channel)，用于提供激励输入测试信号并监控待测设备130的响应输出信号。测试向量107传输至测试式样生成器110。测试式样生成器110对测试向量107进行解码，以确定每个通道的激励测试信号的特定式样，从而确定待测设备130的每个输入或输出管脚的特定式样。测试式样生成器110的输出端是激励测试信号格式编制器(formatter)115。激励测试信号格式编制器115接收生成的测试激励信号，并对正确电压幅度的信号和经排列的测试向量的时序进行格式编制。激励测试信号格式编制器115的输出是测试激励信号定时生成器120。测试激励信号定时生成器120调节激励测试信号的定时，使得激励测试信号被正确排列为符合待测设备130的定时规格。测试激励信号定时生成器120的输出端是测试激励信号驱动器125的输入端。测试激励信号驱动器125提供适当的源阻抗和驱动电流以及驱动电压，以符合待测设备130的输入要求。来自测试激励信号驱动器125的测试激励信号127被施加至待测设备130。
测试响应信号132是由待测设备130响应于测试激励信号驱动器125的输入而生成的信号，并且是到测试响应比较器/负载电路135的输入。测试响应比较器/负载电路135为携带测试响应信号132的传输线(印制电路区、连接件、以及线缆)提供适当的末端负载装置。测试响应比较器/负载电路135还具有用于确定测试响应信号132的电压状态的比较器电路。如果测试响应信号132是数字数据信号(即，逻辑1或逻辑0或逻辑状态)。备选地，如果测试响应信号132是模拟信号，则比较器实际上可以是模数转换器，用于采样模拟测试响应信号132，以进行进一步的估计。
经恢复的测试响应信号132从测试响应比较器/负载电路135传输至响应数字数据信号捕获电路140。响应数字数据信号捕获电路140建立了经恢复的测试响应信号132的定时，以确保相对于自动测试仪器系统100的定时来正确接收测试响应信号132。之后，测试响应信号132传输至测试响应信号格式恢复电路145。测试响应信号格式恢复电路145解析测试响应信号132的格式，以确保测试响应信号132的格式被正确解析。之后，测试响应信号132传输至测试响应信号误差比较和记录电路150。测试响应信号误差比较和记录电路150从测试式样生成器110接收期望的响应信号112，用于将其与经恢复的、定时的、以及格式编制的测试响应信号147进行比较。比较的结果被编译成测试结果报告152，该报告被传输至测试器控制单元105，用于进行进一步的处理和估计。测试器控制单元105可以包括诸如什穆(shmoo)图生成器的控制功能电路(未示出)，用于将控制信号提供至功能模块110、115、120、125、135、140、145、以及150，以对测试激励信号127的定时和测试响应信号132的获取进行改进。
在自动测试仪器系统100中，测试响应信号132可以被结构化为具有源同步数字数据、含嵌入时钟的数字数据、或含用于提供上述“握手”反馈数据的双向通信协议的数字数据。此外，任何新设计的数据传输协议均要被接收到，并且需要进行同步，以便接收到测试响应信号132。不需要实现每种应用的数据偏斜管理(data skew management)的每种时钟形式的特定解决方案，我们需要的是实现应能够对来自待测设备130的数字数据信号(即，数据和/或时钟)与自动检测仪器100的集成电路传输的信号进行同步。此外，我们还需要提供一种电路，无论使用什么类型的数据协议和时钟方案，其实际上均跟踪进入的数字数据信号转换并基于转换跟踪调整数字数据信号眼(eye)的中心的选通脉冲(strobe)。数字数据信号眼是连续数字数据信号的抖动频带之间的边界。
图8示出了数字数据信号中的抖动频带的实例。抖动频带801a和801b是相对于数字数据信号800的标称的周期时间的连续转换数字数据信号800的转换的波动。在高频(即，约1千兆赫(1Gbps)或更高的频率)时，在数字数据信号眼803中或抖动频带之间获取可信赖的数据可能是一件十分棘手的问题，这是因为抖动频带占用了相当大百分比的数字数据信号800。
在多种实施例中，数字数据信号捕获电路确定数字数据信号转换的发生时刻。应注意，术语“数字数据信号”是指由数字数据信号捕获电路的所有实施例捕获和同步的任何数据或时钟信号。之后，数字数据信号捕获电路检测相对于接收电路的时钟，转换比预期要早还是晚。之后，在同方向上移动时钟的选通脉冲信号定时位置。
图3是多个实施例的用于捕获和同步DUT的响应数字数据信号的自动检测仪器定时时钟和待测设备(DUT)响应数字数据信号输出的曲线图。DUT数字响应信号输出205是从DUT到图2的激励测试信号127的响应。图2的测试器控制单元105生成跟踪时钟、相位上相差90°的Track_Clk_early 210和Track_Clk_late 212。Track_Clk_early 210的下降沿比Track_Clk_late 212早四分之一个周期到达。跟踪时钟、Track_Clk_early 210和Track_Clk_late 212中的每一个均用于采样数字响应信号输出205。在Track_Clk_late 212的下降沿时刻A 215时采样数字响应信号输出205。在Track_Clk_early 210的上升沿时刻B 220时采样数字响应信号输出205。在Track_Clk_late 212的上升沿时刻C 225时采样数字响应信号输出205。
对时刻A 215和时刻C 225的数字逻辑状态进行逻辑比较，以确定转换是否发生在时刻A 215和时刻C 225采样之间的时间段。对时刻A 215和时刻B 220的数字逻辑状态进行逻辑比较，以确定转换是否发生在时刻A 215和时刻B 220采样之间的时间段。如果时刻A 215和时刻C 225的数字响应信号输出205的逻辑状态不同(发生转换)以及如果时刻A 215和时刻B 220的数字响应信号输出205的逻辑状态相同(转换稍晚)，则选通脉冲时钟转换位置必须设置在稍后的时刻。备选地，如果时刻A 215和时刻C 225的数字响应信号输出205的逻辑状态不同(发生转换)以及如果时刻A 215和时刻B 220的数字响应信号输出205的逻辑状态相同(转换稍早)，则选通脉冲时钟转换位置必须设置在稍早的时刻。移动选通脉冲时钟转换位置使选通脉冲时钟与数字响应信号输出205同步，以便在数字响应信号输出205的抖动频带之间的中途检测到数字响应信号输出205的数字数据信号状态值。
图4是数字数据信号转换检测电路200的逻辑框图。在该实施例中，转换检测器200检测接收的数字数据信号的状态转换。数字响应信号输出205由数字数据信号采样器电路230从图2的测试响应比较器/负载电路135的输出端接收。数字数据信号采样器电路230采样和保持数字响应信号输出端205，并包括双重复率(double repetition rate，DDR)触发器250、255、和260。双重复率(DDR)触发器250和255接收数字响应信号输出205。DDR触发器250由Track_Clk_early 210进行时钟控制，DDR触发器255由Track_Clk_late 212进行时钟控制。Track_Clk_early 210的上升沿触发DDR触发器250，以在时刻B 220处采样和保持数字响应信号输出205。Track_Clk_late 212的下降沿触发DDR触发器255，以在时刻A 215处采样和保持数字响应信号输出205。
DDR触发器255的输出端连接至DDR触发器260的数据输入端。Track_Clk_late 212是到DDR触发器260的时钟末端的输入。
Track_Clk_late 212的上升沿触发DDR触发器260，以在时刻C 225时在DDR触发器255的输出端处将经采样和保持的数字响应信号传输至DDR触发器260。与此同时，Track_Clk_late 212的上升沿触发DDR触发器255，以在时刻C 225时采样和保持数字响应信号输出205。
早/晚转换检测器280与数字数据信号采样器230相连，以接收经接收的数字数据信号(输出A、B、和C)的采样。早/晚转换检测器280包括异或电路265和270以及与门275。异或电路265对DDR触发器250的输出端B处的采样和保持数字响应信号与DDR触发器260的输出端A处的采样和保持数字响应信号进行逻辑比较，以确定是否在时刻A 215和时刻B 220之间发生转换。异或电路270对DDR触发器255的输出端C处的采样和保持数字响应信号与DDR触发器260的输出端A处的采样和保持数字响应信号进行逻辑比较，以确定是否在时刻A 215和时刻C 225之间发生转换。与门275逻辑地组合信号267和信号272以提供递增信号277，其中，信号267表示时刻A 215处的数字响应信号输出205的逻辑状态等于时刻B 220处的数字响应信号输出205的逻辑状态(A＝B)，信号272表示时刻A 215与时刻C 225之间发生转换(A≠C)，递增信号277表示选通脉冲应当移至稍晚以捕获数字响应信号输出205。异或电路265的不同相输出提供了递减信号282，其中，该不同相输出表示时刻A 215处的数字响应信号输出205的逻辑状态不等于时刻B 220处的数字响应信号输出205的逻辑状态(A≠B)，递减信号282表示选通脉冲应当移至稍晚以捕获数字响应信号输出205。
图5是响应数字数据信号捕获电路140的实施例的框图。测试响应信号132被施加至比较器/负载电路135，如图2所示。比较器/负载电路135接收比较器电平信号134，该信号表示标定测试响应信号132的逻辑状态电平的电平。比较器电路133确定测试响应信号132的逻辑状态电平，并生成数字响应信号输出205，即，到响应数字数据信号捕获电路140的输入。
响应数字数据信号捕获电路140具有主振荡器305，在图5中标示为MOSC，其生成用于捕获数字响应信号205的主选通脉冲时钟307。主选通脉冲时钟307是到选通脉冲调节电路350的输入。选通脉冲调节电路350包括延时单元335，用于提前或延时选通脉冲时钟307，以生成经调节的选通脉冲时钟337，即，到诸如触发器340的数据捕获电路的输入。这也可以基于通道进行操作，即，测试器的每个通道的选通脉冲时钟337可以单独调节，或者单个通道可以用于调节由测试器的所有通道使用的选通脉冲时钟337。
经调节的选通脉冲时钟337被施加至相位生成器310，该相位生成器310生成Track_Clk_early 210和Track_Clk_late 212。Track_Clk_early 210和Track_Clk_late 212是到转换检测器315的定时输入。转换检测器315被结构化并进行操作，如图4所示。数字响应信号205随Track_Clk_early 210和Track_Clk_late 212一起被施加至转换检测器315，如上文参照图4所述。转换检测器315表示数字响应信号输出205的转换是过早还是过晚，因而表示是否需要为捕获数字数据信号205而提前或延时选通脉冲时钟307，以生成数字响应信号345，该数字响应信号345通过测试响应信号格式恢复电路145传输至图2的测试响应信号误差比较和记录电路150。
选通脉冲调节电路350还包括持久性上/下计数器325和数模转换器330。延时元件335的调节电压是数模转换器330的模拟输出电压。施加至数模转换器330的输入端的递增命令INC_DAC 326和递减命令DEC_DAC 328是持久性上/下计数器325的输出端。持久性上/下计数器325输出的递增命令INC_DAC 326和递减命令DEC_DAC 328的值基于由转换检测器315确定的数字响应信号205的转换的时刻。使用数模转换器330设置选通脉冲位置，其中，在延时元件335中，越大的值可以提供越多的延时以将选通脉冲移后，而延时335元件中的越小的值可以提供约少的延时以将选通脉冲前移。
只使用转换检测器315会有很多问题：第一，在当前和未来的应用中，选通脉冲会在8GHz或更高的极高频率上工作。但是很难实现能够在这种高工作频率下以随机递增和递减信号来工作的持久性上/下计数器325。第二，存在一个该电路的环路时间，用于响应选通脉冲位置的改变。数字数据信号捕获会变得不稳定，并随着对其进行纠正而震荡。为了解决这个问题，递增输出277和递减输出282被应用至或树形电路320。由或树形电路320管理极高的时钟频率和潜在的不稳定和/或震荡。或树形电路320的递增输出322和递减输出324控制驱动数模转换器330的持久性上/下计数器325。
第三，在很多情况下，在I/O边界上使用数字数据信号捕获电路，该边界备选地是输入和输出，例如既传输数据又接收数据的存储器的数据管脚。当自动测试仪器100将激励信号提供至待测设备时，数字数据信号捕获电路140必须禁用。应在驱动I/O信号上实现DC使能功能，以恰当地使能或禁用数字数据信号捕获电路140。
图6是一个实施例的或树形电路320和持久性上/下计数器325的逻辑图。或树形电路320包括两串DDR触发器400a、400b、400c、和400d，以及405a、405b、405c、和405d。DDR触发器400a和400b的输出连接至或门410，DDR触发器400c和400d的输出和或门410的输出连接至或门411。DDR触发器405a和405b的输出连接至或门412，DDR触发器405c和405d的输出和或门412的输出连接至或门413。时钟clk_hs 415被施加至DDR触发器400a、400b、400c、和400d，以及405a、405b、405c、和405d中的每一个的时钟输入。来自图5中转换检测器315的递增信号277被施加至DDR触发器400a的数据输入端，而DDR触发器400a、400b、400c中的每一个的输出分别施加至DDR触发器400b、400c、400d的数据输入端。来自图5中转换检测器315的DEC 282被施加至DDR触发器405a的数据输入端，而DDR触发器405a、405b、405c中的每一个的输出分别施加至DDR触发器405b、405c、和405d的数据输入端。
DDR触发器400a的输出和或门410和411的输出被施加至复用器420的输入端。DDR触发器405a的输出和或门412和413的输出被施加至复用器425的输入端。
时钟clk_hs 415被施加至数据触发器430和434。数据触发器430的不同相输出连接至其数据输入端。此外，数据触发器430的不同相输出连接至异或432的输入端。数据触发器432的不同相输出连接至异或432的第二输入端，异或432的输出连接至数据触发器434的数据输入端。该结构提供了一种以因子2或4分割时钟clk_hs 415的电路。时钟clk_hs 415、数据触发器430的同相输出、以及数据触发器434的同相输出连接至复用器435的输入端。复用器420、425、和435的选择栅极线具有每个向量选择信号MPV 440的主震荡周期，该向量选择信号被施加以选择每个DUT时钟周期所应用的采样周期的数量。在该实施例中，每个DUT时钟周期可以存在4个或多于4、2、或1个采样周期。
复用器420的输出是输入至数据触发器445的数据，复用器425的输出是输入至数据触发器450的数据。因此，或树形电路320的递增分支的或门410和411的输出经由复用器420连接至DDR触发器445，而或树形电路320的递减分支的或门412和413的输出经由复用器420连接至DDR触发器450。使用来自复用器435的输出端的经分割的时钟437对数据触发器445和450的时钟输入进行时钟控制。DDR触发器445和450的输出是与门455和460的输入。DDR触发器445和450的同相输出分别是与门455和460的输入，而DDR触发器445和450的反相输出分别是与门460和455的输入。数据触发器445和450的输出的逻辑结合在与门455和460的输出端处生成递增信号322和递减信号324。递增信号322和递减信号324是持久性计数器325的命令符号，用于制动计数的递增或计数的递减。
在最快重复率(div 4)下，递增信号277的四个周期与或门410、411以及或门412、413结合，并使用时钟clk_hs 415除以4来分别将此四个周期时钟控制至中心处的数据触发器445和450。如果在每组四个周期中存在递增和递减指令，则他们彼此抵消，在持久性上/下计数器325处不做动作。当然，这样做并不理想，因为有可能丢失信息，即，一个递减信号有可能抵消三个递增信号277。然而，这种情况下的仿真已经证明，数字数据信号捕获是精确的。在递增信号277经过或树形电路320并被其处理以生成递增信号322之后，重复率会进一步减慢(在一些实施例中，最多减慢至约2G比特每秒，即2Gbps)。更慢的递增和递减信号322和324用于持久性上/下计数器325的输入信号，以进一步减少重复率。持久性上/下计数器325的输出进一步在频率上由分割器电路327和329分割，以生成INC_DAC 326和DEC_DAC328信号。在本实施例中，这使得图5中的数字数据信号选通脉冲时钟337以大约500Mbps或更低的速率从DUT捕获数字数据信号，以在芯片间进行数字数据信号传输。
返回至图5，持久性上/下计数器325的实施例是可编程的三个或四个比特上/下计数器。持久性上/下计数器325跟踪递增322和递减324信号的相关数量。如果持久性上/下计数器325达到最大计数，并且其他递增信号322再次到达，则持久性上/下计数器325重置到中点，并将递增指令INC_DAC 326传输至选通脉冲数模转换器330。如果持久性上/下计数器325递减为1，并且其他递减信号324再次到达，则持久性上/下计数器325重置到中点值，并且持久性上/下计数器325发送递减指令DEC_DAC 328。如果持久性上/下计数器325被编程为3比特，则其将最大重复率除以因子4，而如果持久性上/下计数器325是4比特计数器，则其将最大重复率除以因子8。这使得芯片的最大重复率被限制在250Mbps。另一实施例可以需要在12GHz的时钟速率捕获数字数据信号。在这种情况下，4比特计数器会输出最大重复率375Mbps。除了降低芯片重复率之外，持久性上/下计数器325还用作回路带宽控制的一部分。持久性上/下计数器325的较大计数值会以因子2降低斜率。通常，会使用将数字数据信号铝保持在一定范围内的最小计数值，然而，如果存在稳定性问题，则可取持久性上/下计数器325的最大计数值。
在一些在测试器I/O通道上使用的实施例中，其可能不需跟踪或调节选通脉冲信号，与此同时测试器驱动并发送信号值DUT。在这种情况下，当I/O驱动器开启时，可以使用获取使能信号323禁用持久性计数器325。
图5的响应数字数据信号捕获电路140的实施例示出了捕获数字数据信号的单个路径。然而，在一些自动测试仪器的实施例中，数字数据信号捕获电路140可以使用相位生成器310、转换检测电路315、和或树形电路320，用于在连接至DUT的自动测试仪器系统的多个输入通道内捕获数字数据信号。单个通道的递增信号输出INC 322和递减信号输出DEC 324可以传输至其他数字数据信号捕获电路140上的多个数模转换器330。
图7是另一实施例的响应数字数据信号捕获电路140的框图，其中，数字数据信号捕获电路140的相位发生器310、转换检测电路315、以及或树形电路320用于将递增信号输出INC 522和递减信号输出DEC 524提供至自动测试仪器系统的多个数字数据信号捕获电路140n。为了描述方便，数字数据信号捕获电路140的相位发生器310、转换检测电路315、和或树形电路320统称为跟踪器逻辑电路500。相位发生器310、转换检测电路315、和或树形电路320如图5工作。
跟踪器500的或树形电路320的递增输出522和递减输出524可以带入响应数字数据信号捕获电路540的边界，用于传输至自动测试仪器其他通道的其他响应数字数据信号捕获电路540n(未示出)。递增输出522被施加至复用器505的一个输入端，递减输出524被施加至复用器510的一个输入端。递增输入512和递减输入514从自动测试仪器的其他输入通道的其他响应数字数据信号捕获电路540施加至响应数字数据信号捕获电路540。递增输入512被施加至复用器505的第二输入端，递减输入514被施加至复用器510的第二输入端。
复用器505的输出端和复用器510的输出端分别连接至持久性上/下计数器325的递增输入端和递减输入端。如图所示，复用器505和510用于选择提前或延迟主选通脉冲时钟307是由从自动测试仪器系统中的其他通道施加至响应数字数据信号捕获电路540的外部递增输入512和递减输入514确定的，还是由来自通道跟踪器500的递增输出522和递减输出524确定的。
持久性上/下计数器325、选通脉冲数模转换器330、延时单元335、和捕获触发器340如图5所示工作，除了如下情况外，如果外部递增输入512和递减输入514被选择用于捕获DUT响应输出数字数据信号205，则主选通脉冲时钟307可以根据自动测试仪器的其他通道的其他DUT数字响应输出信号205n的转换而变化。
在一些实施例中，外部递增输入512和递减输入514可以来自如图2所述测试器控制单元105的什穆发生器。什穆发生器提供递增输入信号512和递减输入信号514，以移动选通脉冲信号，从而找到成功捕获DUT数字响应信号输出205的定时边界。
由跟踪器控制电路520生成选择信号515。跟踪器控制信号525(图7中标注为Tracker CTRL)源自图2的式样发生器110。跟踪器控制信号525可以具有4比特，用于控制使能、重置、选择其他通道、以及排列(train)模式选择的功能。使能信号使所有通道上的所有使能转换检测器跟随器逻辑电路500开始在递增输出端522上发送递增指令，以及在递减输出端524上发出递减指令，以跟随DUT所有输出信号的DUT数字响应输出信号205。重置命令使所有通道上的所有持久性上/下计数器325返回至重置值。重置值是每个计数器的DC可编程值。选择其他通道使所有使能的递增复用器505和递减复用器510从局部递增输出信号522和局部递减输出信号524切换至外部递增输入信号512和递减输入信号514。选择其他通道功能主要用于跟踪响应数据总线，其中，单独的参考时钟是从DUT传输的。仅输入通道(其上接收该单独的时钟)会使用局部信号进行保持，其他通道的其他所有持久性上/下计数器325从接收单独时钟的通道接收递增和递减指令，作为递增输入512和递减输入514。自动测试仪器的控制功能包括使任意接收响应通道成为递增和递减指令的源(作为递增输入512和递减输入514)的逻辑电路，并且自动测试仪器的所有其他相关通道紧随其后。
排列模式(train mode)使能递增输出522，以使递减输出524控制持久性上/下计数器325滑过频率为主振荡器305频率的四分之一的时钟(M4)周期。排列模式指令作为一个跟踪器控制信号525使跟踪器控制电路能够激活排列信号530。排列信号530是与门535的输入。与门535的第二输入是递增输入512。排列信号530和递增输入512的逻辑结合产生必要的递减输出信号524，用于控制持久性上/下计数器325的滑动。
排列模式用于将主选通脉冲时钟307定位在初始设备配置的主选通脉冲时钟307的延时范围的中心。排列信号530和递增输入512的逻辑结合还用于重置，以将数模转换器330重新定位在中心。排列模式仅在图6的每个向量选择信号MPV 440的主振荡器周期被设置在因子2、4、8的情况下应用。每个向量选择信号MPV 440的主振荡器周期设置为因子1通常会定位为中心，下面将对此进行描述。
选通脉冲设置中测试器对变化的响应的什穆或什穆图可以实现为排列模式的变化。什穆用于通过移动选通脉冲直至比较器从失败到通过来寻找边缘。图2中的测试器控制单元105内的什穆发生器发出连续的递增或递减命令，从而将选通脉冲位置移动需要的量。什穆命令可以通过跟踪器控制520实现。由于跟踪器控制信号525的使能和排列模式比特不是在什穆时使用的，故它们可以用作什穆的递增和递减比特。备选地，递增和递减什穆指令可以传递至复用器505和510。
在多个实施例中，控制数模转换器330的持久性上/下计数器325需要具有1、2、4、8个最低有效位的可编程递增和递减值。目前，设计将9比特计数器与500ps延时范围相结合。这用于控制环路增益，其反过来影响环路稳定性。
未示出的是自动测试仪器系统的所有通道的每个数模转换器330的增益调节。增益调节修改数模转换器330的输出信号，使得延时元件335的延时范围在自动测试仪器系统的所有输入通道内匹配5％或更多。在单独的参考时钟从DUT传输并且多个输入通道必须跟随单独的参考时钟参考通道的情况下，以上描述是需要的。在单独的参考时钟的转换之后发送至从通道的递增输入信号512和递减输入信号514需要将跟踪点移动与用于接收单独参考时钟(5％以内)的参考通道相同的量。
应注意，为了减少捕获的数字响应信号345的带宽需求，递增输出信号522和递减输出信号524被编码，使得转换而非电平用于表示一定的动作。这有效地使带宽需求减少了一半。此外，响应数字数据信号捕获电路540不会同时生成递增输出522和递减输出524。在现有技术的一些实施例中，根据持久性上/下计数器325的大小，递增输出522和递减输出524的最近距离可以是2-4ns。
虽然已经详细示出并参照其实施例描述了本发明，本领域技术人员应理解，在不背离本发明精神和范围的前提下，可以对本发明进行各种形式和细节上的改进。

Claims (35)

1.一种数字数据信号捕获电路，用于对收到的高频数字数据信号进行同步，所述数字数据信号捕获电路包括：
a）转换检测器，包括：
1）数字数据信号采样器，用于在第一时刻、第二时刻、和第三时刻采样并保持收到的数字数据信号；和
2）早/晚转换检测器，与所述数字数据信号采样器相通信，所述早/晚转换检测器被配置为在所述第一时刻、所述第二时刻、和所述第三时刻接收所收到的数字数据信号的采样，并根据所收到的采样确定在所述第一时刻和所述第二时刻之间是否发生状态转换，在所述第一时刻和所述第三时刻之间是否发生状态转换，并基于所述状态转换的发生生成递增转换信号和递减转换信号；
b）选通脉冲调节电路，连接在所述数字数据捕获电路中，并被配置为基于所述早/晚转换检测器的所述递增转换信号和所述递减转换信号生成选通脉冲信号；以及
c）捕获电路，被配置为使用所述选通脉冲信号捕获所述数字数据信号。
2.根据权利要求1所述的数字数据信号捕获电路，其中，所述数字数据信号采样器包括：
a）第一跟踪触发器，用于在所述第一时刻和所述第三时刻捕获和保持所收到的数字数据信号；
b）第二跟踪触发器，用于在所述第二时刻捕获和保持所收到的数字数据信号；以及
c）第三跟踪触发器，与所述第一跟踪触发器相通信，用于接收在所述第一时刻捕获的所收到的数字数据信号，用于进行存储，直至所述第三时刻。
3.根据权利要求2所述的数字数据信号捕获电路，其中，所述数字数据信号采样器还包括：时钟发生器，用于生成第一定时信号和第二定时信号，其中，所述第一定时信号与所述第二定时信号具有90°的相位差，以及其中，所述时钟发生器被连接为在所述第一时刻和所述第三时刻将所述第一定时信号提供至所述第一触发器，以捕获和保持所收到的数字数据信号，并被连接为将所述第一定时信号提供至所述第三触发器，以接收在所述第一时刻捕获的所收到的数字数据信号，用于进行存储，直至所述第三时刻，以及被连接为在所述第二时刻将所述第二定时信号提供至所述第二触发器，以捕获和保持在所述第二时刻所收到的数字数据信号。
4.根据权利要求2所述的数字数据信号捕获电路，其中，所述早/晚转换检测器包括：第一比较电路，与所述第二触发器和所述第三触发器相通信，以生成转换发生信号，表示在所述第一时刻和所述第二时刻之间发生所述转换，从而生成所述递减转换信号。
5.根据权利要求4所述的数字数据信号捕获电路，其中，所述早/晚转换检测器还包括：
a）第二比较电路，与所述第一触发器和所述第三触发器相通信，以表示在所述第一时刻和所述第三时刻之间发生所述转换；以及
b）逻辑电路，与所述第一比较电路和所述第二比较电路相通信，以生成所述递增转换信号。
6.根据权利要求1所述的数字数据信号捕获电路，还包括：或树形电路，连接在所述早/晚转换检测器与所述选通脉冲调节电路之间，以及其中，所述选通脉冲调节电路被配置为基于来自所述或树形电路的递增和递减选通脉冲信号生成选通脉冲信号。
7.根据权利要求6所述的数字数据信号捕获电路，其中，所述捕获电路与可变延时元件相通信，以从所述可变延时元件接收所述选通脉冲信号。
8.根据权利要求6所述的数字数据信号捕获电路，其中，所述选通脉冲调节电路包括：
a）持久性上/下计数器，被连接为接收所述递增选通脉冲信号和所述递减选通脉冲信号；
b）数模转换器，与所述持久性上/下计数器相通信；以及
c）可变延时元件，与所述数模转换器相通信，用于基于所述数模转换器的输出调节主振荡器选通脉冲信号，以生成所述选通脉冲信号。
9.根据权利要求8所述的数字数据信号捕获电路，其中，所述或树形电路连接在所述转换检测器和所述持久性上/下计数器之间，用于在所收到的数字数据信号的每个周期中的预定数量的时钟周期内从所述早/晚转换检测器接收所述递增和递减转换信号，以抑制所述数字数据信号捕获电路中的震荡。
10.根据权利要求6所述的数字数据信号捕获电路，其中，所述或树形电路包括：
a）递增支路，被连接为从所述早/晚转换检测器接收递增转换信号，所述递增支路包括：
1）多个串联连接的触发器，其输出端与递增或电路相通信；
2）递增触发器，其输入端与所述递增或电路的输出端相通信，所述递增触发器的时钟信号输入端与被分割的时钟信号相通信，所述递增触发器的输出端与所述持久性上/下计数器的递增输入端相通信；以及
b）递减支路，被连接为从所述早/晚转换检测器接收递减转换信号，并将递减信号提供至所述持久性上/下计数器，所述递减支路包括：
1）多个串联连接的触发器，其输出端与递减或电路相通信；以及
2）递减触发器，与所述递减或电路的输出端相通信，所述递减触发器的时钟信号输入端与被分割的时钟信号相通信，所述递减触发器的输出端与所述持久性上/下计数器的递减输入端相通信。
11.根据权利要求10所述的数字数据信号捕获电路，其中，所述递增触发器的同相输出端和所述递减触发器的反相输出端连接至递增支路与门，以及其中，所述递减触发器的同相输出端和所述递增触发器的反相输出端连接至递减支路与门，所述递增支路与门和所述递减支路与门连接至所述持久性上/下计数器。
12.根据权利要求6所述的数字数据信号捕获电路，其中，所述持久性上/下计数器是可编程的多比特计数器，被调节为限制所收到的数字数据信号的重复率。
13.根据权利要求1所述的数字数据信号捕获电路，还包括：跟踪器控制器，与式样发生器相通信，用于接收跟踪器控制信号，并与所述转换检测器和所述选通脉冲调节电路相通信，以按照所述跟踪器控制信号的函数定位所述选通脉冲信号。
14.一种自动测试仪器系统，包括：
a）多个数字数据信号捕获电路，用于对从与待测设备相通信的多个通道中收到的数字数据信号进行同步，每个所述数字数据信号捕获电路包括：
1）转换检测器，包括：
i）数字数据信号采样器，用于在第一时刻、第二时刻、和第三时刻采样并保持收到的数字数据信号；和
ii）早/晚转换检测器，与所述数字数据信号采样器相通信，所述早/晚转换检测器被配置为在所述第一时刻、所述第二时刻、和所述第三时刻接收所收到的数字数据信号的采样，并根据所收到的采样确定在所述第一时刻和所述第二时刻之间是否发生状态转换，在所述第一时刻和所述第三时刻之间是否发生状态转换，并基于所述状态转换的发生生成递增转换信号和递减转换信号；
2）或树形电路，连接至所述早/晚转换检测器；
3）选通脉冲调节电路，连接至所述或树形电路，所述选通脉冲调节电路被配置为基于所述或树形电路的递增选通脉冲信号和递减选通脉冲信号生成选通脉冲信号；以及
4）捕获电路，被配置为使用所述选通脉冲信号捕获所述数字数据信号。
15.根据权利要求14所述的自动测试仪器系统，其中，所述数字数据信号采样器包括：
a）第一跟踪触发器，用于在所述第一时刻和所述第三时刻捕获和保持所收到的数字数据信号；
b）第二跟踪触发器，用于在所述第二时刻捕获和保持所收到的数字数据信号；以及
c）第三跟踪触发器，与所述第一跟踪触发器相通信，用于接收在所述第一时刻捕获的所收到的数字数据信号，用于进行存储，直至所述第三时刻。
16.根据权利要求15所述的自动测试仪器系统，其中，所述数字数据信号采样器还包括：时钟发生器，用于生成第一定时信号和第二定时信号，其中，所述第一定时信号与所述第二定时信号具有90°的相位差，以及其中，所述时钟发生器被连接为在所述第一时刻和所述第三时刻将所述第一定时信号提供至所述第一触发器，以捕获和保持所收到的数字数据信号，并被连接为将所述第一定时信号提供至所述第三触发器，以接收在所述第一时刻捕获的所收到的数字数据信号，用于进行存储，直至所述第三时刻，以及被连接为在所述第二时刻将所述第二定时信号提供至所述第二触发器，以捕获和保持在所述第二时刻所收到的数字数据信号。
17.根据权利要求16所述的自动测试仪器系统，其中，所述早/晚转换检测器包括：第一比较电路，与所述第二触发器和所述第三触发器相通信，以生成转换发生信号，表示在所述第一时刻和所述第二时刻之间发生所述转换，从而生成所述递减转换信号。
18.根据权利要求17所述的自动测试仪器系统，其中，所述早/晚转换检测器还包括：
a）第二比较电路，与所述第一触发器和所述第三触发器相通信，以表示在所述第一时刻和所述第三时刻之间发生所述转换；以及
b）逻辑电路，与所述第一比较电路和所述第二比较电路相通信，以生成所述递增转换信号。
19.根据权利要求18所述的自动测试仪器系统，其中，所述选通脉冲调节电路包括：
a）持久性上/下计数器，被连接为接收所述递增选通脉冲信号和所述递减选通脉冲信号；
b）数模转换器，与所述持久性上/下计数器相通信；以及
c）可变延时元件，与所述数模转换器相通信，用于基于所述数模转换器的输出调节主振荡器选通脉冲信号，以生成所述选通脉冲信号。
20.根据权利要求19所述的自动测试仪器系统，其中，所述捕获电路与所述可变延时元件相通信，以从所述可变延时元件接收所述选通脉冲信号。
21.根据权利要求19所述的自动测试仪器系统，其中，所述或树形电路连接在所述转换检测器和所述持久性上/下计数器之间，用于在所收到的数字数据信号的每个周期中的预定数量的时钟周期内从所述早/晚转换检测器接收所述递增转换信号和所述递减转换信号，以抑制所述数字数据信号捕获电路中的震荡。
22.根据权利要求19所述的自动测试仪器系统，其中，所述持久性上/下计数器是可编程的多比特计数器，被调节为限制所收到的数字数据信号的重复率。
23.根据权利要求14所述的自动测试仪器系统，其中，所述数字数据信号捕获电路，还包括：跟踪器控制单元，与式样发生器相通信，用于接收跟踪器控制信号，并与所述转换检测器和所述选通脉冲调节电路相通信，以按照所述跟踪器控制信号的函数定位所述选通脉冲信号。
24.根据权利要求14所述的自动测试仪器系统，所述数字数据信号捕获电路还包括：递增/递减选择器电路，与所有所述多个数字数据信号捕获电路相通信，以选择所述递增/递减选择器电路中的一个用于基于选择信号的状态递增或递减所述持久性上/下计数器。
25.根据权利要求24所述的自动测试仪器系统，其中，递增/递减选择器电路还与所述测试器控制单元内的什穆发生器相通信，用于递增或递减以调整所述选通脉冲信号。
26.一种数字数据信号捕获方法，用于对收到的数字数据信号进行同步，所述方法包括：
a）检测所收到的数字数据信号的转换，其中，检测所述转换包括：
1）在第一时刻、第二时刻、和第三时刻采样并保持所收到的数字数据信号；
2）确定在所述第一时刻和所述第二时刻之间或者所述第一时刻和所述第三时刻之间是否发生状态转换；和
3）生成递增转换信号或递减转换信号中的一个，以提供在所述第一时刻和所述第二时刻之间或者所述第二时刻和所述第三时刻之间的所述状态转换的位置表示；
b）基于所述递增转换信号或所述递减转换信号中的一个调节选通脉冲信号；以及
c）使用所述选通脉冲信号捕获所收到的数字数据信号的数字数据信号状态值。
27.根据权利要求26所述的方法，其中，在所述第一时刻、所述第二时刻、和所述第三时刻采样所收到的数字数据信号包括：
a）生成第一定时信号和第二定时信号，其中，所述第一定时信号与所述第二定时信号具有90°的相位差；
b）在所述第一时刻和所述第三时刻提供所述第一定时信号，以捕获和保持所收到的数字数据信号，并被连接为提供所述第一定时信号，以接收在所述第一时刻捕获的所收到的数字数据信号，用于进行存储，直至所述第三时刻；
c）在所述第二时刻提供所述第二定时信号，以捕获和保持在所述第二时刻所收到的数字数据信号。
28.根据权利要求26所述的方法，还包括：向或树提供所述递增转换信号或所述递减转换信号中的一个，并调节基于来自所述或树的所述递增选通脉冲信号和所述递减选通脉冲信号的选通脉冲信号。
29.根据权利要求28所述的方法，其中，调节基于来自所述或树的所述递增选通脉冲信号和所述递减选通脉冲信号的选通脉冲信号包括：将所述或树的所述递增选通脉冲信号和所述递减选通脉冲信号提供至持久性计数器，将所述持久性计数器的输出提供至延时电路，以调节所述选通脉冲信号。
30.根据权利要求29所述的方法，其中，所述或树形电路在所收到的数字数据信号的每个周期中的预定数量的时钟周期内从所述早/晚转换检测器接收所述递增和递减转换信号，以抑制所述数字数据信号捕获电路中的震荡。
31.根据权利要求26所述的方法，其中，生成所述选通脉冲信号包括：对所述选通脉冲与所收到的数字数据信号进行同步，以便在所收到的数字数据信号的多个抖动频带的中间检测到数字数据信号状态值。
32.一种自动测试电子电路的方法，包括：
a）对从与待测设备相通信的多个通道中收到的数字数据信号进行捕获和同步，包括：
1）检测所收到的数字数据信号的转换，其中，检测所述转换包括：
i）在第一时刻、第二时刻、和第三时刻采样并保持所收到的数字数据信号；
ii）确定在所述第一时刻和所述第二时刻之间以及所述第一时刻和所述第三时刻之间是否发生状态转换；和
iii）生成递增转换信号或递减转换信号中的一个，以提供在所述第一时刻和所述第二时刻之间或者所述第二时刻和所述第三时刻之间的所述状态转换的位置表示；
2）向或树提供所述递增转换信号或所述递减转换信号中的一个；
3）基于所述或树的所述递增选通脉冲信号和所述递减选通脉冲信号调节选通脉冲信号；以及
4）使用所述选通脉冲信号捕获所收到的数字数据信号的数字数据信号状态值。
33.根据权利要求32所述的方法，其中，在所述第一时刻、所述第二时刻、和所述第三时刻采样所收到的数字数据信号包括：
a）生成第一定时信号和第二定时信号，其中，所述第一定时信号与所述第二定时信号具有90°的相位差；
b）在所述第一时刻和所述第三时刻提供所述第一定时信号，以捕获和保持所收到的数字数据信号，并被连接为提供所述第一定时信号，以接收在所述第一时刻捕获的所收到的数字数据信号，用于进行存储，直至所述第三时刻
c）在所述第二时刻提供所述第二定时信号，以捕获和保持在所述第二时刻所收到的数字数据信号。
34.根据权利要求32所述的方法，还包括：
a）通过调节所述选通脉冲信号预定的量并确定所收到的数字数据信号的式样敏感度来对所述选通脉冲信号进行什穆处理；以及
b）基于选择信号的状态在检测所收到的数字数据信号的转换和对所述选通脉冲信号进行什穆处理之间进行选择。
35.根据权利要求32所述的方法，基于来自所述或树的所述递增选通脉冲信号和所述递减选通脉冲信号调节选通脉冲信号包括：将所述或树的所述递增选通脉冲信号和所述递减选通脉冲信号提供至持久性计数器，将所述持久性计数器的输出提供至延时电路，以调节所述选通脉冲信号。
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