CN102340362A - 通信测试电路、电子器件、接收电路、发送电路和晶片 - Google Patents

Abstract

本发明涉及通信测试电路、电子器件、接收电路、发送电路和晶片。提供了通信测试电路，包括：发送单元，该发送单元包括通过调制基准时钟信号而生成经调制的时钟信号的扩展频谱时钟生成器，生成伪随机图案的伪随机二进制序列生成器，和通过基于经调制的时钟信号调制伪随机图案而生成发送信号的信号发生器；接收单元，该接收单元包括接收发送信号并且从发送信号恢复伪随机图案的时钟和数据恢复电路，和比较恢复的伪随机图案与预设的伪随机图案并且输出指示错误信息的信号的检测器；和控制单元，该控制单元根据从接收单元输入的、指示错误信息的信号来计数错误数目并且基于计数结果而确定时序容限。

Description

通信测试电路、电子器件、接收电路、发送电路和晶片

对相关申请的交叉引用

本申请基于并且要求于2010年6月4日提出的日本专利申请No.2010-128859和于2011年3月8日提出的日本专利申请No.2011-50164的优先权利益，其公开在此通过引用而被整体并入。

技术领域

本发明涉及通信测试电路、电子器件、接收电路、发送电路、半导体集成电路和晶片。

背景技术

在消费者电子设备，尤其是处理诸如全高清视频数据的高容量视频数据的数字AV器件中，从低速并行通信到高速串行通信的转变在相同基板的LSI(大规模集成)之间、在不同基板的LSI之间、在器件等之间加速。

在其中实现大规模生产的这个领域中，在高质量和低成本之间的协调性是重要的，并且还在高速串行通信领域中，要求实现以低成本防止缺陷产品到达市场的系统。

作为现有技术，通常执行以下方法。

方法1：作为在发送端处的测试方法，通过使用示波器的波形测量而执行时序容限(timing margin)的定量评价。

方法2：作为在接收端处的测试方法，通过使用带有抖动生成功能的数据生成器的抖动公差测量而执行时序容限的定量评价(参考日本未审定专利公开No.2005-233933)。

方法3：通过在发送端处的电路中结合伪随机二进制序列生成器并且在结合于接收端处的电路中的伪随机图案检测器中检查数据通信错误存在与否而执行串行通信部分的测试。

发明内容

根据方法1和2，时序容限的定量评价能够得以执行。然而，因为测量占用时间，所以难以在装运之前将那些方法百分之百应用于测试。

在另一方面，方法3能够在装运之前被百分之百应用于测试。然而，因为方法3确定通信错误的存在与否，所以它不能定量地确定时序容限的存在与否。因此，根据方法3，存在未能实现在设计阶段设定的时序容限的产品作为非缺陷产品而被装运的可能性。

本发明的第一方面是一种通信测试电路，包括：发送单元，该发送单元包括通过调制基准时钟信号而生成经调制的时钟信号的扩展频谱时钟生成器，生成伪随机图案的伪随机二进制序列生成器，和通过基于经调制的时钟信号调制伪随机图案而生成发送信号的信号发生器；接收单元，该接收单元包括接收发送信号并且从发送信号恢复伪随机图案的时钟和数据恢复电路，和比较恢复的伪随机图案与预设的伪随机图案并且输出指示错误信息的信号的检测器；和控制单元，该控制单元根据从接收单元输入的、指示错误信息的信号来计数错误数目并且基于计数结果而确定时序容限。

该通信测试电路应用控制扩展频谱时钟生成器的调制设置的机制，扩展频谱时钟生成器通常作为标准设备被包括在发送端器件中，从而减少EMI，和在接收端器件的时钟和数据恢复电路中看到的、当跟踪频率调制时发生的跟踪偏移特性，并且不需要任何专门的测量仪器。因此，发送单元和接收单元能够不仅用于测试而且还用于正常操作，并且可能以低成本并且在短时间内定量地确定串行通信中的发送/接收时序容限。

本发明的第二方面是一种电子器件，包括上述通信测试电路。发送单元和接收单元能够由此不仅用于测试而且还用于正常操作，并且可能以低成本并且在短时间内定量地确定串行通信中的发送/接收时序容限。

本发明的第三方面是一种半导体集成电路，包括上述通信测试电路。发送单元和接收单元能够由此不仅用于测试而且还用于正常操作，并且可能以低成本并且在短时间内定量地确定串行通信中的发送/接收时序容限。

本发明的第四方面是一种接收电路，包括：时钟和数据恢复电路，该时钟和数据恢复电路接收通过基于时钟信号调制从伪随机图案转换的串行数据而生成的发送信号并且从发送信号恢复伪随机图案；检测器，该检测器比较恢复的伪随机图案与预设的伪随机图案并且输出指示错误信息的信号；和指示错误信息的信号的输出端子。例如，能够由此使得接收电路的电源和地线和被电连接到接收电路的发送电路的电源和地线不同，并且由此可能使得测试条件更接近于实际使用条件。

本发明的第五方面是一种半导体集成电路，包括上述接收电路。被安装在半导体集成电路上的接收电路能够由此被电连接到被安装在另一半导体集成电路、测试板或者测试器上的发送电路。

本发明的第六方面是一种发送电路，包括：发送单元，该发送单元包括通过调制基准时钟信号而生成经调制的时钟信号的扩展频谱时钟生成器、生成伪随机图案的伪随机二进制序列生成器，和通过基于经调制的时钟信号调制伪随机图案而生成发送信号的信号发生器；控制单元，该控制单元接收指示作为从发送信号恢复的伪随机图案与预设的伪随机图案的比较结果的错误信息的信号，根据指示错误信息的信号来计数错误数目，并且基于计数结果而确定时序容限；和指示错误信息的信号的输入端子。例如，能够由此使得被电连接到发送电路的接收电路的电源和地线和发送电路的电源和地线不同，并且由此可能使得测试条件更接近于实际使用条件。

本发明的第七方面是一种半导体集成电路，包括上述发送电路。被安装在半导体集成电路上的发送电路能够由此被电连接到被安装在另一半导体集成电路、测试板或者测试器上的接收电路。

本发明的第八方面是一种晶片，其中在相邻芯片上形成上述接收电路和上述发送电路。由此可能容易地在相邻芯片之间进行测试。

根据本发明的上述方面，可能以低成本并且在短时间内定量地确定发送/接收时序容限。

附图说明

根据与附图相结合的特定实施例的以下说明，以上和其它方面、优点和特征将更加明显，其中：

图1是示出包括根据本发明第一实施例的通信测试电路的电子器件的配置的框图；

图2是示出时钟和数据恢复电路的配置的框图；

图3是示出控制单元的配置的框图；

图4是示出累积单元的配置的框图；

图5是示意时钟和数据恢复电路的动作的视图；

图6是示出在时钟和数据恢复电路中的频率调制和相位差之间的关系的视图；

图7是用于示意相位差的动作和通信测试电路中的无效信号的作用的视图；

图8是用于示意在频率调制设置的切换时无效信号的动作的视图；

图9是示出包括根据本发明第三实施例的通信测试电路的电子器件的配置的框图；

图10是示出根据本发明第四实施例的接收电路和发送电路的配置的框图；并且

图11是概略地示出其中根据第四实施例的接收电路和发送电路被安装在相邻芯片上的晶片的视图。

具体实施方式

将在下文中描述根据本发明的实施例的通信测试电路和电子器件。然而，本发明不限于以下实施例。此外，以下说明和附图被适当地缩短和简化以阐明解释。

通信测试电路和电子器件应用控制扩展频谱时钟生成器的调制设置的机制，扩展频谱时钟生成器通常作为标准设备被包括在发送端器件中，从而减少EMI(电磁干扰)，和在接收端器件的CDR(时钟和数据恢复)电路中看到的、当跟踪频率调制时发生的跟踪偏移特性，并且不需要任何专门的测量仪器。通信测试电路和电子器件由此使得能够以低成本并且在短时间内定量地确定串行通信中的发送/接收时序容限。

<第一实施例>

图1示出根据本发明第一实施例的通信测试电路的配置。

例如，如在图1中所示，在配备有高速串行通信接口的电子器件1000中包括根据本实施例的通信测试电路100。通信测试电路100包括发送单元1、接收单元2和控制单元3。

发送单元1包括扩展频谱时钟生成器(SSCG)6、伪随机二进制序列生成器(PRBS Gen)7、串行器(信号发生器)4，和输出电路5。

基准时钟信号36被从例如在电子器件1000中包括的时钟源等输入到扩展频谱时钟生成器6。此外，调制因数设置信号13和调制频率设置信号14被从控制单元3输入到扩展频谱时钟生成器6。扩展频谱时钟生成器6基于调制因数设置信号13和调制频率设置信号14调制基准时钟信号36。扩展频谱时钟生成器6向串行器4输出经调制的时钟信号12。因此，扩展频谱时钟生成器6具有能够基于从控制单元3输入的调制因数设置信号13和调制频率设置信号14以可变方式设定基准时钟信号36的调制因数和调制频率的配置。

伪随机二进制序列生成器7生成伪随机图案并且将其输出到串行器4。

经调制的时钟信号12被从扩展频谱时钟生成器6输入到串行器4。此外，伪随机图案被从伪随机二进制序列生成器7输入到串行器4。串行器4将伪随机图案转换成串行数据，使用时钟信号12调制串行数据，并且向输出电路5输出经调制的数据(发送信号)11。

经调制的数据11被从串行器4输入到输出电路5。输出电路5向接收单元2发送经调制的数据11。

接收单元2包括输入电路9、时钟和数据恢复电路(CDR)8、和伪随机二进制序列检测器(PRBS Det)10。

输入电路9从发送单元1的输出电路5接收经调制的数据11。输入电路9向时钟和数据恢复电路8输出经调制的数据11。

经调制的数据11被从输入电路9输入到时钟和数据恢复电路8。时钟和数据恢复电路8从经调制的数据11提取时钟信号并且恢复伪随机图案。具体地，如在图2中所示，时钟和数据恢复电路8包括PLL(锁相环)电路21，和数据重定时FF(双稳态多谐振荡器)20。

PLL电路21从经调制的数据11提取时钟信号22并且向数据重定时FF 20输出所提取的时钟信号22。所提取的时钟信号22被从PLL电路21输入到数据重定时FF 20。数据重定时FF 20基于所提取的时钟信号22恢复被转换成串行数据的伪随机图案(经调制的数据11)并且向伪随机二进制序列检测器10输出恢复的伪随机图案。

恢复的伪随机图案被从时钟和数据恢复电路8输入到伪随机二进制序列检测器10。在另一方面，伪随机二进制序列检测器10基于种子信息(seed information)生成预设伪随机图案。伪随机二进制序列检测器10相对于由它自身生成的伪随机图案比较(检查)输入的伪随机图案并且确定是否发生错误。伪随机二进制序列检测器10向控制单元3输出指示作为确定结果的错误信息的信号15。例如，高电平的信号15指示错误，并且低电平的信号15指示无错误。

如在图3中所示，控制单元3包括时钟源33、累积单元32、确定单元31、和调制设置单元30。时钟源33生成基准时钟信号36。时钟源33向确定单元31和累积单元32输出所生成的基准时钟信号36。

基准时钟信号36被从时钟源33输入到累积单元32。此外，指示错误信息的信号15被从接收单元2的伪随机二进制序列检测器10输入到累积单元32。进而，由调制设置单元30生成的调制因数设置信号13和调制频率设置信号14被输入到累积单元32。累积单元32基于基准时钟信号36和调制频率设置信号14根据指示错误信息的信号15对错误数目计数设定时间段。累积单元32向确定单元31输出指示在设定时间段计数的错误数目的信号35。

具体地，如在图4中所示，累积单元32包括错误计数器40、计时器41、和保持单元42。指示错误信息的信号15被从接收单元2的伪随机二进制序列检测器10输入到错误计数器40。此外，计数时段信号44、无效信号45和清除信号46被从计时器41输入到错误计数器40。进而，基准时钟信号36被从时钟源33输入到错误计数器40。

基于基准时钟信号36，在清除信号46被消除之后，错误计数器40根据指示错误信息的信号15对错误数目计数由计数时段信号44指示的时间段(排除当设置无效信号45时的时段，如在以后详细描述地)。然后，错误计数器40向保持单元42输出指示在指定时段期间计数的错误数目的错误计数信号43。

基准时钟信号36被从时钟源33输入到计时器41。此外，指示错误信息的信号15被从伪随机二进制序列检测器10输入到计时器41。进而，调制因数设置信号13和调制频率设置信号14被从调制设置单元30输入到计时器41。计时器41具有当在指示错误信息的信号15中检测到错误时校正计数的功能，从而将由图7中的(a)、(b)、(c)、(d)和(e)示意的、经调制的数据的调制斜率改变的点调整到当检测到错误时的时间。注意，计数的校正具有当相同的计数数值被接连地检测到N次时执行的保护功能。N是1或者更大的自然数。这是因为难以仅仅根据调制因数设置信号13和调制频率设置信号14而指定调制斜率改变的点。

计时器41基于调制因数设置信号13、调制频率设置信号14和基准时钟信号36的计数数值而生成计数时段信号44、无效信号45和清除信号46。计时器41向错误计数器40和保持单元42输出所生成的计数时段信号44。计时器41进一步向错误计数器40输出无效信号45和清除信号46。如在以后详细描述地，无效信号45是使得在计数时段期间的错误计数无效的命令信号。清除信号46是复位错误计数的命令信号。

错误计数信号43被从错误计数器40输入到保持单元42。此外，计数时段信号44被从计时器41输入到保持单元42。保持单元42保持由错误计数信号43指示的错误计数。然后，保持单元42向确定单元31输出指示错误计数的信号35。基于计数时段信号44，每次计数时段届满时，保持单元42便更新由错误计数信号43指示的错误计数。

指示错误计数的信号35被从保持单元42输入到确定单元31。此外，调制因数设置信号13和调制频率设置信号14被从调制设置单元30输入到确定单元31。进而，基准时钟信号36被从时钟源33输入到确定单元31。确定单元31相对于在预先确定的、基准时钟信号36的调制设置下的容许错误数目比较在基于调制因数设置信号13和调制频率设置信号14的、基准时钟信号36的调制设置下发生的错误的计数。具体地，确定单元31基于基准时钟信号36和调制频率设置信号14辨识确定同步并且在每一确定同步处执行比较。然后，确定单元31向例如在电子器件1000中包括的控制器件输出Fail(失败)或Pass(通过)作为指示确定信息的信号16，其中当错误计数超过预定的容许错误数目时输出Fail(失败)并且当该计数没有超过该容许数目时输出Pass(通过)。另外，确定单元31向调制设置单元30输出设置改变信号34，该设置改变信号34将负责基准时钟信号36的当前调制设置的调制因数设置信号13和调制频率设置信号14改变为用于下一调制设置的调制因数设置信号13和调制频率设置信号14。

设置改变信号34被从确定单元31输入到调制设置单元30。调制设置单元30基于设置改变信号34生成负责基准时钟信号36的下一调制设置的调制因数设置信号13和调制频率设置信号14。然后，调制设置单元30向发送单元1的扩展频谱时钟生成器6以及控制单元3的确定单元31和累积单元32输出所生成的调制因数设置信号13和调制频率设置信号14。

例如，如在图5中所示，具有上述配置的通信测试电路执行发送和接收经调制的数据11的操作。

通过扩展频谱时钟生成器6，从发送单元1输出的串行数据11的频率相对于时钟信号的中心频率fo以±Δf扩展。图5示出了时钟信号的调制轮廓是三角形波形的情形。

当时钟信号的调制的周期是tss时，时钟信号的调制频率和调制因数能够被如下定义：

调制频率＝1/tss＝fss

调制因数＝Δf/fo＝Dss

扩展频谱时钟生成器6能够基于来自控制单元3的调制频率设置信号14改变时钟信号的调制频率并且进一步基于来自控制单元3的调制因数设置信号13改变时钟信号的调制因数。

在接收单元2的时钟和数据恢复电路8中，当接收到经调制的数据11时，在PLL电路21中发生跟踪延迟(跟踪偏移)，并且在经调制的数据11和所提取的时钟信号22之间的相位差中发生变化。

这在图5中示出，其中

指示相位差。

是当不存在任何时钟信号的频率调制时的平均相位。随着经调制的数据11的频率的增加和降低，生成了相位差

或者

在相位差和调制频率fss以及调制因数Dss之间的关系如下。

具体地，相位差

的绝对值与调制频率fss和调制因数Dss的乘积成比例。因此，通过增加调制频率fss和调制因数Dss的乘积，可能在接收单元2的时钟和数据恢复电路8中任意地增加相位差

通过观察此时来自伪随机二进制序列检测器10的指示错误信息的信号15，可能定量用于发送和接收的时序容限。因此，其中当基准时钟信号的频率增加或者降低时发生的错误的计数小于容许错误数目的频率区域能够被确定为时序容限。

图6示出在其中在装运前测试时扩展频谱时钟生成器6的调制设置为调制频率是两倍并且调制因数是两倍的情形中通信测试电路100的操作。在装运前测试时，能够将相位差

生成为正常的四倍。

如果假设在这个设置中在接收单元2中的错误开始发生，则由图6中的箭头示意的相位差是在正常时间期间实现的时序容限。

然而，在实际PLL电路21中，在调制斜率已经如由图7中的点(a)到(e)示意地改变之后，跟踪偏移暂时地增加，并且在一些情形中生成并不希望的错误。

这使得难以定量地确定时序容限。

为了应对这种现象，累积单元32的计时器41基于指示错误信息的信号15和调制频率设置信号14而生成无效信号45，该无效信号45用于从错误计数器40中的累积处理的目标排除在处于调制因数的顶部和底部的、基准时钟信号的频率调制的斜率中的变化点处发生的、不想要的错误。这个在图7中示出。

在当从计时器41输出无效信号45时的时段期间，错误计数器40执行使得从指示错误信息的信号15计数的错误数目被从计数排除的处理。此外，在调制因数设置信号13和调制频率设置信号14改变之后，无效信号45被输出持续特定的时间段。这是因为，当基准时钟信号的调制设置改变时，在发送单元1的扩展频谱时钟生成器6中占据捕捉时间(pull-in time)并且还在接收单元2的时钟和数据恢复电路8中占据捕捉时间。这在图8中示出。

上述通信测试电路和电子器件应用控制扩展频谱时钟生成器6的调制设置的机制，扩展频谱时钟生成器6通常作为标准设备被包括在发送端器件中，从而减少EMI，和在接收端器件的时钟和数据恢复电路8中看到的、当跟踪频率调制时发生的跟踪偏移的特性，并且不需要任何专门的测量仪器。因此，发送单元1和接收单元2能够不仅用于测试而且还用于正常操作，并且可能以低成本并且在短时间内定量地确定串行通信中的发送/接收时序容限。

特别地，包括通信测试电路的电子器件优选地具有在电子器件加电时向控制单元3输入自诊断开始信号的配置。由此能够容易地在电子器件加电时使用通信测试电路100执行自诊断测试。

<第二实施例>

虽然根据第一实施例的通信测试电路100通过生成无效信号45而处理在时钟信号的频率调制的斜率变化点处发生的错误，但是本发明不限于此。具体地，错误计数器40可以具有如下的配置，其中，从计数减去基于与时钟信号的调制因数和调制频率的乘积成比例的数值而估计的错误数目，以处理在时钟信号的频率调制的斜率变化点处发生的错误。

<第三实施例>

此外，如在图9中的通信测试电路101中所示，为了使得测试条件更加接近于实际使用条件，从输出电路5输出的经调制的数据11可以被从通信测试电路101一度向外侧输出，并且然后经调制的数据11可以被从外侧输入到通信测试电路101。

具体地，具有与根据第一实施例的通信测试电路100基本相同的配置的、根据这个实施例的通信测试电路101进一步包括输出端子51、输入端子52、和选择器53。被从发送单元1的输出电路5输出的经调制的数据11被从输出端子51输出到外侧。被输出到外侧的经调制的数据11被从输入端子52输入。输出端子51和输入端子52通过诸如同轴电缆或者接线板的传输线而被电连接。

选择器53被置放在发送单元1和接收单元2之间。选择器53基于来自外侧的模式切换信号、来自控制单元3的模式切换信号等选择被从发送单元1的输出电路5输出的经调制的数据11或者曾被输出到外侧并且然后被从输入端子52输入的经调制的数据11，并且向接收单元2的输入电路9输出选择的数据。

通过如上所述从通信测试电路101向外侧输出从发送单元1的输出电路5输出的经调制的数据11并且然后通过传输线从外侧向通信测试电路101输入经调制的数据11，可能使得测试条件更加接近于实际使用条件。通信测试电路101能够由此改进测试准确度。

另一方面，在期望在通信测试电路101内完成测试的情形中，选择器53可以选择被从发送单元1的输出电路5输出的经调制的数据11。以此方式，通信测试电路101允许测试操作员适当地选择测试条件。

<第四实施例>

虽然在上述实施例中，例如，通信测试电路由被安装在相同芯片上的发送单元1、接收单元2和控制单元3构成，但是如在图10中所示，通信测试电路可以具有其中接收电路60和发送电路70被分离的配置。

接收电路60包括上述接收单元2。接收电路60进一步包括被从发送电路70的输出电路5输出的经调制的数据11的输入端子61、和从伪随机二进制序列检测器10输出的、指示错误信息的信号15的输出端子62。因此，被从发送电路70的输出电路5输出的经调制的数据11通过输入端子61而被输入到接收电路60。此外，接收电路60通过输出端子62向发送电路70输出指示错误信息的信号15。

发送电路70包括上述发送单元1和控制单元3。发送电路70进一步包括从接收电路60的伪随机二进制序列检测器10输出的、指示错误信息的信号15的输入端子71、和从输出电路5输出的经调制的数据11的输出端子72。因此，从接收电路60的伪随机二进制序列检测器10输出的、指示错误信息的信号15通过输入端子71而被输入到发送电路70。此外，发送电路70通过输出端子72向接收电路60输出经调制的数据11。

通过分离接收电路60和发送电路70，能够使得接收电路60的电源和地线与发送电路70的电源和地线不同，这使得测试条件更加接近于实际使用条件成为可能。

当接收电路60被安装在半导体集成电路上时，发送电路70被安装在另一半导体集成电路、测试板或者测试器上。在另一方面，当接收电路60被安装在测试板或者测试器上时，发送电路70被安装在半导体集成电路上。

在此情形中，如在图11中所示，接收电路60和发送电路70可以分别地被安装于在相同晶片中相邻的芯片上。由此能够容易地在相邻芯片之间进行测试。

注意，虽然在本实施例中发送电路70包括控制单元3，但是能够以接收电路60包括控制单元3的配置以基本相同的方式来实现本实施例。

虽然已经根据几个实施例描述了本发明，但是本领域技术人员将会认识到，能够通过作出在所附权利要求的精神和范围内的各种修改而实践本发明，并且本发明不限于上述实例。

此外，权利要求的范围不受上述实施例限制。

进而，注意，即便以后在整个申请过程期间进行了修改，申请人的意图在于涵盖全部权利要求元素的等价。

能够如本领域技术人员所期望地组合上述实施例。

Claims (18)

1.一种通信测试电路，包括：

发送单元，所述发送单元包括：

扩展频谱时钟生成器，所述扩展频谱时钟生成器通过调制基准时钟信号而生成经调制的时钟信号，

伪随机二进制序列生成器，所述伪随机二进制序列生成器生成伪随机图案，和

信号发生器，所述信号发生器通过基于所述经调制的时钟信号调制所述伪随机图案而生成发送信号；

接收单元，所述接收单元包括：

时钟和数据恢复电路，所述时钟和数据恢复电路接收所述发送信号并且从所述发送信号恢复所述伪随机图案，和

检测器，所述检测器比较恢复的伪随机图案与预设的伪随机图案并且输出指示错误信息的信号；和

控制单元，所述控制单元根据从所述接收单元输入的、所述指示错误信息的信号来计数错误数目并且基于计数结果而确定时序容限。

2.根据权利要求1的通信测试电路，其中所述控制单元生成用于控制所述基准时钟信号的调制因数的调制因数设置信号和用于控制所述基准时钟信号的调制频率的调制频率设置信号，并且向所述扩展频谱时钟生成器输出所述调制因数设置信号和所述调制频率设置信号。

3.根据权利要求2的通信测试电路，其中所述控制单元包括：

时钟源，所述时钟源生成所述基准时钟信号，

累积单元，所述累积单元接收所述调制因数设置信号、所述调制频率设置信号和所述基准时钟信号，并且基于所述调制因数设置信号、所述调制频率设置信号、和所述基准时钟信号，根据所述指示错误信息的信号对错误数目计数指定时间段，

确定单元，所述确定单元接收指示所述错误数目的计数的信号、所述调制因数设置信号、所述调制频率设置信号和所述基准时钟信号，比较所述计数与利用所述调制因数设置信号和所述调制频率设置信号的预定的容许错误数目，基于比较结果确定时序容限，并且生成用于改变所述调制因数设置信号和所述调制频率设置信号的设置改变信号，和

调制设置单元，所述调制设置单元接收所述设置改变信号并且生成不同于所述调制因数设置信号和所述调制频率设置信号的调制因数设置信号和调制频率设置信号。

4.根据权利要求3的通信测试电路，其中所述累积单元包括：

计时器，所述计时器接收所述调制因数设置信号、所述调制频率设置信号和所述基准时钟信号，并且生成计数时段设置信号和清除信号，所述计数时段设置信号用于设置根据所述指示错误信息的信号来计数错误数目的计数时段，所述清除信号用于在所述计数时段届满之后复位累积的计数，

错误计数器，所述错误计数器接收所述指示错误信息的信号、所述计数时段设置信号和所述清除信号，在由所述计数时段设置信号指示的所述计数时段期间根据所述指示错误信息的信号计数并且累积错误数目，在所述计数时段届满之后输出指示错误数目的计数的错误计数信号，并且，在接收到所述清除信号时复位所述计数，和

保持单元，所述保持单元接收所述错误计数信号和所述计数时段设置信号，在所述计数时段届满之后保持所述计数，并且向所述确定单元输出指示所述计数的信号。

5.根据权利要求4的通信测试电路，其中所述计时器生成用于在所述基准时钟信号的频率调制斜率的改变点处发生的错误的无效信号从而不计数所述错误，并且向所述错误计数器输出所述无效信号。

6.根据权利要求4的通信测试电路，

其中所述错误计数器从所述计数减去基于与所述基准时钟信号的调制因数和调制频率的乘积成比例的数值而估计的错误数目，以用于在所述基准时钟信号的频率调制斜率的改变点处发生的错误。

7.根据权利要求1的通信测试电路，进一步包括：

选择器，所述选择器被置放在所述发送单元和所述接收单元之间；

输出端子，所述输出端子向外侧输出所述发送信号；和

输入端子，所述输入端子从外侧输入接收信号，

其中从所述发送单元输出的所述发送信号能够被输出到外侧，并且所述选择器选择所述接收信号和所述发送信号之一并且向所述接收单元输出所选择的信号。

8.根据权利要求1的通信测试电路，其中还在正常使用模式中使用所述发送单元。

9.根据权利要求1的通信测试电路，其中还在正常使用模式中使用所述接收单元。

10.一种半导体集成电路，包括根据权利要求1的通信测试电路。

11.一种电子器件，包括根据权利要求1的通信测试电路。

12.根据权利要求11的电子器件，其中在所述电子器件加电时自诊断开始信号被输入到所述控制单元，并且所述通信测试电路基于所述自诊断开始信号进行测试。

13.一种接收电路，包括：

时钟和数据恢复电路，所述时钟和数据恢复电路接收通过基于时钟信号调制从伪随机图案转换的串行数据而生成的发送信号并且从所述发送信号恢复所述伪随机图案；

检测器，所述检测器比较恢复的伪随机图案与预设的伪随机图案并且输出指示错误信息的信号；和

所述指示错误信息的信号的输出端子。

14.一种半导体集成电路，包括根据权利要求13的接收电路。

15.一种发送电路，包括：

发送单元，所述发送单元包括：

扩展频谱时钟生成器，所述扩展频谱时钟生成器通过调制基准时钟信号而生成经调制的时钟信号，

伪随机二进制序列生成器，所述伪随机二进制序列生成器生成伪随机图案，和

信号发生器，所述信号发生器通过基于所述经调制的时钟信号调制所述伪随机图案而生成发送信号；

控制单元，所述控制单元接收指示作为从所述发送信号恢复的伪随机图案与预设的伪随机图案的比较结果的错误信息的信号，根据所述指示错误信息的信号来计数错误数目，并且基于计数结果而确定时序容限；和

所述指示错误信息的信号的输入端子。

16.一种半导体集成电路，包括根据权利要求15的发送电路。

17.一种晶片，其中在相邻芯片上形成根据权利要求13的接收电路和根据权利要求15的发送电路。

18.根据权利要求17的晶片，其中电连接所述接收电路和所述发送电路的线通过切割而被断开。

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