KR101819746B1 - 통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼 - Google Patents

통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼 Download PDF

Info

Publication number
KR101819746B1
KR101819746B1 KR1020110053695A KR20110053695A KR101819746B1 KR 101819746 B1 KR101819746 B1 KR 101819746B1 KR 1020110053695 A KR1020110053695 A KR 1020110053695A KR 20110053695 A KR20110053695 A KR 20110053695A KR 101819746 B1 KR101819746 B1 KR 101819746B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
modulation
unit
pseudo
Prior art date
Application number
KR1020110053695A
Other languages
English (en)
Other versions
KR20110133442A (ko
Inventor
미쯔오 바바
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20110133442A publication Critical patent/KR20110133442A/ko
Application granted granted Critical
Publication of KR101819746B1 publication Critical patent/KR101819746B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31707—Test strategies
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
    • G01R31/14—Circuits therefor, e.g. for generating test voltages, sensing circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

기준 클록 신호를 변조함으로써 변조 클록 신호를 생성하는 확산 스펙트럼 클록 생성기, 의사 랜덤 패턴을 생성하는 의사 랜덤 바이너리 시퀀스 생성기, 및 변조된 클록 신호에 기반하여 의사 랜덤 패턴을 변조함으로써 송신 신호를 생성하는 신호 생성기를 포함하는 송신 유닛, 송신 신호를 수신하여 그것으로부터 의사 랜덤 패턴을 복구하는 클록 및 데이터 복구 회로, 및 복구된 의사 랜덤 패턴을 미리 정해진 의사 랜덤 패턴과 비교하여 에러 정보를 표시하는 신호를 출력하는 검출기를 포함하는 수신 유닛, 및 수신 유닛으로부터 입력된 에러 정보를 표시하는 신호로부터 에러의 수를 카운트하며 카운팅 결과에 기초하여 타이밍 마진을 결정하는 제어 유닛을 포함하는 통신 검사 회로가 제공된다.

Description

통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼{COMMUNICATION TESTING CIRCUIT, ELECTRONIC DEVICE, RECEIVING CIRCUIT, TRANSMITTING CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, AND WAFER}
[관련 출원의 참조]
본 출원은 2010년 6월 4일 제출된 일본 특허 출원 번호 2010-128859, 및 2011년 3월 8일 제출된 일본 특허 출원 번호 2011-50164에 기반하고, 이들 출원으로부터의 우선권의 이익을 청구하며, 이들 출원의 명세는 참조로 본원에 완전히 통합된다.
본 발명은 통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼에 관련된 것이다.
특히 초고화질(full high definition)과 같은 고용량 비디오 데이터를 처리하는 디지털 AV 장치와 같은 소비자 전자 제품에서, 저속 병렬 통신으로부터 고속 직렬 통신으로의 전환은 같은 기판의 LSI(large-scale integration)들 사이에서, 서로 다른 기판들의 LSI들 사이에서, 장치들 사이에서, 또는 이와 같은 것들 사이에서 가속된다.
고품질 및 저비용 사이의 양립성(compatibility)은 대량 생산이 이루어지는 본 분야에서 중요하며, 고속 직렬 통신 분야에서도 또한 결함이 있는 생산품들이 시장에 도달하는 것을 저비용으로 방지하는 시스템을 구현하는 것이 요구된다.
관련된 기술로서, 하기 방법들이 일반적으로 수행된다.
방법 1: 송신단에서의 검사 방법으로서, 오실로스코프를 사용한 파형 측정을 통해 타이밍 마진의 정량적 평가가 수행된다.
방법 2: 수신단에서의 검사 방법으로서, 지터(jitter) 생성 함수를 갖는 데이터 생성기를 사용한 지터 허용 오차 측정을 통해 타이밍 마진의 정량적 평가가 수행된다(심사되지 않은 일본 특허 공개 번호 2005-233933 참조).
방법 3: 직렬 통신 부분의 검사는 의사 랜덤 바이너리 시퀀스 생성기(pseudo-random binary sequence generator)를 송신단의 회로에 통합함으로써, 및 수신단의 회로에 통합된 의사 랜덤 패턴 검출기에서 데이터 통신 에러의 존재 또는 부재를 조사함으로써 수행된다.
방법 1 및 2에 따르면, 타이밍 마진의 정량적 평가가 수행될 수 있다. 그러나, 측정은 시간이 걸리므로, 출하 전에 그런 방법을 100퍼센트 검사에 적용하기 어렵다.
이에 반해, 방법 3은 출하 전에 100퍼센트 검사에 적용 가능하다. 그러나, 방법 3은 통신 에러의 존재 또는 부재를 결정하므로, 타이밍 마진의 존재 또는 부재를 정량적으로 결정할 수 없다. 그러므로, 방법 3에 따르면, 설계 단계에서 맞춰진 타이밍 마진을 달성하지 못하는 제품이 무결함 제품으로서 출하될 가능성이 있다.
본 발명의 제1 양태는, 기준 클록 신호를 변조하여 변조된 클록 신호를 생성하는 확산 스펙트럼 클록 생성기, 의사 랜덤 패턴을 생성하는 의사 랜덤 바이너리 시퀀스 생성기, 및 변조된 클록 신호를 기반으로 의사 랜덤 패턴을 변조함으로써 송신 신호를 생성하는 신호 생성기를 포함하는 송신 유닛; 송신 신호를 수신하고 송신 신호로부터 의사 랜덤 패턴을 복구하는 클록 및 데이터 복구 회로, 및 복구된 의사 랜덤 패턴을 미리 정해진 의사 랜덤 패턴과 비교하여 에러 정보를 표시하는 신호를 출력하는 검출기를 포함하는 수신 유닛; 및 수신 유닛으로부터 입력된 에러 정보를 표시하는 신호로부터 에러의 수를 카운트하여 카운트 결과를 기반으로 타이밍 마진을 결정하는 제어 유닛을 포함하는 통신 검사 회로이다.
통신 검사 회로는 전자파 방해(EMI; Electro Magnetic Interference)를 감소시키기 위해 송신단 장치에 표준 장비로서 일반적으로 포함된 확산 스펙트럼 클록 생성기의 변조 세팅을 제어하고, 및 수신단 장치의 클록 및 데이터 복구 회로에서 보이는 주파수 변조를 추적할 때 발생하는 추적 스큐(tracking skew)의 특성을 제어하는 메커니즘을 적용하며, 특별한 측정 기계가 필요하지 않다. 그러므로, 송신 유닛 및 수신 유닛은 검사만을 위해 사용될 수 있는 것이 아니라 표준 동작을 위해서 또한 사용될 수 있으며, 직렬 통신에서의 송신/수신 타이밍 마진을 낮은 비용으로 및 짧은 시간 내에 정량적으로 결정하는 것이 가능하다.
본 발명의 제2 양태는 전술한 통신 검사 회로를 포함하는 전자 장치이다. 그러므로 송신 유닛 및 수신 유닛은 검사만을 위해 사용될 수 있는 것이 아니라, 표준 동작을 위해서 또한 사용될 수 있으며, 직렬 통신에서의 송신/수신 타이밍 마진을 낮은 비용으로 및 짧은 시간 내에 정량적으로 결정하는 것이 가능하다.
본 발명의 제3 양태는 전술한 통신 검사 회로를 포함하는 반도체 집적 회로이다. 그러므로 송신 유닛 및 수신 유닛은 검사만을 위해 사용될 수 있는 것이 아니라, 표준 동작을 위해서 또한 사용될 수 있으며, 직렬 통신에서의 송신/수신 타이밍 마진을 낮은 비용으로 및 짧은 시간 내에 정량적으로 결정하는 것이 가능하다.
본 발명의 제4 양태는 클록 신호에 기반하여 의사 랜덤 패턴으로부터 변환된 직렬 데이터를 변조함으로써 생성된 송신 신호를 수신하여 송신 신호로부터 의사 랜덤 패턴을 복구하는 클록 및 데이터 복구 회로, 복구된 의사 랜덤 패턴을 미리 정해진 의사 랜덤 패턴과 비교하여 에러 정보를 표시하는 신호를 출력하는 검출기, 및 에러 정보를 표시하는 신호의 출력 단자를 포함하는 수신 회로이다. 그러므로 수신 회로의 전원 및 접지 및 수신 회로에 전기적으로 연결된, 송신 회로의 전원 및 접지는, 예컨대 서로 다르게 제작될 수 있으며, 그러므로 검사 조건을 실제 사용 조건에 가깝게 이르도록 하는 것이 가능하다.
본 발명의 제5 양태는 전술한 수신 회로를 포함하는 반도체 집적 회로이다. 그러므로, 반도체 집적 회로 위에 마운트된 수신 회로는 또 다른 반도체 집적 회로, 검사 보드, 또는 검사기 위에 마운트된 송신 회로에 전기적으로 연결될 수 있다.
본 발명의 제6 양태는 기준 클록 신호를 변조하여 변조된 클록 신호를 생성하는 확산 스펙트럼 클록 생성기, 의사 랜덤 패턴을 생성하는 의사 랜덤 바이너리 시퀀스 생성기, 및 변조된 클록 신호를 기반으로 의사 랜덤 패턴을 변조함으로써 송신 신호를 생성하는 신호 생성기를 포함하는 송신 유닛; 송신 신호로부터 복구된 의사 랜덤 패턴과 미리 정해진 의사 랜덤 패턴의 비교 결과인, 에러 정보를 표시하는 신호를 수신하고, 에러 정보를 표시하는 신호로부터 에러의 수를 카운트하고, 카운팅 결과에 따라 타이밍 마진을 결정하는 제어 유닛, 및 에러 정보를 표시하는 신호의 입력 단자를 포함하는 송신 회로이다. 그러므로 송신 회로에 전기적으로 연결된 수신 회로의 전원 및 접지 및 송신 회로의 전원 및 접지는, 예컨대 서로 다르게 제작될 수 있으며, 그러므로 검사 조건을 실제 사용 조건에 가깝게 이르게 하는 것이 가능하다.
본 발명의 제7 양태는 전술한 송신 회로를 포함하는 반도체 집적 회로이다. 그러므로, 반도체 집적 회로 위에 마운트된 송신 회로는 또 다른 반도체 집적 회로, 검사 보드, 또는 검사기 위에 마운트된 수신 회로에 전기적으로 연결될 수 있다.
본 발명의 제8 양태는 전술한 수신 회로 및 전술한 송신 회로가 인접한 칩 위에 형성된 웨이퍼이다. 그러므로 인접한 칩들 사이에서 쉽게 검사를 수행하는 것이 가능하다.
전술한 본 발명의 관점들에 따라, 송신/수신 타이밍 마진을 낮은 비용으로 및 짧은 시간 내에 정량적으로 결정하는 것이 가능하다.
위의 및 다른 양태, 이점, 및 특징들은 수반된 도면과 함께하는 특정 실시예에 대한 하기의 설명으로부터 더 명확해질 것이다:
도 1은 본 발명의 제1 실시예에 따른 통신 검사 회로를 포함하는 전기 장치의 구성을 도시한 블록도.
도 2는 클록 및 데이터 복구 회로의 구성을 도시한 블록도.
도 3은 제어 유닛의 구성을 도시한 블록도.
도 4는 축적 유닛의 구성을 도시한 블록도.
도 5는 클록 및 데이터 복구 회로의 거동을 도시한 도.
도 6은 클록 및 데이터 복구 회로의 주파수 변조 및 위상차 사이의 관계를 도시한 도.
도 7은 통신 검사 회로 내에서 위상차의 거동 및 무효화 신호의 활동을 도시한 도.
도 8은 주파수 변조 세팅의 스위칭 시 무효화 신호의 활동을 도시한 도.
도 9는 본 발명의 제3 실시예에 따른 통신 검사 회로를 포함하는 전자 장치의 구성을 도시한 블록도.
도 10은 본 발명의 제4 실시예에 따른 수신 회로 및 송신 회로의 구성을 도시한 블록도; 및
도 11은 제4 실시예에 따른 수신 회로 및 송신 회로가 인접한 칩들에 마운트된 웨이퍼를 개략적으로 도시한 도.
본 발명의 실시예에 따른 통신 검사 회로 및 전자 장치가 하기에 기술될 것이다. 그러나, 본 발명은 하기의 실시예에만 제한되지 않는다. 더욱이, 하기 기술 및 첨부된 도면들은 설명을 명확화하기 위해 적절하게 단축되고 간략화되었다.
통신 검사 회로 및 전자 장치는 전자파 방해(EMI; Electro Magnetic Interference)를 감소시키기 위해 송신단 장치에 표준 장비로서 일반적으로 포함된 확산 스펙트럼 클록 생성기의 변조 세팅을 제어하고, 및 수신단 장치의 클록 및 데이터 복구(CDR; Clock and Data Recovery) 회로에서 보이는 주파수 변조을 추적할 때 나타나는 추적 스큐(tracking skew)의 특성을 제어하는 메커니즘을 적용하며, 특별한 측정 기계가 필요하지 않다. 그러므로, 통신 검사 회로 및 전자 장치는 직렬 통신에서의 송신/수신 타이밍 마진을 낮은 비용으로 및 짧은 시간 내에 정량적으로 결정하는 것을 가능하게 한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 통신 검사 회로의 구성을 나타낸다.
실시예에 따른 통신 검사 회로(100)는 예컨대 도 1에 도시된 것과 같은 고속 직렬 통신 인터페이스를 갖춘 전자 장치(1000)에 포함된다. 통신 검사 회로(100)는 송신 유닛(1), 수신 유닛(2), 및 제어 유닛(3)을 포함한다.
송신 유닛(1)은 확산 스펙트럼 클록 생성기(SSCG; spread spectrum clock generator)(6), 의사 랜덤 바이너리 시퀀스 생성기(PRBSGen)(7), 시리얼라이저(serializer)(신호 생성기)(4), 및 출력 회로(5)를 포함한다.
기준 클록 신호(36)는, 예컨대 전자 장치(1000)에 포함된 클록 소스 또는 그와 같은 것으로부터 확산 스펙트럼 클록 생성기(6)에 입력된다. 더욱이, 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)는 제어 유닛(3)으로부터 확산 스펙트럼 클록 생성기(6)로 입력된다. 확산 스펙트럼 클록 생성기(6)는 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)에 기반하여 기준 클록 신호(36)를 변조한다. 확산 스펙트럼 클록 생성기(6)는 변조된 클록 신호(12)를 시리얼라이저(4)로 출력한다. 그러므로, 확산 스펙트럼 클록 생성기(6)는 제어 유닛(3)으로부터 입력된 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)에 기반하여 가변적인 방법으로 기준 클록 신호(36)의 변조 팩터 및 변조 주파수를 조절할 수 있는 구성을 갖는다.
의사 랜덤 바이너리 시퀀스 생성기(7)는 의사 랜덤 패턴을 생성하며 그것을 시리얼라이저(4)로 출력한다.
변조된 클록 신호(12)는 확산 스펙트럼 클록 생성기(6)로부터 시리얼라이저(4)로 입력된다. 더욱이, 의사 랜덤 패턴은 의사 랜덤 바이너리 시퀀스 생성기(7)로부터 시리얼라이저(4)로 입력된다. 시리얼라이저(4)는 의사 랜덤 패턴을 직렬 데이터로 변환하고, 클록 신호(12)를 사용하여 직렬 데이터를 변조하며, 변조된 데이터(송신 신호)(11)를 출력 회로(5)로 출력한다.
변조된 데이터(11)는 시리얼라이저(4)로부터 출력 회로(5)로 입력된다. 출력 회로(5)는 변조된 데이터(11)를 수신 유닛(2)으로 송신한다.
수신 유닛(2)은 입력 회로(9), 클록 및 데이터 복구 회로(CDR)(8), 및 의사 랜덤 바이너리 시퀀스 검출기(PRBS Det)(10)를 포함한다.
입력 회로(9)는 송신 유닛(1)의 출력 회로(5)로부터 변조된 데이터(11)를 수신한다. 입력 회로(9)는 변조된 데이터(11)를 클록 및 데이터 복구 회로(8)로 출력한다.
변조된 데이터(11)는 입력 회로(9)로부터 클록 및 데이터 복구 회로(8)로 입력된다. 클록 및 데이터 복구 회로(8)는 변조된 데이터(11)로부터 클록 신호를 추출하며 의사 랜덤 패턴을 복구한다. 구체적으로, 클록 및 데이터 복구 회로(8)는 도 2에 도시된 것과 같이 PLL(위상 동기 루프; Phase Locked Loop) 회로(21) 및 데이터 리타이밍 FF(플립플롭; Flip-Flop)(20)를 포함한다.
PLL 회로(21)는 변조된 데이터(11)로부터 클록 신호(22)를 추출하고 추출된 클록 신호(22)를 데이터 리타이밍 FF(20)로 출력한다. 추출된 클록 신호(22)는 PLL 회로(21)로부터 데이터 리타이밍 FF(20)로 입력된다. 데이터 리타이밍 FF(20)는 추출된 클록 신호(22)에 기반하여 직렬 데이터로 변환된 의사 랜덤 패턴(변조된 데이터(11))를 복구하고 복구된 의사 랜덤 패턴을 의사 랜덤 바이너리 시퀀스 검출기(10)로 출력한다.
복구된 의사 랜덤 패턴은 클록 및 데이터 복구 회로(8)로부터 의사 랜덤 바이너리 시퀀스 검출기(10)로 입력된다. 한편으로는, 의사 랜덤 바이너리 시퀀스 검출기(10)는 시드 정보에 기반하여 미리 정해진 의사 랜덤 패턴을 생성한다. 의사 랜덤 바이너리 시퀀스 검출기(10)는 입력된 의사 랜덤 패턴을 그 자신에 의해 생성된 의사 랜덤 패턴과 대조하여 비교하여(조사하여) 에러가 발생하는지 아닌지를 결정한다. 의사 랜덤 바이너리 시퀀스 검출기(10)는 결정의 결과인, 에러 정보를 표시하는 신호(15)를 제어 유닛(3)으로 출력한다. 예컨대, 하이(High) 레벨의 신호(15)는 에러를 나타내며, 로우(Low) 레벨의 신호(15)는 에러가 없음을 나타낸다.
제어 유닛(3)은 도 3에 도시된 것과 같이 클록 소스(33), 축적 유닛(32), 결정 유닛(31), 및 변조 세팅 유닛(30)을 포함한다. 클록 소스(33)는 기준 클록 신호(36)를 생성한다. 클록 소스(33)는 생성된 기준 클록 신호(36)를 결정 유닛(31) 및 축적 유닛(32)으로 출력한다.
기준 클록 신호(36)는 클록 소스(33)로부터 축적 유닛(32)으로 입력된다. 더욱이, 에러 정보를 표시하는 신호(15)는 수신 유닛(2)의 의사 랜덤 바이너리 시퀀스 검출기(10)로부터 축적 유닛(32)으로 입력된다. 게다가, 변조 세팅 유닛(30)에 의해 생성된 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)는 축적 유닛(32)으로 입력된다. 축적 유닛(32)은 기준 클록 신호(36) 및 변조 주파수 세팅 신호(14)에 기반하여 규정된 기간 동안 에러 정보를 표시하는 신호(15)로부터 에러의 수를 카운트한다. 축적 유닛(32)은 규정된 기간 동안 카운트된 에러의 수를 표시하는 신호(35)를 결정 유닛(31)으로 출력한다.
구체적으로, 축적 유닛(32)은 도 4에 도시된 것과 같이 에러 카운터(40), 타이머(41), 및 홀딩 유닛(42)을 포함한다. 에러 정보를 표시하는 신호(15)는 수신 유닛(2)의 의사 랜덤 바이너리 시퀀스 검출기(10)로부터 에러 카운터(40)로 입력된다. 더욱이, 카운팅 기간 신호(44), 무효화 신호(45), 및 클리어 신호(46)는 타이머(41)로부터 에러 카운터(40)에 입력된다. 게다가, 기준 클록 신호(36)는 클록 소스(33)로부터 에러 카운터(40)로 입력된다.
에러 카운터(40)는 클리어 신호(46)가 기준 클록 신호(36)에 기반하여 제거된 후 카운팅 기간 신호(44)에 의해 표시된 기간(후에 상세히 설명된 것과 같이, 무효화 신호(45)가 배치된 기간을 제외하고) 동안 에러 정보를 표시하는 신호(15)로부터 에러의 수를 카운트한다. 그 후에, 에러 카운터(40)는 지정된 기간 동안 카운트된 에러의 수를 표시하는 에러 카운트 신호(43)를 홀딩 유닛(42)으로 출력한다.
기준 클록 신호(36)는 클록 소스(33)로부터 타이머(41)로 입력된다. 더욱이, 에러 정보를 표시하는 신호(15)는 의사 랜덤 바이너리 시퀀스 검출기(10)로부터 타이머(41)로 입력된다. 게다가, 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)는 변조 세팅 유닛(30)으로부터 타이머(41)로 입력된다. 타이머(41)는 도 7의 (a), (b), (c), (d), 및 (e)로 표시된, 변조된 데이터의 변조 기울기가 변하는 지점들을 에러가 탐지되는 시간에 맞추기 위해 에러 정보를 표시하는 신호(15)에서 에러가 탐지될 때 카운트를 정정하는 기능을 갖는다. 카운트의 정정은 동일한 카운트 값이 연속하여 N번 탐지될 때 수행되는 보호 기능을 갖는다는 것을 유념한다. N은 1 이상의 자연수이다. 이것은 단지 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)만으로부터 변조 기울기가 변하는 지점을 지정하기 어렵기 때문이다.
타이머(41)는 변조 팩터 세팅 신호(13), 변조 주파수 세팅 신호(14), 및 기준 클록 신호(36)의 카운트 값에 기반하여 카운팅 기간 신호(44), 무효화 신호(45), 및 클리어 신호(46)를 생성한다. 타이머(41)는 생성된 카운팅 기간 신호(44)를 에러 카운터(40) 및 홀딩 유닛(42)으로 출력한다. 타이머(41)는 더욱이 무효화 신호(45) 및 클리어 신호(46)를 에러 카운터(40)로 출력한다. 무효화 신호(45)는 이후 상세히 설명된 것과 같이 카운팅 기간 동안 에러의 카운트를 무효화하는 명령 신호이다. 클리어 신호(46)는 에러의 카운트를 리셋하는 명령 신호이다.
에러 카운트 신호(43)는 에러 카운터(40)로부터 홀딩 유닛(42)으로 입력된다. 더욱이, 카운팅 기간 신호(44)는 타이머(41)로부터 홀딩 유닛(42)으로 입력된다. 홀딩 유닛(42)은 에러 카운트 신호(43)에 의해 표시된 에러의 카운트를 보유한다. 그 후에, 홀딩 유닛(42)은 에러의 카운트를 표시하는 신호(35)를 결정 유닛(31)으로 출력한다. 홀딩 유닛(42)은 카운팅 기간 신호(44)에 기반하여 카운팅 기간이 경과할 때마다 에러 카운트 신호(43)에 의해 표시된 에러의 카운트를 업데이트한다.
에러의 카운트를 표시하는 신호(35)는 홀딩 유닛(42)으로부터 결정 유닛(31)으로 입력된다. 더욱이, 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)는 변조 세팅 유닛(30)으로부터 결정 유닛(31)으로 입력된다. 게다가, 기준 클록 신호(36)는 클록 소스(33)로부터 결정 유닛(31)으로 입력된다. 결정 유닛(31)은 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)에 기반한 기준 클록 신호(36)의 변조 세팅에서 발생하는 에러의 카운트를 미리 결정된 기준 클록 신호(36)의 변조 세팅에서 허용 가능한 에러의 수와 대조하여 비교한다. 구체적으로, 결정 유닛(31)은 기준 클록 신호(36) 및 변조 주파수 세팅 신호(14)에 기반하여 결정 동기화를 인지하고 각각의 결정 동기화에서 비교를 실행한다. 그 후에, 결정 유닛(31)은 에러의 카운트가 미리 결정된 에러의 허용 가능한 수를 초과할 때 실패(Fail)를 출력하고, 카운트가 허용 가능한 수를 초과하지 않을 때 합격(Pass)을, 결정 정보를 표시하는 신호(16)로서, 예컨대 전자 장치(1000)에 포함된 제어 장치로 출력한다. 게다가, 결정 유닛(31)은 기준 클록 신호(36)의 현재 변조 세팅에 책임이 있는 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)를 다음 변조 세팅을 위한 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)로 변경하는 세팅 변경 신호(34)를 변조 세팅 유닛(30)으로 출력한다.
세팅 변경 신호(34)는 결정 유닛(31)으로부터 변조 세팅 유닛(30)으로 입력된다. 변조 세팅 유닛(30)은 세팅 변경 신호(34)에 기반하여 기준 클록 신호(36)의 다음 변조 세팅에 책임이 있는 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)를 생성한다. 그 후에, 변조 세팅 유닛(30)은 생성된 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)를 송신 유닛(1)의 확산 스펙트럼 클록 생성기(6), 그리고 제어 유닛(3)의 결정 유닛(31) 및 축적 유닛(32)으로 출력한다.
전술한 구성을 갖는 통신 검사 회로는 예컨대 도 5에 도시된 것과 같이 변조된 데이터(11)를 송신 및 수신하는 동작을 실행한다.
송신 유닛(1)으로부터 출력된 직렬 데이터(11)의 주파수는 확산 스펙트럼 클록 생성기(6)에 의한 클록 신호의 중심 주파수 f0에 대해 ±Δf만큼 분산되어 있다. 도 5는 클록 신호의 변조 프로파일이 삼각 파형인 경우를 보여준다.
클록 신호의 변조 사이클이 tss일 때, 클록 신호의 변조 주파수 및 변조 팩터는 다음과 같이 정의될 수 있다:
변조 주파수 = 1/tss = fss
변조 팩터 = Δf/f0 = Dss
확산 스펙트럼 클록 생성기(6)는 제어 유닛(3)으로부터의 변조 주파수 세팅 신호(14)에 기반하여 클록 신호의 변조 주파수를 변경할 수 있으며, 더욱이 제어 유닛(3)으로부터의 변조 팩터 세팅 신호(13)에 기반하여 클록 신호의 변조 팩터를 변경할 수 있다.
수신 유닛(2)의 클록 및 데이터 복구 회로(8)에서, 변조된 데이터(11)가 수신되었을 때, PLL 회로(21)에서 추적 지연(추적 스큐; tracking skew)이 발생하며, 변조된 데이터(11) 및 추출된 클록 신호(22) 사이의 위상차에 변화가 발생한다.
이것은 도 5에 도시되었으며, φ는 위상차를 나타낸다.
φ = 0은 클록 신호의 주파수 변조가 없는 중간 위상이다. 변조된 데이터(11)의 주파수의 증가 및 감소와 함께 -Δφ 또는 +Δφ의 위상차가 생성된다.
위상차 Δφ, 변조 주파수 fss, 및 변조 팩터 Dss 사이의 관계는 다음과 같다.
│Δφ│ ∝ fss × Dss
구체적으로, 위상차 Δφ의 절대값은 변조 주파수 fss 및 변조 팩터 Dss의 곱에 비례한다. 그러므로, 변조 주파수 fss 및 변조 팩터 Dss의 곱을 증가시킴으로써, 수신 유닛(2)의 클록 및 데이터 복구 회로(8)에서 위상차 Δφ를 임의적으로 증가시키는 것이 가능하다. 이 시점에서, 의사 랜덤 바이너리 시퀀스 검출기(10)로부터의 에러 정보를 표시하는 신호(15)를 관찰함으로써 송신 및 수신을 위한 타이밍 마진을 정량화하는 것이 가능하다. 그러므로, 기준 클록 신호의 주파수가 증가하거나 또는 감소할 때 발생하는 에러의 카운트가 허용 가능한 에러의 수보다 작을 때의 주파수 영역이 타이밍 마진으로 결정될 수 있다.
도 6은 출하 전 검사 시, 확산 스펙트럼 클록 생성기(6)의 변조 세팅이 변조 주파수가 두 배이고 변조 팩터가 두 배인 경우의 통신 검사 회로(100)의 동작을 보여준다. 위상차 Δφ는 출하 전 검사 시 정상보다 네 배 크도록 생성될 수 있다.
이 세팅에서 수신 유닛(2)에 에러가 발생하기 시작한다고 가정되면, 도 6에서 화살표로 표시된 위상차는 평상시에 얻어지는 타이밍 마진이다.
그러나, 실제 PLL 회로(21)에서 도 7의 지점 (a) 내지 (e)로 표시된 것과 같이 변조의 기울기가 변화된 후에, 추적 스큐가 일시적으로 증가하며 일부 케이스에서 불필요한 에러가 발생한다.
이것은 타이밍 마진을 정량적으로 결정하는 것을 어렵게 한다.
이 현상을 처리하기 위해, 축적 유닛(32)의 타이머(41)는 에러 정보를 표시하는 신호(15) 및 변조 주파수 세팅 신호(14)에 기반하여 에러 카운터(40)의 누적 프로세싱의 대상으로부터 기준 클록 신호의 주파수 변조의 기울기의 변화 지점(변조 팩터의 고점과 저점)에서 발생하는 불필요한 에러를 제외하기 위해 무효화 신호(45)를 생성한다. 이것은 도 7에 도시되었다.
타이머(41)로부터 무효화 신호(45)가 출력되는 기간 동안, 에러 카운터(40)는 에러 정보를 표시하는 신호(15)로부터 카운트된 에러의 수를 카운트로부터 제외되게 하는 프로세스를 수행한다. 더욱이, 무효화 신호(45)는 변조 팩터 세팅 신호(13) 및 변조 주파수 세팅 신호(14)가 변경된 후 특정 기간 동안 출력된다. 이것은 기준 클록 신호의 변조 세팅이 변경되었을 때, 송신 유닛(1)의 확산 스펙트럼 클록 생성기(6)에 동기화 시간(pull-in time)이 소요되며 수신 유닛(2)의 클록 및 데이터 복구 회로(8)에서 또한 동기화 시간이 소요되기 때문이다. 이것은 도 8에 도시되었다.
전술한 통신 검사 회로 및 전자 장치는 EMI를 감소시키기 위해 송신단 장치에 표준 장비로서 일반적으로 포함되는 확산 스펙트럼 클록 생성기(6)의 변조 세팅, 및 수신단 장치의 클록 및 데이터 복구 회로(8)에서 관찰되는 주파수 변조를 추적할 때 발생하는 추적 스큐의 특성을 제어하는 메커니즘을 적용하며, 특별한 측정 기계가 필요하지 않다. 그러므로, 송신 유닛(1) 및 수신 유닛(2)은 단지 검사 뿐만 아니라 표준 동작을 위해서도 사용될 수 있으며, 직렬 통신에서의 송신/수신 타이밍 마진을 낮은 비용으로 및 짧은 시간 내에 정량적으로 결정하는 것이 가능하다.
특히, 통신 검사 회로를 포함하는 전자 장치는 바람직하게는 전자 장치가 파워업될 때 제어 유닛(3)에 자가 진단 시작 신호를 입력하는 구성을 가진다. 그러므로 전자 장치가 파워업될 때 통신 검사 회로(100)를 사용한 자가 진단 검사를 쉽게 수행하는 것이 가능하다.
제2 실시예
제1 실시예에 따른 통신 검사 회로(100)는 무효화 신호(45)를 생성함으로써 클록 신호의 주파수 변조의 기울기의 변화 지점에서 발생하는 에러를 처리하지만, 본 발명은 그것에 제한되지 않는다. 구체적으로, 에러 카운터(40)는 클록 신호의 주파수 변조의 기울기의 변화 지점에서 발생하는 에러를 처리하기 위해 카운트로부터 클록 신호의 변조 팩터 및 변조 주파수의 곱에 비례하는 값에 기반하여 예상된 에러의 수를 빼는 구성을 가질 수 있다.
제3 실시예
더욱이, 도 9의 통신 검사 회로(101)에 도시된 것과 같이 검사 조건을 실제 사용 조건에 가깝게 이르도록 하기 위해 출력 회로(5)로부터 출력된 변조된 데이터(11)는 통신 검사 회로(101)로부터 외부로 한번 출력될 수 있으며, 그 후에 변조된 데이터(11)는 외부로부터 통신 검사 회로(101)로 입력될 수 있다.
구체적으로, 제1 실시예에 따른 통신 검사 회로(100)와 실질적으로 같은 구성을 갖는, 본 실시예에 따른 통신 검사 회로(101)는 출력 단자(51), 입력 단자(52), 및 셀렉터(53)를 더 포함한다. 송신 유닛(1)의 출력 회로(5)로부터 출력된 변조된 데이터(11)는 출력 단자(51)로부터 외부로 출력된다. 외부로 출력되는 변조된 데이터(11)는 입력 단자(52)로부터 입력된다. 출력 단자(51) 및 입력 단자(52)는 동축 케이블 또는 배선판(wiring board)과 같은 송신 라인을 통해 전기적으로 연결되어 있다.
셀렉터(53)는 송신 유닛(1) 및 수신 유닛(2) 사이에 배치된다. 셀렉터(53)는 송신 유닛(1)의 출력 회로(5)로부터 출력된 변조된 데이터(11) 또는 한 번 외부로 출력되고 그 후 외부로부터의 모드 스위칭 신호, 제어 유닛(3)으로부터의 모드 스위칭 신호 또는 그와 같은 것에 기반하여 입력 단자(52)를 통해 입력된 변조된 데이터(11)를 선택하며, 선택된 데이터를 수신 유닛(2)의 입력 회로(9)로 출력한다.
위에 설명된 바와 같이, 송신 유닛(1)의 출력 회로(5)로부터 출력된 변조된 데이터(11)를 통신 검사 회로(101)로부터 외부로 출력하고, 그 후 송신 라인을 통해 변조된 데이터(11)를 외부로부터 통신 검사 회로(101)로 입력함으로써 검사 조건을 실제 사용 조건에 가깝게 이르도록 하는 것이 가능하다. 그러므로 통신 검사 회로(101)는 검사 정확도를 향상시킬 수 있다.
한편으로는, 통신 검사 회로(101) 내에서 검사를 완료하는 것이 바람직한 케이스에서, 셀렉터(53)는 송신 유닛(1)의 출력 회로(5)로부터 출력된 변조 데이터(11)를 선택할 수 있다. 통신 검사 회로(101)는 이러한 방법으로 검사 실시자가 적당한 검사 조건을 선택하도록 허용한다.
제4 실시예
전술한 실시예에서, 통신 검사 회로는 예컨대 같은 칩에 마운트된 송신 유닛(1), 수신 유닛(2), 및 제어 유닛(3)으로 구성되지만, 도 10에 도시된 것과 같이 통신 검사 회로는 수신 회로(60) 및 송신 회로(70)가 분리된 구성을 가질 수 있다.
수신 회로(60)는 전술한 수신 유닛(2)을 포함한다. 수신 회로(60)는 송신 회로(70)의 출력 회로(5)로부터 출력된 변조된 데이터(11)의 입력 단자(61), 및 의사 랜덤 바이너리 시퀀스 검출기(10)로부터 출력된 에러 정보를 표시하는 신호(15)의 출력 단자(62)를 더 포함한다. 그러므로, 송신 회로(70)의 출력 회로(5)로부터 출력된 변조된 데이터(11)는 입력 단자(61)를 통해 수신 회로(60)로 입력된다. 더욱이, 수신 회로(60)는 에러 정보를 표시하는 신호(15)를 출력 단자(62)를 통해 송신 회로(70)로 출력한다.
송신 회로(70)는 전술한 송신 유닛(1) 및 제어 유닛(3)을 포함한다. 송신 회로(70)는 수신 회로(60)의 의사 랜덤 바이너리 시퀀스 검출기(10)로부터 출력된 에러 정보를 표시하는 신호(15)의 입력 단자(71), 및 출력 회로(5)로부터 출력된 변조된 데이터(11)의 출력 단자(72)를 더 포함한다. 그러므로, 수신 회로(60)의 의사 랜덤 바이너리 시퀀스 검출기(10)로부터 출력된 에러 정보를 표시하는 신호(15)는 입력 단자(71)를 통해 송신 회로(70)로 입력된다. 더욱이, 송신 회로(70)는 출력 단자(72)를 통해 변조된 데이터(11)를 수신 회로(60)로 출력한다.
수신 회로(60)와 송신 회로(70)를 분리함으로써, 수신 회로(60)의 전원 및 접지, 및 송신 회로(70)의 전원 및 접지는 다르게 제작될 수 있으며, 이로 인해 검사 조건을 실제 사용 조건에 가깝게 이르게 하는 것이 가능하다.
수신 회로(60)가 반도체 집적 회로에 마운트될 때, 송신 회로(70)는 또 다른 반도체 집적 회로, 검사 보드, 또는 검사기에 마운트된다. 한편으로는, 수신 회로(60)가 검사 보드, 또는 검사기에 마운트될 때, 송신 회로(70)는 반도체 집적 회로에 마운트된다.
도 11에 도시된 것과 같이, 이 경우 수신 회로(60) 및 송신 회로(70)는 같은 웨이퍼에서 인접한 칩들에 각각 마운트될 수 있다. 그러므로 인접한 칩들 사이에서 쉽게 검사를 수행하는 것이 가능하다.
본 실시예에서 송신 회로(70)는 제어 유닛(3)을 포함하지만, 실시예는 수신 회로(60)가 제어 유닛(3)을 포함하는 구성으로, 실질적으로 같은 방법으로 구현될 수 있다는 것을 유념해야 한다.
본 발명은 여러 실시예에 관련하여 기술되었지만, 이 분야의 숙련된 기술자는 본 발명이 덧붙인 청구항의 진의(spirit) 및 범위 내의 다수의 변경과 함께 실행될 수 있으며, 본 발명은 전술된 예시들에 제한되지 않음을 인식할 것이다.
더욱이, 청구항들의 범위는 전술한 실시예들에 의해 제한되지 않는다.
게다가, 출원인의 의도는, 나중에 수행(prosecution) 중에 수정된다 하더라도, 모든 청구항의 구성 요소들의 동등물을 포함하는 것임을 언급한다.
전술한 실시예들은 이 분야의 통상적인 기술자에 의해 바람직하게 조합될 수 있다.

Claims (18)

  1. 통신 검사 회로로서,
    기준 클록 신호를 변조함으로써 변조된 클록 신호를 생성하는 확산 스펙트럼 클록 생성기,
    의사 랜덤 패턴을 생성하는 의사 랜덤 바이너리 시퀀스 생성기, 및
    상기 변조된 클록 신호에 기반하여 상기 의사 랜덤 패턴을 변조함으로써 송신 신호를 생성하는 신호 생성기
    를 포함하는 송신 유닛;
    상기 송신 신호를 수신하고, 상기 송신 신호로부터 상기 의사 랜덤 패턴을 복구하는 클록 및 데이터 복구 회로, 및
    상기 복구된 의사 랜덤 패턴을 미리 정해진 의사 랜덤 패턴과 비교하여 에러 정보를 표시하는 신호를 출력하는 검출기
    를 포함하는 수신 유닛; 및
    상기 수신 유닛으로부터 입력된 에러 정보를 표시하는 상기 신호로부터 에러들의 수를 카운트하고, 카운팅 결과에 기반하여 타이밍 마진을 결정하는 제어 유닛
    을 포함하고,
    상기 제어 유닛은 상기 기준 클록 신호의 변조 팩터를 제어하기 위한 변조 팩터 세팅 신호 및 상기 기준 클록 신호의 변조 주파수를 제어하기 위한 변조 주파수 세팅 신호를 생성하며, 상기 변조 팩터 세팅 신호 및 상기 변조 주파수 세팅 신호를 상기 확산 스펙트럼 클록 생성기로 출력하고,
    상기 제어 유닛은,
    상기 기준 클록 신호를 생성하는 클록 소스,
    상기 변조 팩터 세팅 신호, 상기 변조 주파수 세팅 신호 및 상기 기준 클록 신호를 수신하고, 상기 변조 팩터 세팅 신호, 상기 변조 주파수 세팅 신호 및 상기 기준 클록 신호에 기반하여 특정 기간 동안의 에러 정보를 표시하는 상기 신호로부터 에러들의 수를 카운트하는 축적 유닛,
    상기 에러들의 수의 카운트를 표시하는 신호, 상기 변조 팩터 세팅 신호, 상기 변조 주파수 세팅 신호 및 상기 기준 클록 신호를 수신하고, 상기 카운트를 상기 변조 팩터 세팅 신호 및 변조 주파수 세팅 신호와 함께 미리 결정된 허용 가능한 에러의 수와 비교하고, 비교 결과에 기반하여 타이밍 마진을 결정하고, 상기 변조 팩터 세팅 신호 및 상기 변조 주파수 세팅 신호를 변경하기 위한 세팅 변경 신호를 생성하는 결정 유닛, 및
    상기 세팅 변경 신호를 수신하여 상기 변조 팩터 세팅 신호 및 상기 변조 주파수 세팅 신호와 다른 변조 팩터 세팅 신호 및 변조 주파수 세팅 신호를 생성하는 변조 세팅 유닛
    을 포함하는 통신 검사 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 축적 유닛은,
    상기 변조 팩터 세팅 신호, 상기 변조 주파수 세팅 신호 및 상기 기준 클록 신호를 수신하고, 에러 정보를 표시하는 상기 신호로부터 에러들의 수를 카운트하는 카운팅 기간을 설정하기 위한 카운팅 기간 세팅 신호, 및 상기 카운팅 기간이 경과한 후 축적된 카운트를 리셋하는 클리어 신호를 생성하는 타이머,
    에러 정보를 표시하는 상기 신호, 상기 카운팅 기간 세팅 신호 및 상기 클리어 신호를 수신하고, 상기 카운팅 기간 세팅 신호에 의해 표시된 카운팅 기간 동안 에러 정보를 표시하는 상기 신호로부터 에러들의 수를 카운트 및 축적하고, 상기 카운팅 기간이 경과한 후 상기 에러들의 수의 카운트를 표시하는 에러 카운트 신호를 출력하고, 상기 클리어 신호를 수신했을 때 상기 카운트를 리셋하는 에러 카운터, 및
    상기 에러 카운트 신호 및 상기 카운팅 기간 세팅 신호를 수신하고, 상기 카운팅 기간이 경과한 후 상기 카운트를 보유하며, 상기 카운트를 표시하는 신호를 상기 결정 유닛으로 출력하는 홀딩 유닛
    을 포함하는 통신 검사 회로.
  5. 제4항에 있어서,
    상기 타이머는 상기 기준 클록 신호의 주파수 변조의 기울기의 변화 지점에서 발생하는 에러를 카운트하지 않기 위해, 상기 에러에 대한 무효화 신호를 생성하며, 상기 무효화 신호를 상기 에러 카운터로 출력하는 통신 검사 회로.
  6. 제4항에 있어서,
    상기 에러 카운터는 상기 기준 클록 신호의 주파수 변조의 기울기의 변화 지점에서 발생하는 에러에 대한 상기 카운트로부터 상기 기준 클록 신호의 변조 팩터 및 변조 주파수의 곱에 비례하는 값에 기반하여 추정된 에러들의 수를 빼는 통신 검사 회로.
  7. 제1항에 있어서,
    상기 송신 유닛 및 상기 수신 유닛 사이에 배치된 셀렉터;
    상기 송신 신호를 외부로 출력하는 출력 단자; 및
    외부로부터의 수신 신호를 입력하는 입력 단자를 더 포함하고,
    상기 송신 유닛으로부터 출력된 상기 송신 신호는 외부로 출력될 수 있으며, 상기 셀렉터는 상기 수신 신호 및 상기 송신 신호 중 하나를 선택하고 상기 선택된 신호를 상기 수신 유닛으로 출력하는 통신 검사 회로.
  8. 제1항에 있어서,
    상기 송신 유닛은 표준 사용 모드에서 또한 사용되는 통신 검사 회로.
  9. 제1항에 있어서,
    상기 수신 유닛은 표준 사용 모드에서 또한 사용되는 통신 검사 회로.
  10. 제1항에 따른 통신 검사 회로를 포함하는 반도체 집적 회로.
  11. 제1항에 따른 통신 검사 회로를 포함하는 전자 장치.
  12. 제11항에 있어서,
    상기 전자 장치가 파워업될 때 자가 진단 시작 신호가 상기 제어 유닛으로 입력되며, 상기 통신 검사 회로는 상기 자가 진단 시작 신호에 기반하여 검사를 수행하는 전자 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
KR1020110053695A 2010-06-04 2011-06-03 통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼 KR101819746B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010128859 2010-06-04
JPJP-P-2010-128859 2010-06-04
JPJP-P-2011-050164 2011-03-08
JP2011050164A JP5658601B2 (ja) 2010-06-04 2011-03-08 通信試験回路及び半導体集積回路、電子機器

Publications (2)

Publication Number Publication Date
KR20110133442A KR20110133442A (ko) 2011-12-12
KR101819746B1 true KR101819746B1 (ko) 2018-01-17

Family

ID=45064434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110053695A KR101819746B1 (ko) 2010-06-04 2011-06-03 통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼

Country Status (4)

Country Link
US (1) US8724683B2 (ko)
JP (1) JP5658601B2 (ko)
KR (1) KR101819746B1 (ko)
CN (1) CN102340362B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI461715B (zh) * 2012-12-06 2014-11-21 Wistron Corp 測試裝置以及電子裝置的測試方法
DE102013112548B4 (de) * 2013-11-14 2022-04-21 Fujitsu Technology Solutions Intellectual Property Gmbh Sendevorrichtung, Verwendung einer Sendevorrichtung und Verfahren
US9531280B2 (en) * 2014-05-09 2016-12-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Isolation device and system
TWI690177B (zh) * 2014-11-05 2020-04-01 日商新力股份有限公司 傳送裝置、傳送方法及通信系統
CN105067984B (zh) * 2015-07-16 2017-12-29 无锡中微腾芯电子有限公司 利用测试数据恢复tsk系列探针台map的方法
KR102583236B1 (ko) 2016-06-30 2023-09-27 삼성전자주식회사 Prbs 패턴을 이용한 클럭 데이터 복원 회로, 그리고 그것의 동작 방법
CN109387765B (zh) * 2017-08-07 2021-12-21 默升科技集团有限公司 用于标识通道错误的器件、方法和集成电路
CN111183517B (zh) 2018-01-17 2023-06-16 默升科技集团有限公司 具有中介层的并行prbs测试的ic裸片
US11228380B2 (en) * 2019-10-29 2022-01-18 Keysight Technologies, Inc. Bit error ratio (BER) measurement including forward error correction (FEC) on back channel
CN112367078A (zh) * 2020-02-17 2021-02-12 成都华微电子科技有限公司 一种扩频时钟信号测试装置和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005337740A (ja) * 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法
JP2007294758A (ja) * 2006-04-26 2007-11-08 Sharp Corp 半導体テスト装置、通信モジュールテスト装置、ウエハテスト装置、およびウエハ
US20090323445A1 (en) * 2008-06-26 2009-12-31 International Business Machines Corporation High Performance Read Bypass Test for SRAM Circuits

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05268298A (ja) * 1992-03-23 1993-10-15 Sony Corp 情報伝送装置
JP3647139B2 (ja) * 1996-05-24 2005-05-11 株式会社ソキア スペクトラム拡散受信機
JPH10107774A (ja) * 1996-09-30 1998-04-24 Ando Electric Co Ltd マーク率可変パターン誤り測定回路
US6977960B2 (en) * 2001-08-16 2005-12-20 Matsushita Electric Industrial Co., Ltd. Self test circuit for evaluating a high-speed serial interface
US7007212B2 (en) * 2002-03-14 2006-02-28 Matsushita Electric Industrial Co., Ltd. Transmission device, reception device, test circuit, and test method
US7142623B2 (en) * 2002-05-31 2006-11-28 International Business Machines Corporation On-chip system and method for measuring jitter tolerance of a clock and data recovery circuit
JP2005233933A (ja) 2004-01-19 2005-09-02 Nec Electronics Corp 組合せ試験方法及び試験装置
JP2005322768A (ja) * 2004-05-10 2005-11-17 Nec Electronics Corp 半導体集積回路
US7447958B2 (en) 2005-05-05 2008-11-04 Cypress Semiconductor Corporation Parallel input/output self-test circuit and method
DE102006024460B4 (de) * 2006-05-24 2016-08-04 Infineon Technologies Ag Vorrichtung und Verfahren zur Durchführung eines Tests
JP2008175646A (ja) * 2007-01-17 2008-07-31 Nec Electronics Corp 半導体装置、半導体装置のテスト回路、及び試験方法
JP2008219754A (ja) * 2007-03-07 2008-09-18 Kawasaki Microelectronics Kk シリアルインターフェース回路
CN101680923B (zh) * 2007-06-12 2012-11-21 富士通株式会社 电子装置、电子装置的测试方法
US20090160493A1 (en) * 2007-12-20 2009-06-25 Texas Instruments Incorporated System and Method for Generating a Spread-Spectrum Clock Signal
JP4631945B2 (ja) * 2008-08-07 2011-02-16 ソニー株式会社 映像送信装置、映像伝送システム、及び映像送信装置による再生制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005337740A (ja) * 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法
JP2007294758A (ja) * 2006-04-26 2007-11-08 Sharp Corp 半導体テスト装置、通信モジュールテスト装置、ウエハテスト装置、およびウエハ
US20090323445A1 (en) * 2008-06-26 2009-12-31 International Business Machines Corporation High Performance Read Bypass Test for SRAM Circuits

Also Published As

Publication number Publication date
CN102340362A (zh) 2012-02-01
US8724683B2 (en) 2014-05-13
JP2012013678A (ja) 2012-01-19
CN102340362B (zh) 2015-05-20
US20110299569A1 (en) 2011-12-08
JP5658601B2 (ja) 2015-01-28
KR20110133442A (ko) 2011-12-12

Similar Documents

Publication Publication Date Title
KR101819746B1 (ko) 통신 검사 회로, 전자 장치, 수신 회로, 송신 회로, 반도체 집적 회로, 및 웨이퍼
EP1815262B1 (en) System and method for on-chip jitter injection
US7313496B2 (en) Test apparatus and test method for testing a device under test
US7656181B2 (en) Apparatus and method for testing circuit characteristics by using eye mask
US9255966B2 (en) Receiver circuit, semiconductor integrated circuit, and test method
JP2005098981A (ja) 半導体集積回路装置、測定結果管理システム、及び管理サーバ
US7202656B1 (en) Methods and structure for improved high-speed TDF testing using on-chip PLL
US20050076280A1 (en) Programmable built-in self-test circuit for serializer/deserializer circuits and method
US7571363B2 (en) Parametric measurement of high-speed I/O systems
US20110199138A1 (en) Semiconductor device and test method thereof
US7902918B2 (en) Demodulation apparatus, test apparatus and electronic device
JP2005004653A (ja) データ送信装置および入出力インタフェース回路
US8006154B2 (en) Semiconductor integrated circuit and method for testing semiconductor integrated circuit
US7532995B1 (en) Interpolator testing circuit
KR101121823B1 (ko) 전자 장치, 전자 장치의 시험 방법, 및 시험 프로그램을 기록한 기록 매체
US20070118784A1 (en) Self test circuit for a semiconductor intergrated circuit
CN114268564A (zh) 用于测试抖动容忍度的系统和方法
US10097341B1 (en) Testing of clock and data recovery circuits
US7401272B1 (en) Apparatus and method for high speed sampling or testing of data signals using automated testing equipment
JP2004274527A (ja) データ送受信装置
KR20070011801A (ko) 테스트 시스템 및 그것의 테스트 방법
US20060294409A1 (en) Frequency margin testing
Acar et al. Go/No-Go testing of VCO modulation RF transceivers through the delayed-RF setup
Sunter et al. Testing SerDes beyond 4 Gbps-changing priorities
WO2006125161A2 (en) Parametric measurement of high-speed i/o systems

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant