KR20110034659A - 자동화 테스트 장비 시스템용의 트래커 회로 및 방법 - Google Patents

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Abstract

수신된 고주파 디지털 데이터 신호의 동기화를 위한 디지털 데이터 신호 캡처회로는 상기 수신된 디지털 데이터 신호의 상태 전이를 결정하는 전이 검출기를 포함한다. 상기 전이 검출기는 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하고, 상기 전이가 상기 제1시간과 제2시간 사이에 일어났는지의 여부 또한 상기 전이가 상기 제1시간과 제3시간 사이에 일어났는지의 여부를 판정하여, 해당 전이의 위치를 나타내는 증분/감분 신호를 발생한다. 스트로브 조정회로는 상기 증분/감분 신호에 의거해서 스트로브 신호를 발생한다. 캡처회로는 상기 스트로브 신호를 이용해서 상기 수신된 디지털 데이터 신호를 캡처한다.

Description

자동화 테스트 장비 시스템용의 트래커 회로 및 방법{TRACKER CIRCUIT AND METHOD FOR AUTOMATED TEST EQUIPMENT SYSTEMS}
자동화 테스트 장비 시스템은 집적회로 장치 혹은 IC를 테스트하기 위하여 이용된다. 이 테스트는 시간 의존적 데이터를 포함하는 기능성 테스트를 포함한다. ATE 테스터(automated test equipment tester)라고도 불리는 자동화 테스트 장비 시스템은 전형적으로 제어 컴퓨터에 접속된 테스트 회로를 포함한다. 해당 제어 컴퓨터는 테스트 회로를 활성화시키기 위한 테스트 벡터라 불리는 기능성 테스트 패턴 및 타이밍 데이터를 입수해서 저장하여 DUT(device-under-test: 피테스트 장치)에 자극 신호를 제공하는 사용자 인터페이스를 제공한다. 이것은 또한 DUT 응답 출력 신호를 수신하여 평가하는 것을 포함한다. 상기 DUT 출력 신호는 DUT의 파라미터 및 동작 특성을 결정하도록 평가된다. 저장된 패턴 기능성 테스트는 집적회로 장치의 파라미터 및 동작 특성을 제공하도록 해당 집적회로 장치의 제조 시 결정적인 단계를 부여한다.
본 발명의 발명자는 이러한 테스트의 유효성이 상기 테스터와 DUT의 정확한 동기화에 의존한다는 것을 깨달았다. 그 이유는, 클록 속도가 기가헤르츠 이상까지 증가하므로, 상기 테스트의 유효성이 정확한 클록 동기화에 더욱 심하게 의존하기 때문이다. 고주파수에서, 클록 및 데이터 동기화의 부정확성은, DUT의 동작 속도가 증가함에 따라 오차의 한계가 감소하기 때문에 더욱 쉽게 거짓 테스트 결과로 될 수 있다. 이하에 설명하는 바와 같이, 이것은 데이터 전이 시간 혹은 "지터 밴드"(jitter band)가 보다 큰 비율의 데이터 신호로 되기 때문에 일어날 수 있고, 따라서 거짓 테스트 결과의 보다 큰 원인을 형성한다.
필요한 것은 응답 데이터 신호가 정확하게 검출되는 것을 확실하게 하기 위한 장치 및/방법이다. 따라서, 본 발명자는, 지터 밴드로부터 멀리 떨어진 DUT 응답 데이터 신호의 검출을 허용하도록 테스터 클록 신호를 유입되는 DUT 응답 데이터 신호와 동기화시키기 위한 수단이 필요한 것으로 판정하였다.
일 실시형태에서, 수신된 디지털 데이터 신호를 동기화시키는 디지털 데이터 신호 캡처회로(digital data signal capture circuit)는 전이 검출기(transition detector)를 포함한다. 해당 전이 검출기는 디지털 데이터 신호 샘플러(digital data signal sampler)와 조기/지체 전이 검출기(early/late transition detector)를 구비한다. 상기 디지털 데이터 신호 샘플러는 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하여 유지한다. 상기 조기/지체 전이 검출기는 상기 디지털 데이터 신호 샘플러와 교신(통신)(communication)하여, 상기 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호의 샘플을 수신하고, 해당 수신된 샘플로부터 상태 전이가 제1시간과 제2시간 사이에 일어났는지의 여부 또한 상기 상태 전이가 제1시간과 제2시간 사이에 일어났는지의 여부를 판정하여, 상기 상태 전이의 시간 위치로부터 해당 전이를 위한 위치를 나타내는 증분/감분 신호(increment/decrement signal)를 발생한다. 스트로브 조정회로는 상기 전이 검출기와 교신하여, 상기 증분/감분 신호를 수신한다. 상기 증분/감분 신호로부터, 상기 스트로브 조정회로는 전이의 위치의 지표(indication)에 의거해서 상기 스트로브 신호를 발생한다. 상기 디지털 데이터 신호 캡처회로는 상기 수신된 디지털 데이터 신호를 수신하도록 결합되고 또한 상기 스트로브 조정회로와 교신하여 상기 스트로브 신호를 수신해서 상기 스트로브 신호의 타이밍에 상기 수신된 디지털 데이터 신호를 캡처하도록 결합된 캡처 플립플롭 회로를 포함한다.
상기 디지털 데이터 신호 샘플러는 제1트래킹 플립플롭, 제2트래킹 플립플롭 및 제3트래킹 플립플롭을 내장한다. 상기 제1트래킹 플립플롭은 상기 제1시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지한다. 상기 제2트래킹 플립플롭은 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지한다. 상기 제3트래킹 플립플롭은 상기 제1트래킹 플립플롭과 교신하여 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신하여 상기 제3시간까지 저장한다.
상기 디지털 데이터 신호 캡처회로는 제1타이밍 신호와 제2타이밍 신호를 발생하는 클록 발생기를 구비한다. 상기 제1타이밍 신호는 상기 제2타이밍 신호와는 대략 90°의 위상차를 지닌다. 상기 클록 발생기는 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 상기 제1트래킹 플립플롭에 대해서 상기 제1시간 및 제3시간에 상기 제1타이밍 신호를 제공하도록 접속되어 있다. 상기 클록 발생기는 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신하여 상기 제3시간까지 저장하는 상기 제3플립플롭에 대해서 상기 제1타이밍 신호를 제공하도록 접속되어 있다. 상기 클록 발생기는 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 상기 제2플립플롭에 대해서 상기 제2타이밍 신호를 제공하도록 접속되어 있다.
조기/지체 전이 검출기는 제1 및 제3플립플롭과 교신하여 전이가 상기 제1시간과 제3시간 사이에 일어난 것을 나타내는 전이 발생 신호를 발생하는 제1비교회로를 구비한다. 상기 조기/지체 전이 검출기는 또한 제2 및 제3플립플롭과 교신하여 전이가 상기 제1시간과 제2시간 사이에 일어난 것을 나타내는 전이 발생 신호를 발생하는 제2비교회로를 구비한다.
상기 스트로브 조정회로는 지속 업/다운 카운터, 디지털-대-아날로그 변환기 및 가변 지연 소자를 포함한다. 상기 지속 업/다운 카운터는 상기 증분/감분 신호를 수신하기 위하여 OR 트리(OR tree)를 개재해서 상기 전이 검출기와 교신하고, 또한 스트로브 디지털 값 신호를 조정하기 위하여 지속 업/다운 카운터를 증분시키도록 구성되어 있다. 상기 디지털-대-아날로그 변환기는 상기 지속 업/다운 카운터와 교신한다. 상기 지속 업/다운 카운터는 수신된 디지털 데이터 신호의 반복률(repetition rate)을 제한하도록 조정된 프로그램가능한 멀티 비트 카운터일 수 있다. 상기 가변 지연 소자는 디지털-대-아날로그 변환기와 교신하여, 상기 디지털-대-아날로그 변환기의 출력에 의거해서 스트로브 신호를 발생하도록 주 발진기 스트로브 신호를 조정한다. 상기 가변 지연 소자는 상기 수신된 디지털 데이터 신호를 캡처하기 위한 캡처 회로에 상기 스트로브 신호를 제공한다.
상기 디지털 데이터 신호 캡처회로는 상기 전이 검출기와 교신하는 OR 트리 회로를 추가로 포함한다. 상기 OR 트리 회로는 상기 디지털 데이터 신호 캡처회로가 불안정하지 않고 발진하지 않는 것을 보증하기 위하여 상기 수신된 디지털 데이터 신호의 사이클 당 설정된 클록 사이클 수에 대해서 증분/감분 신호를 수신한다.
각종 실시형태에서, 상기 디지털 데이터 신호 캡처회로는 또한 트래커 제어기(tracker controller)를 포함한다. 해당 트래커 제어기는 패턴 발생기와 교신하여 트래커 제어신호를 수신하고 상기 전이 검출기 및 스트로브 조정회로와 교신하여 스트로브 신호를 상기 트래커 제어신호의 함수(function)로서 위치결정한다.
각종 실시형태에서, 디지털 데이터 신호 캡처방법은 수신된 디지털 데이터 신호를 동기화시키기 위하여 수행된다. 상기 방법은 수신된 디지털 데이터 신호의 전이를 검출하는 단계를 포함한다. 해당 전이를 검출하는 단계는 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하여 유지하는 단계를 포함한다. 이어서, 상태 전이가 상기 제1시간과 제2시간 사이에 일어났는지의 여부 혹은 상기 제1시간과 제3시간 사이에 일어났는지의 여부를 판정한다. 상기 제1시간과 제2시간 사이 혹은 상기 제2시간과 제3시간 사이에서의 상태 전이의 위치의 지표를 제공하도록 증분 신호 혹은 감분 신호 중 한쪽이 발생된다. 스트로브 신호는 상기 증분 신호 및 감분 신호에 의거해서 조정된다. 상기 수신된 디지털 데이터 신호의 디지털 데이터 신호 상태값은 상기 스트로브 신호를 이용해서 캡처된다.
상기 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하는 단계는 제1타이밍 신호 및 제2타이밍 신호를 발생하는 단계를 포함할 수 있다. 상기 제1타이밍 신호는 상기 제2타이밍 신호와는 대략 90°의 위상차를 지닌다. 상기 제1타이밍 신호는 상기 수신된 디지털 데이터 신호를 캡처하여 유지하기 위하여 상기 제1시간 및 제3시간에 제공된다. 또, 상기 제1타이밍 신호는 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신하여 상기 제3시간까지 보존하기 위하여 제공된다. 상기 제2타이밍 신호는 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하기 위하여 상기 제2시간에 제공된다. 스트로브 신호를 발생하는 단계는 디지털 데이터 신호 상태값이 상기 수신된 디지털 데이터 신호의 지터 밴드들 사이의 중도에서 검출되도록 상기 스트로브를 상기 수신된 디지털 데이터 신호와 동기화시키는 단계를 포함할 수 있다.
도 1은 자동화 테스트 장비 시스템의 간이화된 블록도;
도 2는 DUT에 대한 자동화 테스트 장비 시스템 채널의 간이화된 블록도;
도 3은 예시적인 DUT 디지털 출력 신호 및 각종 실시형태의 DUT 디지털 출력 신호를 캡처하고 동기화하기 위하여 사용되는 자동화 테스트 장비 타이밍 클록을 도시한 도면;
도 4는 디지털 데이터 신호 캡처용의 전이 검출 회로(혹은 검출기)의 몇몇 실시형태의 논리도;
도 5는 DUT 디지털 출력의 캡처용의 데이터 캡처회로의 일 실시형태의 간이화된 블록도;
도 6은 OR 트리 회로 및 지속 업/다운 카운터의 일 실시형태의 논리도;
도 7은 DUT 디지털 출력의 캡처용의 데이터 캡처회로의 다른 실시형태의 블록도;
도 8은 디지털 데이터 신호에서의 지터 밴드의 일례를 도시한 도면.
두 집적 회로 사이에서 전달되는 고속 데이터의 교신을 위한 주 제한인자는 수신측 플립플롭 혹은 래치(latch) 상에의 데이터 셋업 및 유지 시간(hold time)에 대한 클록이다. 두 집적 회로 사이의 경계를 따른 데이터의 캡처를 다루는 데는 몇몇 상이한 방법이 이용될 수 있다. 하나의 방법인 동기화는 두 개별의 전송로 상의 데이터와 동기해서 클록을 전송하는 것을 포함하는 것이다. 이것은 통상 소스 동기화라 지칭된다.
다른 방법은 데이터로부터 클록의 추출을 허용하는 프로토콜을 이용해서 클로킹(clocking)과 함께 데이터를 부호화함으로써 데이터 내의 클록을 임베딩(embedding)하는 것이다. 또 다른 방법은 송신측 집적회로와 수신측 집적 회로 간의 동시성의 결여를 보상하기 위하여 비교적 조기에 혹은 나중에 데이터 전이를 이동시키는 것이 필요하다는 것을 송신기에 알리기 위하여 "핸드셰이킹"(handshaking) 피드백 디지털 데이터 신호를 제공하는 양방향 통신 프로토콜을 이용하는 것이다.
상기 기술은 DUT와 자동화 테스트 장비 시스템 간에 데이터의 전송을 허용하기 위하여 단독으로 혹은 조합하여 이용될 수 있다.
도 1은 자동화 테스트 장비 시스템(5)의 일례의 간이화된 블록도이다. 상기 자동화 테스트 장비 시스템(5)은 테스트 헤드(15)와 교신하는, 전형적으로 테스터 주 프레임(10) 내의 제어 컴퓨터(도시생략)를 포함한다. 테스트 헤드(15)는 디바이스 인터페이스 보드(DIB: device interface board)(20)에 접속되어 있다. DIB(20)는 DUT를 테스트하기 위하여 DUT(25)에 전기적으로 접촉한다. DUT(25)는 프로브 테스트용의 많은 칩을 포함하는 반도체 웨이퍼, 또는 패키지화된 실리콘 다이일 수 있다.
상기 자동화 테스트 장비 시스템(5)은 자극 신호를 발생하여 DUT(25)로부터 응답 신호를 평가하기 위한 테스트 회로(도시생략)를 포함한다. 이 테스트 회로(도시생략)는 전력; 신호 패턴, 포맷 및 타이밍 발생기; 핀 전자기기; 및 입/출력 드라이버를 포함할 수 있으며, 이중 일부는 실시형태에 따라서 테스트 헤드(15) 내에 위치되고 일부는 테스터 주 프레임(10) 내에 위치되어 있다.
도 2는 DUT에 대한 자동화 테스트 장비 시스템 채널의 가능한 하나의 예시적인 실시형태의 간이화된 블록도이다. 자동화 테스트 장비 시스템(100)은 DUT(130)의 파라미터 및 기능 테스트를 위한 전반적인 기능 제어를 제공하는 테스터 제어유닛(105)을 구비한다. 파라미터 및 기능 테스트의 정의는 DUT(130)의 자극 입력 테스트 신호를 제공하고 응답 출력 신호를 모니터링하는 개개의 채널에 급송되는 테스트 벡터(107)로 설명된다. 해당 테스트 벡터(107)는 테스트 패턴 발생기(110)로 전송된다. 해당 테스트 패턴 발생기(110)는 테스트 벡터(107)를 복호화하여 각 채널에 대해서 따라서 DUT(130)의 각 입력 혹은 출력 핀에 대해서 자극 테스트 신호의 구체적인 패턴을 결정한다. 상기 테스트 패턴 발생기(110)의 출력은 자극 테스트 신호 포맷화기(115)로 입력된다. 해당 자극 테스트 신호 포맷화기(115)는 생성된 테스트 자극 신호를 수신하고, 정렬된(ordered) 테스트 벡터에 대해서 정확한 전압 진폭 및 수순용의 신호를 포맷화한다. 상기 자극 테스트 신호 포맷화기(115)의 출력은 테스트 자극 신호 타이밍 발생기(120)에 입력된다. 해당 테스트 자극 신호 타이밍 발생기(120)는 자극 테스트 신호가 DUT(130)의 타이밍 사양에 부응하게끔 정확하게 정렬되도록 해당 자극 테스트 신호의 타이밍을 조정한다. 테스트 자극 신호 타이밍 발생기(120)의 출력은 테스트 자극 신호 드라이버(125)에 대한 입력이다. 해당 테스트 자극 신호 드라이버(125)는 DUT(130)의 입력 요건에 부응하도록 적절한 소스 임피던스와 구동 전류 및 전압을 제공한다. 테스트 자극 신호 드라이버(125)로부터의 테스트 자극 신호(127)는 DUT(130)에 인가된다.
상기 테스트 응답 신호(132)는 상기 테스트 자극 신호 드라이버(125)의 입력에 응답하여 DUT(130)에 의해 발생된 신호이며, 이것은 테스트 응답 비교기/부하회로(135)에 대한 입력이다. 상기 테스트 응답 비교기/부하회로(135)는 상기 테스트 응답 신호(132)를 반송하는 전송로용의 적절한 종단 부하 장치(인쇄회로 랜드, 접속기 및 케이블)를 제공한다. 상기 테스트 응답 비교기/부하회로(135)는 상기 테스트 응답 신호(132)의 전압 상태를 결정하기 위한 비교기 회로를 추가로 구비한다. 상기 테스트 응답 신호(132)가 디지털 데이터 신호인 경우, 이것은 논리 1 혹은 논리 0 또는 논리 상태이다. 대안적으로, 상기 테스트 응답 신호(132)가 아날로그 신호인 경우, 상기 비교기는 사실상 추가의 평가를 위하여 아날로그 테스트 응답 신호(132)를 샘플링하는 아날로그-대-디지털 변환기일 수 있다.
회수된 테스트 응답 신호(132)는 테스트 응답 비교기/부하회로(135)로부터 응답 디지털 데이터 신호 캡처회로(140)로 전송된다. 응답 디지털 데이터 신호 캡처회로(140)는 자동화 테스트 장비 시스템(100)의 타이밍에 대해서 정확하게 수신하는 것을 보증하기 위하여 회수된 테스트 응답 신호(132)의 타이밍을 확립한다. 상기 테스트 응답 신호(132)는 이어서 테스트 응답 신호 포맷 복구회로(145)로 전송된다. 상기 테스트 응답 신호 포맷 복구회로(145)는 테스트 응답 신호(132)의 포맷이 정확하게 해석된 것을 보증하기 위하여 해당 테스트 응답 신호(132)의 포맷을 해석한다. 상기 테스트 응답 신호(132)는 이어서 테스트 응답 오차 비교 및 기록회로(150)로 반송된다. 상기 테스트 응답 오차 비교 및 기록회로(150)는 회수되어, 타이밍이 맞으며 또한 포맷화된 테스트 응답 신호(147)들과 비교하기 위하여 테스트 패턴 발생기(110)로부터 예상 응답 신호(112)를 수신한다. 상기 비교 결과는 추가의 처리 및 평가를 위하여 테스터 제어유닛(105)으로 반송되는 테스트 결과 리포트(152)로 되도록 컴파일(compile)된다. 상기 테스터 제어유닛(105)은 테스트 자극 신호(127)의 타이밍 및 테스트 응답 신호(132)의 캡처링을 변화시키기 위하여 제어신호를 기능 블록(110, 115, 120, 125, 135, 140, 145, 150)으로 제공하기 위한 쉬무 플롯 발생기(shmoo plot generator)와 같은 제어 기능 회로(control function circuit)(도시생략)를 포함할 수 있다.
자동화 테스트 장비 시스템(100)에 있어서, 상기 테스트 응답 신호(132)는 소스 동기화된 디지털 데이터, 임베딩된 클록을 지니는 디지털 데이터 또는 전술한 바와 같은 "핸드셰이킹" 피드백 데이터를 제공하는 양방향 통신 프로토콜을 이용한 디지털 데이터를 지니도록 구성되어 있을 수 있다. 또한, 임의의 새롭게 설계된 데이터 전송 프로토콜은 수신되어 해당 테스트 응답 신호(132)의 수신을 가능하게 하는 동기화를 요구하고 있다. 필요로 하는 것은, 각 응용에 대해서 데이터 비대칭 관리(data skew management)를 위한 클록의 각각의 형태에 대한 구체적인 해법을 수행하기보다는 오히려, 자동화 테스트 장비 시스템(100)의 집적 회로와 함께 DUT(130)로부터 디지털 데이터 신호(즉, 데이터 및/또는 클록)의 임의의 전송을 동기화시키는 것이 가능한 일반적인 해법을 수행하는 것이다. 또, 필요한 것은 유입되는 디지털 데이터 신호 전이를 실제로 트래킹하고 이 전이 트래킹에 의거해서 어떠한 데이터 프로토콜의 종류 및 클로킹 방식이 이용되더라도 디지털 데이터 신호 아이(digital date signal eye)의 중심에 스트로브를 조정하는 회로를 제공하는 것이다. 디지털 데이터 신호 아이는 연속적인 디지털 데이터 신호의 지터 밴드들 간의 경계이다.
도 8은 디지털 데이터 신호에서의 지터 밴드들의 일례를 도시하고 있다. 지터 밴드(801a), (801b)는 디지털 데이터 신호(800)의 공칭 사이클 시간에 대한 디지털 데이터 신호(800)의 연속적인 전이들의 과도기에서의 변동이다. 디지털 데이터 신호 아이(803) 내에 혹은 지터 밴드들 간에 신뢰성 있는 데이터를 얻는 것은, 고주파수에서, 즉, 약 1㎓(1Gbps) 이상의 주파수에서 상당한 문제일 수 있는 데, 그 이유는 지터 밴드가 디지털 데이터 신호(800)의 비교적 많은 부분을 점유하기 때문이다.
각종 실시형태에서, 디지털 데이터 신호 캡처회로는 디지털 데이터 신호의 전이의 발생을 판정한다. 단, 디지털 데이터 신호란 용어는 디지털 데이터 신호 캡처회로의 모든 실시형태에 의해 캡처되고 동기화되는 데이터 혹은 클록 신호라면 어떠한 것이라도 지칭하는 것이다. 따라서, 상기 디지털 데이터 신호 캡처회로는 전이가 수신측 회로의 클록에 대해서 예상되는 것보다 빠르게 혹은 나중에 일어났는지의 여부를 검출한다. 클록의 스트로브 신호 타이밍 위치는 이어서 동일한 방향으로 이동된다.
도 3은 DUT 응답 디지털 데이터 신호 출력 및 각종 실시형태에 대해서 DUT의 응답 디지털 데이터 신호를 캡처하고 동기화하는 데 이용되는 자동화 테스트 장비 타이밍 클록을 도시하고 있다. DUT 디지털 응답 신호 출력(205)은 도 2의 DUT로부터 자극 테스트 신호(127)로의 응답이다. 도 2의 테스터 제어유닛(105)은 위상이 대략 90°다른 트래킹 클록, 즉, Track_Clk_early(210) 및 Track_Clk_late(212)를 발생한다. Track_Clk_early(210)의 강하 에지는 Track_Clock_late(212)보다 대략 사분의 일(1/4) 사이클 먼저 도달한다. 각 트래킹 클록, 즉, Track_Clk_early(210) 및 Track_Clk_late(212)는 디지털 응답 신호 출력(205)을 샘플링하는 데 이용된다. 상기 디지털 응답 신호 출력(205)은 Track_Clock_late(212)의 강하 에지에 의해 시간 A(215)에서 샘플링된다. 상기 디지털 응답 신호 출력(205)은 Track_Clock_early(210)의 상승 에지에 의해 시간 B(220)에서 샘플링된다. 디지털 응답 신호 출력(205)은 Track_Clock_late(212)의 상승 에지에 의해 시간 C(225)에서 샘플링된다.
시간 A(215) 및 시간 C(225)에서의 디지털 논리 상태는 전이가 시간 A(215) 및 시간 C(225)에서의 샘플링 간의 시간 주기에서 일어났는지의 여부를 판정하기 위하여 논리적으로 비교된다. 시간 A(215) 및 시간 B(220)에서의 디지털 논리 상태는 전이가 시간 A(215) 및 시간 B(220)에서의 샘플링 간의 시간 주기에서 일어났는지의 여부를 판정하기 위하여 논리적으로 비교된다. 시간 A(215) 및 시간 C(225)에서의 디지털 응답 신호 출력(205)의 논리 상태가 상이한 경우(전이가 일어남) 및 시간 A(215) 및 시간 B(220)에서의 디지털 응답 신호 출력(205)의 논리 상태가 동일한 경우(전이가 지체됨), 스트로브 클록 전이 위치는 보다 나중 시간에 배치될 필요가 있다. 대안적으로, 시간 A(215) 및 시간 C(225)에서의 디지털 응답 신호 출력(205)의 논리 상태가 상이한 경우(전이가 일어남), 그리고 시간 A(215) 및 시간 B(220)에서의 디지털 응답 신호 출력(205)의 논리 상태가 상이한 경우(전이가 조기에 일어남), 스트로브 클록 전이 위치는 보다 빠른 시간에 배치될 필요가 있다. 스트로브 클록 전이 위치의 이동은 디지털 응답 신호 출력(205)의 디지털 데이터 신호 상태값이 디지털 응답 신호 출력(205)의 지터 밴드들 간의 중도에 검출되도록 스트로브 클록을 디지털 응답 신호 출력(205)과 동기시킨다.
도 4는 디지털 데이터 신호 전이 검출기(200)의 논리도이다. 이 실시형태에서, 전이 검출기(200)는 수신된 디지털 데이터 신호의 상태 전이를 검출한다. 상기 디지털 응답 신호 출력(205)은 도 2의 테스트 응답 비교기/부하회로(135)로부터 디지털 데이터 신호 샘플러 회로(230)에 의해 수신된다. 상기 디지털 데이터 신호 샘플러 회로(230)는 디지털 응답 신호 출력(205)을 샘플링하여 유지하며, 이중 반복률(DDR) 플립플롭(250), (255), (260)을 포함한다. 상기 이중 반복률(DDR) 플립플롭(250), (255)은 디지털 응답 신호 출력(205)을 수신한다. DDR 플립플롭(250)은 Track_Clock_early(210)에 의해 클로킹되고, DDR 플립플롭(255)은 Track_Clock_late(212)에 의해 클로킹된다. Track_Clock_early(210)의 상승 에지는 DDR 플립플롭(250)을 기동시켜 시간 B(220)에서 디지털 응답 신호 출력(205)을 샘플링하여 유지시킨다. Track_Clock_late(212)의 하강 에지는 DDR 플립플롭(255)을 기동시켜 시간 A(215)에서 디지털 응답 신호 출력(205)을 샘플링하여 유지시킨다.
DDR 플립플롭(255)의 출력은 DDR 플립플롭(260)의 데이터 입력에 접속되어 있다. Track_Clock_late(212)는 DDR 플립플롭(260)의 클록 단자에 대한 입력이다.
Track_Clock_late(212)의 상승 에지는 DDR 플립플롭(260)을 기동시켜 상기 시간 C(225)에서 DDR 플립플롭(255)의 출력에서의 상기 샘플링되어 유지된 디지털 응답 신호를 DDR 플립플롭(260)으로 전송한다. 동시에, Track_Clock_late(212)의 상승 에지는 DDR 플립플롭(255)을 기동시켜 시간 C(225)에서 디지털 응답 신호 출력(205)을 샘플링하여 유지한다.
조기/지체 전이 검출기(280)는 디지털 데이터 신호 샘플러 회로(230)와 접속되어 상기 수신된 디지털 데이터 신호의 샘플들(출력 A, B 및 C)을 수신한다. 해당 조기/지체 전이 검출기(280)는 배타적 OR 회로(265), (270) 및 AND 게이트(275)를 포함한다. 상기 배타적 OR 회로(265)는 DDR 플립플롭(250)의 출력에서의 샘플링되어 유지된 디지털 응답 신호 B를 DDR 플립플롭(260)의 출력 A에서의 상기 샘플링되어 유지된 디지털 응답 신호와 논리적으로 비교하여, 전이가 시간 A(215)와 시간 B(220) 사이에서 일어났는지의 여부를 판정한다. 상기 배타적 OR 회로(270)는 DDR 플립플롭(255)의 출력에서의 샘플링되어 유지된 디지털 응답 신호 C를 DDR 플립플롭(260)의 출력 A에서의 상기 샘플링되어 유지된 디지털 응답 신호와 논리적으로 비교하여, 전이가 시간 A(215)와 시간 C(225) 사이에서 일어났는지의 여부를 판정한다. AND 게이트(275)는 시간 A(215)에서의 디지털 응답 신호 출력(205)의 논리 상태가 시간 B(220)에서의 디지털 응답 신호 출력(205)의 논리 상태와 동일(A=B)하다는 것을 나타내는 신호(267)를 시간 A(215)와 시간 C(225) 사이에서 전이가 일어난 것(A≠C)을 나타내는 신호(272)를 논리적으로 조합해서 스트로브가 디지털 응답 신호 출력(205)을 캡처하도록 나중에 이동되어야만 하는 것을 나타내는 증분 신호(277)를 제공한다. 시간 A(215)에서의 디지털 응답 신호 출력(205)의 논리 상태가 시간 B(220)에서의 디지털 응답 신호 출력(205)의 논리 상태와 동일하지 않은 것(A≠B)을 나타내는 배타적 OR 회로(265)의 이상 출력(out-of-phase output)은 스트로브가 디지털 응답 신호 출력(205)을 캡처하도록 나중에 이동되어야만 하는 것을 나타내는 감분 신호(282)를 제공한다.
도 5는 응답 디지털 데이터 신호 캡처회로(140)의 일 실시형태의 블록도이다. 테스트 응답 신호(132)는 도 2에 도시된 바와 같이 비교기/부하회로(135)에 인가된다. 비교기/부하회로(135)는 테스트 응답 신호(132)의 논리 상태 레벨을 구별하는 레벨을 나타내는 비교기 레벨 신호(134)를 수신한다. 비교기 회로(133)는 테스트 응답 신호(132)의 논리 상태 레벨을 결정하고 응답 디지털 데이터 신호 캡처회로(140)에 대한 입력인 디지털 응답 신호 출력(205)을 발생한다.
응답 디지털 데이터 신호 캡처회로(140)는 도 5에서 MOSC라 표기한 주 발진기(305)를 구비하여, 디지털 응답 신호(205)를 캡처하는 데 이용되는 주 스트로브 클록(master strobe clock)(307)을 발생한다. 상기 주 스트로브 클록(307)은 스트로브 조정회로(350)에 대한 입력이다. 상기 스트로브 조정회로(350)는 스트로브 클록(337)을 전진 혹은 지연시켜, 플립플롭(340) 등과 같은, 데이터 캡처회로에 대한 입력인 조정된 스트로브 클록(337)을 발생시키는 지연소자(335)를 포함한다. 이것은 하나의 채널을 기준으로 수행될 수 있고, 즉, 테스터의 각 채널에 대한 스트로브 클록(337)은 독립적으로 조정될 수 있거나, 혹은 단일 채널이 테스터의 모든 채널에 의해 이용되는 스트로브 클록(337)을 조정하는 데 이용될 수 있다.
상기 조정된 스트로브 클록(337)은 위상 발생기(310)에 인가되어 Track_Clock_early(210)와 Track_Clock_late(212)를 발생한다. 해당 Track_Clock_early(210)와 Track_Clock_late(212)는 전이 검출기(315)에 대한 타이밍 입력이다. 상기 전이 검출기(315)는 도 4에 도시된 바와 같이 구성되어 수행된다. 디지털 응답 신호(205)는, 도 4를 참조하여 위에서 설명된 바와 같이, Track_Clk_early(210) 및 Treack_Clk_late(212)와 함께 전이 검출기(315)에 인가된다. 상기 전이 검출기(315)는 디지털 응답 신호 출력(205)의 전이가 조기에 혹은 지체되어 일어났는지의 여부를 나타내므로, 스트로브 클록(337)이 디지털 데이터 신호(205)를 캡처하여 도 2의 테스트 응답 신호 포맷 복구회로(145)를 통해서 테스트 응답 오차 비교 및 기록회로(150)로 전달되는 디지털 응답 신호(345)를 발생하기 위하여 전진해야할 필요가 있는지 지연되어야할 필요가 있는지를 나타낸다.
상기 스트로브 조정회로(350)는 또한 지속 업/다운 카운터(325)와 디지털-대-아날로그 변환기(330)를 포함한다. 지연소자(335)에 대한 조정 전압은 디지털-대-아날로그 변환기(330)의 아날로그 출력 전압이다. 상기 디지털-대-아날로그 변환기(330)의 입력에 인가되는 증분 명령(INC_DAC)(326) 및 감분 명령(DEC_DAC)(328)은 지속 업/다운 카운터(325)의 출력이다. 지속 업/다운 카운터(325)의 증분 명령(INC_DAC)(326) 및 감분 명령(DEC_DAC)(328) 출력의 값은 전이 검출기(315)에 의해 결정되는 바와 같이 디지털 응답 신호(205)의 전이의 타이밍에 의거한다. 스트로브 위치는 디지털-대-아날로그 변환기(330)에 의해서 설정되며, 이때 보다 큰 값은 지연소자(335)에서 더 많은 지연을 제공하여 스트로브를 보다 나중에 이동시키고, 보다 작은 값은 지연소자(335)에서 보다 적은 지연을 제공하여 스트로브를 보다 빨리 이동시킨다.
전이 검출기(315)만을 이용하는 것에 기인하여 몇 가지 문제점이 일어난다: 첫째로, 현재 및 장래의 적용에 있어서, 스트로브는 8㎓ 이상의 매우 높은 주파수에서 가동될 수 있다. 이 높은 작동 주파수에서 랜덤한 증분 및 감분 신호로 작동할 수 있는 지속 업/다운 카운터(325)를 실행시키는 것은 매우 어렵다. 두번째로, 회로가 스트로브의 위치 변화에 응답함에 있어서 루프 타임(loop time)이 있다. 디지털 데이터 신호 캡처는 보정하려고 노력함에 따라 불안정하게 될 수 있어 발진할 수 있다. 이것에 대처하기 위하여, 증분 출력(277)과 감분 출력(282)이 OR 트리 회로(320)에 인가된다. 매우 높은 클록 주파수 및 잠재적인 불안정성 및/또는 발진은 OR 트리 회로(320)에 의해 관리된다. OR 트리 회로(320)의 증분 출력(322)과 감분 출력(324)은 디지털-대-아날로그 변환기(330)를 구동하는 지속 업/다운 카운터(325)를 제어한다.
세번째로, 많은 경우에, 디지털 데이터 신호 캡처회로는, 대안적으로는 입력과 출력인 I/O 경계 상에서 이용되며, 예를 들어, 메모리의 데이터 핀이 모두 데이터를 전송하고 수신한다. 디지털 데이터 신호 캡처회로(140)는 자동화 테스트 장비 시스템(100)이 DUT에 자극 신호를 제공할 경우 불능으로 될 필요가 있다. DC 가능 기능은 디지털 데이터 신호 캡처회로(140)를 적절하게 가능 혹은 불능으로 하는 드라이브 I/O 신호 상에서 수행될 수 있다.
도 6은 일 실시형태의 OR 트리 회로(320) 및 지속 업/다운 카운터(325)의 논리도이다. 상기 OR 트리 회로(320)는 2열의 DDR 플립플롭(400a, 400b, 400c 및 400d) 및 (405a, 405b, 405c 및 405d)으로 구성된다. DDR 플립플롭(400a), (400b)의 출력은 OR 게이트(410)에 접속되고, DDR 플립플롭(400c), (400d)의 출력과 OR 게이트(410)의 출력은 OR 게이트(411)에 접속되어 있다. DDR 플립플롭(405a), (405b)의 출력은 OR 게이트(412)에 접속되고, DDR 플립플롭(405c), (405d)의 출력과 OR 게이트(412)의 출력은 OR 게이트(413)에 접속되어 있다. 클록(clk_hs)(415)은 DDR 플립플롭(400a, 400b, 400c, 400d) 및 (405a, 405b, 405c, 405d)의 각각의 클록 입력에 인가된다. 도 5의 전이 검출기(315)로부터의 증분 신호(277)는 DDR 플립플롭(400a)의 데이터 입력에 인가되는 한편, DDR 플립플롭(400a), (400b), (400c)의 각각의 출력은 각각 DDR 플립플롭(400b), (400c), (400d)의 데이터 입력에 인가된다. 도 5의 전이 검출기(315)로부터의 감분 출력(DEC)(282)은 DDR 플립플롭(405a)의 데이터 입력에 인가되는 한편, DDR 플립플롭(405a), (405b), (405c)의 각각의 출력은 DDR 플립플롭(405b), (405c), (405d)의 데이터 입력에 각각 인가된다.
DDR 플립플롭(400a)의 출력과 OR 게이트(410), (411)의 출력은 다중화기(multiplexer)(420)의 입력에 인가된다. DDR 플립플롭(405a)의 출력과 OR 게이트(412), (413)의 출력은 다중화기(425)의 입력에 인가된다.
클록(clk_hs)(415)은 데이터 플립플롭(430), (434)에 인가된다. 데이터 플립플롭(430)의 이상 출력은 그의 데이터 입력에 접속되어 있다. 또한, 데이터 플립플롭(430)의 이상 출력은 배타적 OR 회로(432)의 입력에 접속되어 있다. 데이터 플립플롭(434)의 이상 출력은 배타적 OR 회로(432)의 제2입력에 접속되고, 배타적 OR 회로(432)의 출력은 데이터 플립플롭(434)의 데이터 입력에 접속되어 있다. 이 구조는 클록(clk_hs)(415)을 2 및 4배로 분할하는 회로를 제공한다. 클록(clk_hs)(415), 데이터 플립플롭(430)의 동상(in-phase) 출력 및 데이터 플립플롭(434)의 동상 출력은 다중화기(435)의 입력에 접속되어 있다. 다중화기(420), (425), (435)의 선택 게이트선은 DUT 클록 사이클의 각각에 대해서 인가되는 샘플링 사이클 수를 선택하도록 적용되는 벡터 선택 신호(MPV)(440) 당의 주 발진기 사이클을 지닌다. 이 구현예에 있어서는, 각 DUT 클록 사이클에 대해서 4, 4 이상, 2 혹은 1일 수 있다.
다중화기(420)의 출력은 데이터 플립플롭(445)에 대한 데이터 입력이며, 다중화기(425)의 출력은 데이터 플립플롭(450)에 대한 데이터 입력이다. 이와 같이 해서, OR 트리 회로(320)의 증분 브랜치의 OR 게이트(410), (411)의 출력은 다중화기(420)를 개재해서 DDR 플립플롭(445)에 결합되고, OR 트리 회로(320)의 감분 브랜치의 OR 게이트(412), (413)의 출력은 다중화기(420)를 개재해서 DDR 플립플롭(450)에 결합된다. 데이터 플립플롭(445), (450)의 클록 입력은 다중화기(435)의 출력으로부터 분할된 클록(437)에 의해 클로킹된다. DDR 플립플롭(445), (450)의 출력은 AND 게이트(455), (460)의 입력이다. DDR 플립플롭(445), (450)의 비반전 출력은 각각 AND 게이트(455), (460)에 대한 입력이고, DDR 플립플롭(445), (450)의 반전 출력은 각각 AND 게이트(460), (455)에 대한 입력이다. 데이터 플립플롭(445), (450)의 출력의 논리적 조합은 AND 게이트(455), (460)의 출력에서 증분 신호(322)와 감분 신호(324)를 발생한다. 증분 신호(322)와 감분 신호(324)는 계수의 증분 혹은 계수의 감분을 활성화시키기 위한 지속 카운터(325)에 대한 명령 신호이다.
가장 빠른 반복률 (div 4)에서, 증분 신호(277)의 4 사이클은 OR 게이트(410), (411) 및 OR 게이트(412), (413)와 논리적으로 조합되어, 각각 클록(clk_hs)(415)을 4로 나눈 상태에서 중앙에서 데이터 플립플롭(445), (450)에 대해서 클록된다. 4 사이클의 각 그룹에 있어서 증분 명령과 감분 명령이 양쪽 모두 있는 경우, 이들은 서로 소거되어 지속 업/다운 카운터(325)에서 어떠한 동작도 일어나지 않는다. 이것은 물론 정보가 손실될 수 있고, 즉, 3개의 증분 신호(277)가 하나의 감분 신호에 의해 소거될 수 있다는 점에서 이상적이지 않다. 그러나, 이 상황의 시뮬레이션은 디지털 데이터 신호 캡처가 정확한 것임을 입증하였다. 증분 신호(277)가 OR 트리 회로(320)를 통과해서 해당 OR 트리 회로에 의해 처리되어 증분 신호(322)를 발생한 후에, 반복률은 (어떤 구현예에서는 최대 초당 대략 2G 비트(2 Gbps)까지) 더욱 느려졌다. 보다 느린 증분 신호(322) 및 감분 신호(324)가 추가의 반복률 저감을 위하여 지속 업/다운 카운터(325)에 대한 입력 신호로서 이용된다. 지속 업/다운 카운터(325)의 출력은 분할 회로(327), (329)에 의해 주파수를 더욱 분할하여 INC_DAC(326) 및 DEC_DAC(328) 신호를 생성한다. 본 구현예에서, 이것에 의해 도 5의 디지털 데이터 신호 스트로브 클록(337)이 칩 간의 디지털 데이터 신호 전송을 위하여 대략 500Mbps 이하의 속도로 DUT로부터 디지털 데이터 신호를 캡처할 수 있게 된다.
도 5로 되돌아가면, 지속 업/다운 카운터(325)의 구현예는 프로그램가능한 3 혹은 4비트 업/다운 카운터이다. 상기 지속 업/다운 카운터(325)는 증분 신호(322)와 감분 신호(324)의 상대적인 수의 트랙을 유지한다. 지속 업/다운 카운터(325)가 최대 계수를 달성하여 다른 증분 신호(322)가 도달하면, 지속 업/다운 카운터(325)는 중앙점으로 리셋되어 증분 명령(INC_DAC)(326)을 스트로브 디지털-대-아날로그 변환기(330)에 내린다. 지속 업/다운 카운터(325)가 1로 감분되어 다른 감분 명령(324)이 도달하면, 지속 업/다운 카운터(325)는 중앙값으로 리셋되고, 또, 해당 지속 업/다운 카운터(325)는 감분 명령(DEC_DAC)(328)을 내린다. 지속 업/다운 카운터(325)가 3비트로 되도록 프로그램되어 있다면, 그것은 최대 반복률을 4배로 효율적으로 분할하고, 지속 업/다운 카운터(325)가 4비트 카운터라면, 그것은 최대 반복률을 8배로 분할한다. 이것에 의해, 최대 반복률 오프 칩은 250Mbps로 제한될 수 있다. 장래의 구현예는 12㎓의 클로킹 속도에서 디지털 데이터 신호를 캡처할 필요가 있을 수 있다. 이 경우, 4비트 카운터는 375Mbps의 최대 반복률을 얻게 된다. 오프 칩 반복률을 저감시키는 외에, 지속 업/다운 카운터(325)는 루프 대역폭 제어의 일부로서 기능한다. 지속 업/다운 카운터(325)의 보다 큰 계수치는 슬루율(slew rate)을 2배만큼 저감시킬 것이다. 통상적으로 디지털 데이터 신호율을 범위 내로 유지하는 가장 작은 계수치가 이용되지만, 안정성 문제가 있다면, 지속 업/다운 카운터(325)의 보다 큰 계수치가 이용가능하다.
테스터 I/O 채널 상에 이용되는 몇몇 실시형태에서, 스트로브 신호를 트래킹하거나 조정하는 것은 바람직하지 않을 수 있는 한편, 해당 테스터는 DUT에 대해서 신호를 분할하거나 전송한다. 이러한 경우, 지속 카운터(325)는 I/O 채널 드라이버가 온 상태인 경우 캡처 가능 신호(323)의 이용은 불능으로 될 수 있다.
도 5의 응답 디지털 데이터 신호 캡처회로(140)의 실시형태는 디지털 데이터 신호를 캡처하기 위한 신호 경로를 도시하고 있다. 그러나, 자동화 테스트 장비의 실시형태에서, 디지털 데이터 신호 캡처 회로(140)는 위상 발생기(310), 전이 검출회로(315), 및 DUT에 접속된 자동화 테스트 장비 시스템의 다수의 입력 채널 내의 디지털 데이터 신호의 캡처를 위한 OR 트리 회로(320)를 이용할 수 있다. 신호 채널의 증분 신호 출력(INC)(322)과 감분 신호 출력(DEC)(324)은 다른 디지털 데이터 신호 캡처회로(140) 상의 다수의 디지털-대-아날로그 변환기(330)로 전송될 수 있다.
도 7은 응답 디지털 데이터 신호 캡처회로(140)의 위상 발생기(310), 전이 검출회로(315) 및 OR 트리 회로(320)가 증분 신호 출력(INC)(522) 및 감분 신호 출력(DEC)(524)을 자동화 테스트 장비 시스템 상의 다수의 디지털 데이터 신호 캡처회로(140n)에 제공하기 위하여 이용되고 있는 다른 실시형태의 응답 디지털 데이터 신호 캡처회로(140)의 블록도이다. 상기 디지털 데이터 신호 캡처회로(140)의 위상 발생기(310), 전이 검출회로(315) 및 OR 트리 회로(320)는 설명을 용이하게 하기 위하여 트래커 논리회로(500)라 일괄적으로 지칭된다. 위상 발생기(310), 전이 검출회로(315) 및 OR 트리 회로(320)는 도 5에서와 마찬가지로 작동한다.
트래커(500)의 OR 트리 회로(320)의 증분 출력(522)과 감분 출력(524)은 자동화 테스트 장비의 다른 채널의 다른 응답 디지털 데이터 신호 캡처회로(540n)(도시생략)로의 전송을 위하여 응답 디지털 데이터 신호 캡처회로(540)의 경계에 이르게 될 수 있다. 증분 출력(522)은 다중화기(505)의 하나의 입력에 인가되고, 감분 출력(524)은 다중화기(510)의 하나의 입력에 인가된다. 증분 입력 신호(512)와 감분 입력 신호(514)는 자동화 테스트 장비의 다른 입력 채널의 다른 응답 디지털 데이터 신호 캡처회로(540)로부터 응답 디지털 데이터 신호 캡처회로(540)로 인가된다. 증분 입력 신호(512)는 다중화기(505)의 제2입력에 인가되고, 감분 입력 신호(514)는 다중화기(510)의 제2입력에 인가된다.
다중화기(505)의 출력과 다중화기(510)의 출력은 각각 지속 업/다운 카운터(325)의 증분 입력과 감분 입력에 접속된다. 다중화기(505), (510)는 주 스트로브 클록(307)의 전진 혹은 지연이 자동화 테스트 장비 시스템 내의 다른 채널로부터의 응답 디지털 데이터 신호 캡처회로(540)에 인가된 외부 증분 입력 신호(512) 및 감분 입력 신호(514)에 의해, 또는 도시된 바와 같이, 상기 채널의 트래커(500)로부터의 증분 출력(522) 및 감분 출력(524)에 의해 결정되는지의 여부를 선택하도록 작동한다.
지속 업/다운 카운터(325), 스트로브 디지털-대-아날로그 변환기(330), 지연소자(335) 및 캡처 플립플롭(340)은, 외부 증분 입력 신호(512)와 감분 입력 신호(514)가 DUT 응답 출력 디지털 데이터 신호(205)를 캡처하기 위하여 채택된다면, 주 스트로브 클록(307)이 자동화 테스트 장비의 다른 채널의 다른 DUT 디지털 응답 출력 신호(205n)의 전이에 따라 변화될 수 있는 외에는, 도 5에 설명된 것과 마찬가지로 기능한다.
몇몇 실시형태에서, 외부 증분 입력 신호(512) 및 감분 입력 신호(514)는 도 2의 테스터 제어유닛(105) 내에 기재된 바와 같이 쉬무잉 발생기(shmooing generator)로부터 출력될 수 있다. 상기 쉬무잉 발생기는 DUT 디지털 응답 신호 출력(205)의 연속적인 캡처링을 위하여 스트로브 신호를 이동시켜 타이밍 경계를 찾도록 증분 입력신호(512) 및 감분 입력신호(514)를 제공한다.
선택신호(515)는 트래커 제어회로(520)에 의해 발생된다. 도 2에서 트래커 CTRL로 표기된 트래커 제어신호(525)는 도 2의 패턴 발생기(110)로부터 공급된다. 트래커 제어신호(525)는 가능, 리셋, 선택 기타 채널(select other channel) 및 트레인 모드 선택의 기능을 제어하기 위하여 4비트를 지닐 수 있다. 가능 신호는, 모든 채널 상의 모든 가능한 전이 검출기 트래커 논리 회로(500)가 증분 출력(522) 상의 증분 명령 및 감분 출력(524) 상의 감분 명령을 내리기 시작하여 DUT의 모든 출력 신호의 DUT 디지털 응답 출력 신호(205)를 수반하게끔 한다. 리셋 명령은 모든 채널의 모든 지속 업/다운 카운터(325)를 리셋값으로 복귀시킨다. 리셋값은 각 카운터의 DC 프로그램가능한 값이다. 선택 기타 채널은 모든 가능한 증분 다중화기(505) 및 감분 다중화기(510)를 국소 증분 출력신호(522) 및 국소 감분 출력 신호(524)로부터 외부 증분 입력신호(512) 및 감분 입력신호(514)로 전환시킨다. 상기 선택 기타 채널 기능은 DUT로부터 전송된 개별의 기준 클록으로 응답 데이터 버스를 트래킹하는 데 주로 이용된다. 이 개별의 클록이 수신되고 있는 입력 채널만이 상기 국소 신호들을 이용하면서 유지될 것이고, 다른 채널의 기타 모든 지속 업/다운 카운터(325)는 개별의 클록을 수신한 채널로부터 증분 입력 신호(512) 및 감분 입력 신호(514)로서 증분 명령 및 감분 명령을 수신할 것이다. 자동화 테스트 장비용의 제어 기능은 수신측 응답 채널의 어느 것이라도 증분 입력 신호(512) 및 감분 입력 신호(514)로서 증분 명령 및 감분 명령의 소스로 되는 것을 허용하는 논리를 포함하며, 자동화 테스트 장비의 기타 관련된 채널은 모두 이를 따를 것이다.
트레인 모드는 증분 출력(522)을 가능으로 하여 감분 출력(524)으로 하여금 주 발진기(305)의 주파수의 1/4인 주파수를 지니는 클록(M4)의 주기만큼 지속 업/다운 카운터(325)를 강제로 슬리핑(slipping)시키게 한다. 트래커 제어신호(525)들 중 하나로서의 트레인 모드 명령은 트래커 제어 회로로 하여금 트레인 신호(530)를 활성화시키게 한다. 트레인 신호(530)는 AND 게이트(535)의 하나의 입력이다. AND 게이트(535)의 제2입력은 증분 입력 신호(512)이다. 트레인 신호(530)와 증분 입력 신호(512)의 논리적 조합은 지속 업/다운 카운터(325)를 강제로 슬리핑시키기 위하여 필요한 감분 출력 신호(524)를 발생한다.
트레인 모드는 초기의 장치 정렬에 대해서 주 스트로브 클록(307)의 지연 범위의 중심에 주 스트로브 클록(307)을 위치결정시키는 데 이용된다. 트레인 신호(530)와 증분 입력 신호(512)의 논리적 조합은 또한 디지털-대-아날로그 변환기(330)를 재차 센터링시키도록 리셋을 발행한다. 트레인 모드는 도 6의 벡터 선택 신호(MPV)(440) 당의 주 발진기 사이클이 2, 4 혹은 8배로 설정되는 경우에만 적용된다. 1배로 설정된 벡터 선택 신호(MPV)(440) 당의 주 발진기 사이클은 항상 후술하는 바와 같이 센터링되어 있다.
스트로브 배치에서의 변동에 대한 테스터의 응답의 쉬무잉 혹은 스무 플로팅(shmoo plotting)은 트레인 모드의 변동으로서 수행될 수 있다. 쉬무잉은 비교기가 불합격에서 합격으로 갈 때까지 스트로브를 이동시킴으로써 에지를 찾는 데 이용된다. 도 2의 테스터 제어유닛(105) 내의 쉬무잉 발생기는 스트로브 위치가 소망의 양만큼 이동되도록 연속적인 증분 혹은 감분 명령을 낸다. 쉬무잉 명령은 트래커 제어회로(520)를 통해서 구현될 수 있다. 트래커 제어신호(525)의 가능 및 트레인 모드 비트는 쉬무잉할 경우 사용되지 않으므로, 이들은 쉬무잉용의 증분 및 감분 비트로서 이용될 수 있다. 대안적으로는, 증분 및 감분 쉬무잉 명령은 다중화기(505), (510)로 전달될 수 있었다.
각종 실시형태에서, 디지털-대-아날로그 변환기(330)를 제어하는 지속 업/다운 카운터(325)는 1, 2, 4 또는 8의 최하위 비트의 프로그램가능한 증분 및 감분값을 지닐 필요가 있다. 현재, 설계는 500㎰ 지연 범위를 지니는 9비트 카운터를 내장한다. 이것은 루프의 이득을 제어하는 데 이용되며, 이것은 이어서 루프 안정성에 영향을 미친다.
자동화 테스트 장비 시스템의 모든 채널에 대한 디지털-대-아날로그 변환기(330)의 각각에 대한 이득 조정은 도시되어 있지 않다. 이득 조정은 지연소자(335)의 지연 범위가 자동화 테스트 장비 시스템의 입력 채널 모두에 대해 5% 이상 정합하도록 디지털-대-아날로그 변환기(330)의 출력 신호를 변경시킨다. 이것은 개별의 기준 클록이 DUT로부터 전송되는 경우에 바람직하고, 수개의 입력 채널은 개별의 기준 클록 기준 채널을 수반할 필요가 있다. 상기 개별의 기준 클록의 전이를 수반하는 종속 채널로 전송되는 증분 입력신호(512) 및 감분 입력신호(514)는 개별의 기준 클록을 수신하는 기준 채널과 동일량만큼(5% 이내) 트랙점을 이동할 필요가 있다.
단, 캡처된 디지털 응답 신호(345)의 밴드폭 요건을 저감시키기 위하여, 증분 출력신호(522)와 감분 출력 신호(524)는 레벨이 아닌 전이가 동작을 나타내도록 부호화된다. 이것은 밴드폭 요건을 절반으로 효율적으로 삭감한다. 또한, 응답 디지털 데이터 신호 캡처회로(540)는 증분 출력(522) 및 감분 출력(524)을 동시에 발생하지 않는다. 본 기술의 실시형태의 몇몇에 있어서, 가장 가까운 증분 출력(522)과 감분 출력(524)은 지속 업/다운 카운터(325)의 크기에 따라 2 내지 4㎱ 떨어져 있을 수 있다.
본 발명은 실시형태를 참조하여 특별히 도시되고 설명되었지만, 당업자라면 본 발명의 정신과 범위로부터 벗어나는 일없이 상세 및 형태의 각종 변화가 수행될 수 있음을 이해할 수 있을 것이다.

Claims (35)

  1. 수신된 고주파 디지털 데이터 신호의 동기화를 위한 디지털 데이터 신호 캡처회로(digital data signal capture circuit)로서,
    a) 1) 제1시간, 제2시간 및 제3시간에 수신된 디지털 데이터 신호를 샘플링 및 유지할 수 있는 디지털 데이터 신호 샘플러(digital data signal sampler); 및
    2) 상기 디지털 데이터 신호 샘플러와 교신(communication)하는 조기/지체 전이 검출기(early/late transition detector)
    를 포함하는 전이 검출기;
    b) 상기 디지털 데이터 신호 캡처회로 내에 결합되어, 상기 조기/지체 전이 검출기로부터의 증분 전이 신호 및 감분 전이 신호(increment and decrement transition signal)에 의거해서 스트로브 신호(strobe signal)를 발생하도록 구성된 스트로브 조정 회로; 및
    c) 상기 스트로브 신호를 이용해서 상기 디지털 데이터 신호를 캡처하도록 구성된 캡처회로를 포함하되,
    상기 조기/지체 전이 검출기는, 상기 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호의 샘플을 수신하고, 해당 수신된 샘플로부터 상태 전이가 상기 제1시간과 제2시간 사이에 일어났는지의 여부 또한 상태 전이가 상기 제1시간과 제3시간 사이에 일어났는지의 여부를 판정하여 해당 상태 전이 발생에 의거해서 증분 전이 신호 및 감분 전이 신호를 발생하도록 구성된 것인 디지털 데이터 신호 캡처회로.
  2. 제1항에 있어서, 상기 디지털 데이터 신호 샘플러는
    a) 상기 제1시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 제1트래킹 플립플롭(first tracking flip flop);
    b) 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 제2트래킹 플립플롭; 및
    c) 상기 제1트래킹 플립플롭과 교신하여, 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신해서 상기 제3시간까지 보존하는 제3트래킹 플립플롭을 포함하는 것인 디지털 데이터 신호 캡처회로.
  3. 제2항에 있어서, 상기 디지털 데이터 신호 샘플러는 제1타이밍 신호와 제2타이밍 신호를 발생하는 클록 발생기를 추가로 포함하되, 상기 제1타이밍 신호는 상기 제2타이밍 신호와는 대략 90°의 위상차를 지니며, 상기 클록 발생기는 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 상기 제1플립플롭에 상기 제1시간 및 제3시간에서의 상기 제1타이밍 신호를 제공하도록 접속되고, 상기 제1시간에 캡처된 수신된 디지털 데이터 신호를 수신해서 상기 제3시간까지 보존하는 상기 제3플립플롭에 상기 제1타이밍 신호를 제공하도록 접속되며, 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 상기 제2플립플롭에 상기 제2타이밍 신호를 제공하도록 접속된 것인 디지털 데이터 신호 캡처회로.
  4. 제2항에 있어서, 상기 조기/지체 전이 검출기는 상기 제2 및 제3플립플롭과 교신하여 상기 전이가 상기 제1시간과 제2시간 사이에 일어난 것을 나타내는 전이발생신호를 발생해서 상기 감분 전이 신호를 발생하는 제1비교회로를 포함하는 것인 디지털 데이터 신호 캡처회로.
  5. 제4항에 있어서, 상기 조기/지체 전이 검출기는
    a) 상기 제1 및 제3플립플롭과 교신하여 상기 전이가 상기 제1시간과 제3시간 사이에 일어난 것을 나타내는 제2비교회로; 및
    b) 상기 제1 및 제2비교회로와 교신하여 상기 증분 전이 신호를 발생하는 논리회로를 추가로 포함하는 것인 디지털 데이터 신호 캡처회로.
  6. 제1항에 있어서, 상기 조기/지체 전이 검출기와 상기 스트로브 조정회로 사이에 결합된 OR 트리 회로(OR tree circuit)를 추가로 포함하고, 상기 스트로브 조정회로는 상기 OR 트리 회로로부터의 증분 스트로브 신호 및 감분 스트로브 신호에 의거해서 스트로브 신호를 발생하도록 구성된 것인 디지털 데이터 신호 캡처회로.
  7. 제6항에 있어서, 상기 캡처회로는 가변 지연 소자와 교신하여 해당 가변 지연 소자로부터 스트로브 신호를 수신하는 것인 디지털 데이터 신호 캡처회로.
  8. 제6항에 있어서, 상기 스트로브 조정회로는
    a) 상기 증분 스트로브 신호 및 감분 스트로브 신호를 수신하도록 결합된 지속 업/다운 카운터(persistence up/down counter);
    b) 상기 지속 업/다운 카운터와 교신하는 디지털-대-아날로그 변환기; 및
    c) 상기 디지털-대-아날로그 변환기와 교신하여, 해당 디지털-대-아날로그 변환기의 출력에 의거해서 스트로브 신호를 발생하도록 주 발진기 스트로브 신호(master oscillator strobe signal)를 조정하는 가변 지연 소자를 포함하는 것인 디지털 데이터 신호 캡처회로.
  9. 제8항에 있어서, 상기 OR 트리 회로는 상기 디지털 데이터 신호 캡처회로 내의 발진을 억제하기 위하여 상기 수신된 디지털 데이터 신호의 사이클 당 설정된 클록 사이클 수에 대해서 상기 조기/지체 전이 검출기로부터 증분 전이 신호와 감분 전이 신호를 수신하도록 상기 전이 검출기와 상기 지속 업/다운 카운터 사이에 결합되어 있는 것인 디지털 데이터 신호 캡처회로.
  10. 제6항에 있어서, 상기 OR 트리 회로는
    a) 상기 조기/지체 전이 검출기로부터 증분 전이 신호를 수신하도록 접속된 증분 브랜치(increment branch); 및
    b) 상기 조기/지체 전이 검출기로부터의 감분 전이 신호를 수신하여 상기 지속 업/다운 카운터에 감분 신호를 제공하도록 접속된 감분 브랜치(decrement branch)를 포함하되,
    상기 증분 브랜치는
    1) 증분 OR 회로와 교신하는 출력을 지니는 복수개의 직렬로 접속된 플립플롭; 및
    2) 상기 증분 OR 회로의 출력과 교신하는 입력을 지니는 증분 플립플롭을 포함하고,
    상기 증분 플립플롭은 분할된 클록 신호와 교신하는 클록 신호 입력을 지니고 또한 상기 지속 업/다운 카운터의 증분 입력과 교신하는 출력을 지니며,
    상기 감분 브랜치는
    1) 감분 OR 회로에 결합된 출력을 지니는 복수개의 직렬로 접속된 플립플롭; 및
    2) 상기 감분 OR 회로의 출력과 교신하는 감분 플립플롭을 포함하고,
    상기 감분 플립플롭은 분할된 클록 신호와 교신하는 클록 신호 입력을 지니고 또한 상기 지속 업/다운 카운터의 감분 입력과 교신하는 출력을 지니는 것인 디지털 데이터 신호 캡처회로.
  11. 제10항에 있어서, 상기 증분 플립플롭의 비반전 출력(non-inverting output)과 상기 감분 플립플롭의 반전 출력은 증분 브랜치 AND 게이트에 결합되고, 상기 감분 플립플롭의 비반전 출력과 상기 증분 플립플롭의 반전 출력은 감분 브랜치 AND 게이트에 결합되며, 상기 증분 브랜치 AND 게이트와 감분 브랜치 AND 게이트는 상기 지속 업/다운 카운터에 결합되어 있는 것인 디지털 데이터 신호 캡처회로.
  12. 제6항에 있어서, 상기 지속 업/다운 카운터는 상기 수신된 디지털 데이터 신호의 반복률(repetition rate)을 제한하도록 조정된 프로그램가능한 멀티 비트 카운터(programmable multiple bit counter)인 것인 디지털 데이터 신호 캡처회로.
  13. 제1항에 있어서, 패턴 발생기와 교신하여 트래커 제어신호를 수신하고 상기 전이 검출기 및 스트로브 조정회로와 교신하여 스트로브 신호를 상기 트래커 제어신호의 함수로서 위치결정하는 트래커 제어기(tracker controller)를 추가로 포함하는 디지털 데이터 신호 캡처회로.
  14. a) DUT(device-under-test: 피테스트 장치)와 교신하여 복수개의 채널로부터 수신된 디지털 데이터 신호를 동기화시키는 복수개의 디지털 데이터 신호 캡처회로를 포함하되,
    상기 디지털 데이터 신호 캡처회로는 각각
    1) i) 제1시간, 제2시간 및 제3시간에 수신된 디지털 데이터 신호를 샘플링하여 유지할 수 있는 디지털 데이터 신호 샘플러; 및
    ii) 상기 디지털 데이터 신호 샘플러와 교신하는 조기/지체 전이 검출기
    를 포함하는 전이 검출기;
    2) 상기 조기/지체 전이 검출기에 결합된 OR 트리 회로;
    3) 상기 OR 트리 회로에 결합되어, 해당 OR 트리 회로로부터의 증분 스트로브 신호 및 감분 스트로브 신호에 의거해서 스트로브 신호를 발생하도록 구성된 스트로브 조정회로; 및
    4) 상기 스트로브 신호를 이용해서 상기 디지털 데이터 신호를 캡처하도록 구성된 캡처회로를 포함하며,
    상기 조기/지체 전이 검출기는 상기 제1시간, 제2시간 및 제3시간에 수신된 디지털 데이터 신호의 샘플을 수신하도록 구성되고, 또, 수신된 샘플로부터 상태 전이가 제1시간과 제2시간 사이에 일어났는지의 여부 또한 상태 전이가 제1시간과 제3시간 사이에 일어났는지의 여부를 판정하여 해당 상태 전이 발생에 의거해서 증분 전이 신호 및 감분 전이 신호를 발생하도록 구성된 것인 자동화 테스트 장비 시스템.
  15. 제14항에 있어서, 상기 디지털 데이터 신호 샘플러는
    a) 상기 제1시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 제1트래킹 플립플롭;
    b) 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 제2트래킹 플립플롭; 및
    c) 상기 제1트래킹 플립플롭과 교신하여, 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신해서 상기 제3시간까지 보존하는 제3트래킹 플립플롭을 포함하는 것인 자동화 테스트 장비 시스템.
  16. 제15항에 있어서, 상기 디지털 데이터 신호 샘플러는 제1타이밍 신호와 제2타이밍 신호를 발생하는 클록 발생기를 추가로 포함하되, 상기 제1타이밍 신호는 상기 제2타이밍 신호와는 대략 90°의 위상차를 지니며, 상기 클록 발생기는 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 상기 제1플립플롭에 상기 제1시간 및 제3시간에서의 상기 제1타이밍 신호를 제공하도록 접속되고, 상기 제1시간에 캡처된 수신된 디지털 데이터 신호를 수신해서 상기 제3시간까지 보존하는 상기 제3플립플롭에 상기 제1타이밍 신호를 제공하도록 접속되며, 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하는 상기 제2플립플롭에 상기 제2타이밍 신호를 제공하도록 접속된 것인 자동화 테스트 장비 시스템.
  17. 제16항에 있어서, 상기 조기/지체 전이 검출기는 상기 제2 및 제3플립플롭과 교신하여 상기 전이가 상기 제1시간과 제2시간 사이에 발생한 것을 나타내는 전이발생신호를 발생해서 상기 감분 전이 신호를 발생하는 제1비교회로를 포함하는 것인 자동화 테스트 장비 시스템.
  18. 제17항에 있어서, 상기 조기/지체 전이 검출기는
    a) 상기 제1 및 제3플립플롭과 교신하여 상기 전이가 상기 제1시간과 제3시간 사이에 일어난 것을 나타내는 제2비교회로; 및
    b) 상기 제1 및 제2비교회로와 교신하여 상기 증분 전이 신호를 발생하는 논리회로를 추가로 포함하는 것인 자동화 테스트 장비 시스템.
  19. 제18항에 있어서, 상기 스트로브 조정회로는
    a) 상기 증분 스트로브 신호 및 감분 스트로브 신호를 수신하도록 결합된 지속 업/다운 카운터;
    b) 상기 지속 업/다운 카운터와 교신하는 디지털-대-아날로그 변환기; 및
    c) 상기 디지털-대-아날로그 변환기와 교신하여, 해당 디지털-대-아날로그 변환기의 출력에 의거해서 스트로브 신호를 발생하도록 주 발진기 스트로브 신호(master oscillator strobe signal)를 조정하는 가변 지연 소자를 포함하는 것인 자동화 테스트 장비 시스템.
  20. 제19항에 있어서, 상기 캡처회로는 가변 지연 소자와 교신하여 해당 가변 지연 소자로부터 스트로브 신호를 수신하는 것인 자동화 테스트 장비 시스템.
  21. 제19항에 있어서, 상기 OR 트리 회로는 상기 디지털 데이터 신호 캡처회로 내의 발진을 억제하기 위하여 상기 수신된 디지털 데이터 신호의 사이클 당 설정된 클록 사이클 수에 대해서 상기 조기/지체 전이 검출기로부터 증분 전이 신호와 감분 전이 신호를 수신하도록 상기 전이 검출기와 상기 지속 업/다운 카운터 사이에 결합되어 있는 것인 자동화 테스트 장비 시스템.
  22. 제19항에 있어서, 상기 지속 업/다운 카운터는 상기 수신된 디지털 데이터 신호의 반복률을 제한하도록 조정된 프로그램가능한 멀티 비트 카운터인 것인 자동화 테스트 장비 시스템.
  23. 제14항에 있어서, 상기 디지털 데이터 신호 캡처회로는 패턴 발생기와 교신하여 트래커 제어신호를 수신하고 또한 상기 전이 검출기 및 스트로브 조정회로와 교신하여 스트로브 신호를 상기 트래커 제어신호의 함수로서 위치결정하는 트래커 제어신호를 추가로 포함하는 자동화 테스트 장비 시스템.
  24. 제14항에 있어서, 상기 디지털 데이터 신호 캡처회로는 상기 복수개의 모든 디지털 데이터 신호 캡처회로와 교신하여 선택신호의 상태에 의거해서 상기 지속 카운터를 증분 혹은 감분하기 위하여 증분/감분 회로들 중 하나를 선택하는 증분/감분 선택기 회로를 추가로 포함하는 자동화 테스트 장비 시스템.
  25. 제24항에 있어서, 증분/감분 선택기 회로는 또한 상기 스트로브 신호를 조정하도록 증분 혹은 감분하기 위하여 테스터 제어유닛 내의 쉬무잉 발생기(shmooing generator)와 교신하는 것인 자동화 테스트 장비 시스템.
  26. 수신된 디지털 데이터 신호의 동기화를 위한 디지털 데이터 신호 캡처방법으로서,
    a) 1) 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하여 유지하는 단계;
    2) 상태 전이가 상기 제1시간과 제2시간 사이에 혹은 상기 제1시간과 제3시간 사이에 일어났는지의 여부를 판정하는 단계; 및
    3) 상기 제1시간과 제2시간 사이 혹은 상기 제2시간과 제3시간 사이에서의 상태 전이의 위치의 지표(indication)를 제공하도록 증분 전이 신호 혹은 감분 전이 신호 중 한쪽을 발생시키는 단계
    를 포함하는, 상기 수신된 디지털 데이터 신호의 전이를 검출하는 단계;
    b) 상기 증분 전이 신호 혹은 감분 전이 신호 중 한쪽에 의거해서 스트로브 신호를 조정하는 단계; 및
    c) 상기 스트로브 신호를 이용해서 상기 수신된 디지털 데이터 신호의 디지털 데이터 신호 상태값을 캡처하는 단계를 포함하는 디지털 데이터 신호 캡처방법.
  27. 제26항에 있어서, 상기 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하는 단계는
    a) 제1타이밍 신호 및 제2타이밍 신호를 발생하는 단계;
    b) 상기 수신된 디지털 데이터 신호를 캡처하여 유지하기 위하여 상기 제1시간과 제3시간에 상기 제1타이밍 신호를 제공하고, 또한 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신하여 상기 제3시간까지 보존하기 위하여 상기 제1타이밍 신호를 제공하는 단계; 및
    c) 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하기 위하여 상기 제2시간에 상기 제2타이밍 신호를 제공하는 단계를 포함하되,
    상기 제1타이밍 신호는 상기 제2타이밍 신호와는 대략 90°의 위상차를 지니는 것인 디지털 데이터 신호 캡처방법.
  28. 제26항에 있어서, 상기 증분 전이 신호 혹은 감분 전이 신호 중 한쪽을 OR 트리에 제공하고, 해당 OR 트리로부터의 증분 스트로브 신호 및 감분 스트로브 신호에 의거해서 스트로브 신호를 조정하는 단계를 추가로 포함하는 디지털 데이터 신호 캡처방법.
  29. 제28항에 있어서, 상기 OR 트리로부터의 증분 스트로브 신호 및 감분 스트로브 신호에 의거해서 스트로브 신호를 조정하는 단계는 상기 OR 트리의 증분 스트로브 신호 및 감분 스트로브 신호를 지속 카운터에 그리고 해당 지속 카운터의 출력을 지연 회로에 제공하여 해당 스트로브 신호를 조정하는 단계를 포함하는 것인 디지털 데이터 신호 캡처방법.
  30. 제29항에 있어서, 상기 OR 트리 회로는 상기 디지털 데이터 신호 캡처회로 내의 발진을 억제하기 위하여 상기 수신된 디지털 데이터 신호의 사이클 당 설정된 클록 사이클 수에 대해서 조기/지체 전이 검출기로부터 증분 전이 신호와 감분 전이 신호를 수신하는 것인 디지털 데이터 신호 캡처방법.
  31. 제26항에 있어서, 상기 스트로브 신호를 발생하는 단계는, 디지털 데이터 신호 상태값이 상기 수신된 디지털 데이터 신호의 지터 밴드들 사이의 중도에서 검출되도록 스트로브를 상기 수신된 디지털 데이터 신호와 동기시키는 단계를 포함하는 것인 디지털 데이터 신호 캡처방법.
  32. 전자회로를 자동으로 테스트하는 방법으로서,
    a) DUT와 교신하는 복수의 채널로부터 수신된 디지털 데이터 신호를 캡처하여 동기화시키는 단계를 포함하되,
    상기 수신된 디지털 데이터 신호를 캡처하여 동기화시키는 단계는
    1) i) 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하여 유지하는 단계;
    ii) 상태 전이가 상기 제1시간과 제2시간 사이에 또한 상기 제1시간과 제3시간 사이에 일어났는지의 여부를 판정하는 단계; 및
    iii) 상기 제1시간과 제2시간 사이 혹은 상기 제2시간과 제3시간 사이에서의 상태 전이의 위치의 지표를 제공하도록 증분 전이 신호 혹은 감분 전이 신호 중 한쪽을 발생시키는 단계
    를 포함하는, 상기 수신된 디지털 데이터 신호의 전이를 검출하는 단계;
    2) 상기 증분 전이 신호 혹은 감분 전이 신호 중 한쪽을 OR 트리에 제공하는 단계;
    3) 상기 OR 트리의 증분 스트로브 신호 및 감분 스트로브 신호에 의거해서 스트로브 신호를 조정하는 단계; 및
    4) 상기 스트로브 신호를 이용해서 상기 수신된 디지털 데이터 신호의 디지털 데이터 신호 상태값을 캡처하는 단계를 포함하는, 전자회로의 자동테스트방법.
  33. 제32항에 있어서, 상기 제1시간, 제2시간 및 제3시간에 상기 수신된 디지털 데이터 신호를 샘플링하는 단계는
    a) 제1타이밍 신호 및 제2타이밍 신호를 발생하는 단계;
    b) 상기 수신된 디지털 데이터 신호를 캡처하여 유지하기 위하여 상기 제1시간과 제3시간에 상기 제1타이밍 신호를 제공하고, 또한 상기 제1시간에 캡처된 상기 수신된 디지털 데이터 신호를 수신하여 상기 제3시간까지 보존하기 위하여 상기 제1타이밍 신호를 제공하는 단계; 및
    c) 상기 제2시간에 상기 수신된 디지털 데이터 신호를 캡처하여 유지하기 위하여 상기 제2시간에 상기 제2타이밍 신호를 제공하는 단계를 포함하되,
    상기 제1타이밍 신호는 상기 제2타이밍 신호와는 대략 90°의 위상차를 지니는 것인, 전자회로의 자동테스트방법.
  34. 제32항에 있어서,
    a) 상기 스트로브 신호를 미리 결정된 양만큼 조정함으로써 상기 스트로브 신호를 쉬무잉(shmooing)하여 상기 수신된 디지털 데이터 신호의 패턴 감도를 결정하는, 스트로브 신호의 쉬무잉 단계; 및
    b) 선택 신호의 상태에 의거해서 상기 수신된 디지털 데이터 신호의 전이를 검출하는 단계와 상기 스트로브 신호의 쉬무잉 단계 간에 선택하는 단계를 추가로 포함하는, 전자회로의 자동테스트방법.
  35. 제32항에 있어서, 상기 OR 트리의 증분 스트로브 신호 및 감분 스트로브 신호에 의거해서 스트로브 신호를 조정하는 단계는 상기 OR 트리의 증분 스트로브 신호 및 감분 스트로브 신호를 지속 카운터에 그리고 해당 지속 카운터의 출력을 지연 회로에 제공하여 상기 스트로브 신호를 조정하는 단계를 포함하는 것인, 전자회로의 자동테스트방법.
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