KR100606244B1 - 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐 방법 및 이를 위한 데이터 캡쳐 회로 - Google Patents

데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐 방법 및 이를 위한 데이터 캡쳐 회로 Download PDF

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Abstract

데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 데이터 스트로브 신호를 데이터 레이트보다 높은 주파수로 샘플링 하여 샘플링된 데이터 스트로브 신호들을 생성하는 단계, 데이터 스트로브 신호의 샘플링과 동시에 데이터를 샘플링 하여 샘플링 된 데이터들을 생성하는 단계 및 샘플링 된 데이터 스트로브 신호들을 이용하여 샘플링 된 데이터들 중 적합한 타이밍의 데이터를 선택하는 단계를 포함한다. 데이터의 캡쳐회로는 데이터 스트로브 샘플링회로, 데이터 샘플링회로, 케이스 신호 생성회로 및 데이터 선택회로에서 상기 동작을 수행한다. 따라서, 효과적으로 데이터 스트로브 신호에 동기 되어 전송되는 데이터를 캡쳐할 수 있다.

Description

데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐 방법 및 이를 위한 데이터 캡쳐 회로{METHOD OF CAPTURING DATA SENT WITH DATA STROBE SIGNAL AND DATA CAPTURING CIRCUIT FOR THE SAME}
도 1은 종래 기술에 따른 데이터 스트로브 신호의 타이밍을 나타낸 타이밍도이다.
도 2는 종래 기술에 따른 반도체 메모리 장치와 메모리 인터페이스 장치의 연결관계를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 데이터의 캡쳐방법을 나타낸 동작 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법을 설명하기 위한 타이밍도이다.
도 5 내지 도 8은 도 4에 도시된 CASE1 내지 CASE4의 경우를 나타낸 타이밍도들이다.
도 9는 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로를 나타낸 블록도이다.
도 10은 도 9에 도시된 데이터 스트로브 신호 샘플링회로를 나타낸 블록도이 다.
도 11은 도 9에 도시된 데이터 샘플링회로를 나타낸 블록도이다.
도 12 내지 도 14는 도 9에 도시된 데이터 선택회로를 설명하기 위한 블록도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
S310 : 데이터 스트로브 신호 샘플링 단계
S320 : 데이터 샘플링 단계
S330 : 데이터 선택단계
본 발명은 데이터 캡쳐회로에 대한 것으로, 특히 데이터 스트로브 신호에 동기 되어 전송되는 반도체 메모리 장치의 데이터 캡쳐방법 및 데이터 캡쳐회로에 관한 것이다.
동기식 반도체 메모리 장치는 기본적으로 입/출력 동작시에 외부 클록에 동기 되어 작동한다. 또한, 이중 데이터율(double data rate; DDR) 동기식 반도체 메모리 장치와 같은 동기식 반도체 메모리 장치는 데이터 스트로브 신호를 이용하여, 반도체 메모리 장치로부터 데이터를 읽어들이는 메모리 인터페이스 장치 측에서 리 드 데이터를 효과적으로 캡쳐할 수 있도록 한다.
데이터 스트로브 신호를 사용하는 반도체 메모리 장치의 리드동작시에 메모리 컨트롤러 등의 메모리 인터페이스 장치는 데이터 스트로브 신호를 이용하여 반도체 메모리 장치로부터 출력되는 데이터를 캡쳐한다. 통상적으로, 반도체 메모리 장치에 리드 명령이 인가된 후, 데이터 스트로브 신호는 반도체 메모리 장치가 데이터를 출력하지 않는 동안에는 하이 임피던스 상태로 있다가 반도체 메모리 장치가 데이터를 출력하는 동안에는 데이터가 바뀌는 시점에서 논리 '하이'에서 논리 '로우'로 또는 논리 '로우'에서 논리 '하이'로 토글(toggle)한다. 데이터 스트로브 신호가 토글링하기 전에 프리앰블 구간이, 토글링 후에 포스트앰블 구간이 있을 수 있다.
도 1은 종래 기술에 따른 데이터 스트로브 신호의 타이밍을 나타낸 타이밍도이다.
도 1을 참조하면, 데이터 스트로브 신호(DQS)는 데이터가 출력되기 전 클럭 한 주기에 상응하는 프리앰블 구간(110)을 가지고, 그 이후 데이터가 바뀔 때마다 토글링하는 것을 알 수 있다. 도 1에 도시된 타이밍도는 클록의 한 주기에서 두 개의 데이터를 출력하는 이중 데이터율 반도체 메모리 장치의 리드동작을 나타낸 것으로 버스트 랭스(burst length)가 4에 해당하여 하나의 리드명령에 응답하여 하나의 입/출력 핀당 4비트의 데이터(D1, D2, D3, D4)가 순차적으로 출력된다.
메모리 컨트롤러 등의 메모리 인터페이스 장치는 데이터 스트로브 신호를 이용하여 데이터가 가장 안정적인 타이밍에 데이터를 캡쳐하여야 오류 없이 반도체 메모리 장치로부터 데이터를 읽을 수 있다.
도 2는 종래 기술에 따른 반도체 메모리 장치와 메모리 인터페이스 장치의 연결관계를 나타낸 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(210)는 외부 클록(CLK)을 입력받아 외부 클록(CLK)에 동기화된 입/출력 동작을 수행한다. 또한, 반도체 메모리 장치는 데이터(DQ) 출력시 데이터 스트로브 신호(DQS)를 함께 출력한다.
메모리 인터페이스 장치(220)는 로컬 클록(CLK)을 생성하여 반도체 메모리 장치로 제공하고, 리드동작시에 반도체 메모리 장치로부터 입력되는 데이터 스트로브 신호(DQS)를 이용하여 캡쳐신호(SA)를 생성하고, 캡쳐신호(SA)를 이용하여 반도체 메모리 장치로부터 입력되는 데이터(DQ)를 캡쳐한다.
도 2에 도시된 메모리 인터페이스 장치(220)는 캡쳐신호(SA)에 따라 데이터(DQ)를 캡쳐한다. 이 때, 캡쳐신호(SA)는 데이터 스트로브 신호(DQS)를 지연하여 생성된다. 예를 들어, 데이터 스트로브 신호(DQS)를 90도 지연시킨 캡쳐신호(SA)를 이용하여 캡쳐신호(SA)의 라이징 에지(rising edge)에서 데이터(DQ)를 캡쳐할 수 있다.
그러나, 이와 같이 데이터 스트로브 신호를 이용하여 반도체 메모리 장치로부터 리드되는 데이터를 캡쳐하는 경우에 클록 주파수에 따라 데이터 스트로브 신호의 지연시간을 다르게 하여 캡쳐신호를 생성하여야 하는 어려움이 있다. 즉, 반도체 메모리 장치가 200MHz로 동작하는 경우에는 데이터 스트로브 신호(DQS)를 1.25ns 지연시킨 신호로 데이터를 캡쳐하면 효과적으로 리드 데이터를 캡쳐할 수 있으나, 400MHz로 동작하는 경우에는 데이터 스트로브 신호(DQS)를 0.625ns 지연시킨 신호를 이용하여 데이터를 캡쳐하여야 한다. 이를 위해서는 DLL(Delay Locked Loop)이 필요하며 DLL이 추가되어야 함에 따라 메모리 인터페이스 장치의 구현이 복잡해지고 칩 사이즈가 커지게 된다.
따라서, DLL을 구비하지 아니하고도 반도체 메모리 장치에 인가되는 외부 클록의 주파수에 상관없이 데이터 스트로브 신호에 동기 되어 전송되는 데이터를 효과적으로 캡쳐할 수 있는 데이터의 캡쳐방법 및 데이터의 캡쳐회로의 필요성이 절실하게 대두된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 효과적으로 데이터 스트로브 신호에 동기 되어 전송되는 데이터를 캡쳐할 수 있는 데이터의 캡쳐방법을 제공하는 것이다.
본 발명의 다른 목적은 효과적으로 데이터 스트로브 신호에 동기 되어 전송되는 데이터를 캡쳐할 수 있는 데이터의 캡쳐회로를 제공하는 것이다.
상기 목적을 달성하기 위한 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 데이터 스트로브 신호를 데이터 레이트보다 높은 주파수로 샘플링 하여 샘플링된 데이터 스트로브 신호들을 생성하는 단계, 데이터 스트로브 신호의 샘플링과 동시에 데이터를 샘플링 하여 샘플링된 데이터들을 생성하는 단계 및 샘플링 된 데이터 스트로브 신호들을 이용하여 샘플링 된 데이터들 중 적합한 타이밍의 데이터를 선택하는 단계를 포함하며 이 때, 상기 데이터를 선택하는 단계는 샘플링 된 데이터 스트로브 신호들을 이용하여 데이터 스트로브 신호의 천이시점을 알아내는 단계 및 샘플링 된 데이터들 중 상기 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 데이터를 선택하는 단계를 포함한다.
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이 때, 데이터의 캡쳐방법은 반도체 메모리 장치 특히 이중 데이터율 동기식 반도체 메모리 장치로부터 데이터를 리드하는 경우에 사용될 수 있다. 즉, 상기한 데이터 스트로브 신호 및 데이터는 이중 데이터율 동기식 반도체 메모리 장치로부터 출력되는 것일 수 있다.
또한, 데이터의 캡쳐방법은 선택된 데이터를 로컬 클록에 동기화 시키는 단계를 더 포함하여 이후 로컬 클록에 동기된 동작을 할 수도 있다. 이 때, 로컬 클록은 반도체 메모리 장치에 인가되는 클록일 수 있다. 특히, 이중 데이터율 동기식 반도체 메모리 장치의 경우에 로컬 클록의 주파수는 반도체 메모리 장치의 데이터 레이트(data rate)의 1/2일 수 있다.
데이터 캡쳐방법은 반도체 메모리 장치의 버스트 리드 동작시에 버스트 내의 첫 번째 리드 데이터에 대해서만 샘플링된 데이터 스트로브 신호들을 이용하여 적합한 타이밍의 데이터를 선택하고, 버스트 내의 다른 리드 데이터들에 대해서는 첫 번째 리드 데이터에 상응하는 타이밍의 데이터를 선택할 수 있다. 예를 들어, 버스 트 랭스(burst length)가 4인 버스트 리드 커맨드에 대하여 버스트 내의 첫 번째 데이터의 선택시에만 샘플링된 데이터 스트로브 신호들을 이용하고, 이후 두 번째부터 네 번째 데이터의 출력시에는 첫 번째 선택된 데이터에 상응하는 타이밍의 데이터를 출력할 수 있다.
예를 들어, 데이터의 캡쳐방법은 데이터 스트로브 신호 및 데이터를 하나의 데이터 주기동안 4회 샘플링할 수 있다. 하나의 데이터 주기는 하나의 데이터 핀으로 한 비트의 데이터가 출력되는 시간을 나타낸다. 예를 들어, 이중 데이터율 동기식 반도체 메모리 장치의 경우 하나의 데이터 주기는 반도체 메모리 장치에 인가되는 로컬 클록의 반주기에 해당한다.
실시예에 따라, 데이터의 캡쳐방법은 데이터 레이트와 동일한 주파수를 가지는 샘플링 클록 및 샘플링 클록을 지연시킨 지연된 샘플링 클록을 이용하여 데이터 스트로브 신호 및 데이터를 로컬 클록의 한 주기동안 8회 샘플링할 수 있다. 이 때, 샘플링 클록이 데이터 레이트와 동일한 주파수를 가진다는 것은 예를 들어, 이중 데이터율 동기식 반도체 메모리 장치의 경우에 데이터 레이트가 반도체 메모리 장치에 인가되는 로컬 클록 주파수의 2배이므로 샘플링 클록이 반도체 메모리 장치에 인가되는 로컬 클록 주파수의 2배 주파수를 가지는 것을 뜻한다. 지연된 샘플링 클록은 샘플링 클록으로부터 90도 이내로 지연되는 것이 바람직하며, 데이터의 캡쳐방법은 샘플링 클록의 라이징 에지(rising edge) 및 폴링 에지(falling edge)와 지연된 샘플링 클록의 라이징 에지 및 폴링 에지에서 데이터 스트로브 신호 및 데이터를 샘플링할 수 있다.
상기 목적을 달성하기 위한 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로는 데이터 스트로브 신호를 데이터 레이트보다 높은 주파수로 샘플링 하여 샘플링된 데이터 스트로브 신호들을 출력하는 데이터 스트로브 신호 샘플링회로, 데이터 스트로브 신호의 샘플링과 동시에 데이터를 샘플링 하여 샘플링된 데이터들을 출력하는 데이터 샘플링 회로, 샘플링 된 데이터 스트로브 신호들을 이용하여 데이터 스트로브 신호의 천이시점을 나타내는 케이스 신호를 발생시키는 케이스 신호 발생회로 및 케이스 신호를 이용하여 샘플링 된 데이터들 중 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 데이터를 선택하는 데이터 선택회로를 포함한다.
따라서, DLL등의 복잡한 회로 없이도 안정적으로, 데이터 스트로브 신호와 함께 전송되는 데이터를 캡쳐할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법을 나타낸 동작 흐름도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 데이터 스트로브 신호를 데이터 레이트보다 높은 주파수로 샘플링하여 샘플링된 데이터 스트로브 신호들을 생성한다(S310).
예를 들어, 데이터 레이트는 이중 데이터율 동기식 반도체 메모리 장치로부 터 출력되는 리드 데이터의 경우에 반도체 메모리 장치에 인가되는 로컬 클록 주파수의 두 배 주파수일 수 있다.
예를 들어, 데이터의 캡쳐방법은 이중 데이터율 동기식 반도체 메모리 장치에 인가되는 로컬 클록의 한 주기 동안 8회 데이터 스트로브 신호를 샘플링할 수 있다.
또한, 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 데이터 스트로브 신호의 샘플링과 동시에 데이터를 샘플링하여 샘플링된 데이터들을 생성한다(S320).
이 때, 데이터의 샘플링은 데이터 스트로브 신호의 샘플링과 동시에 수행된다. 예를 들어, 데이터의 캡쳐방법은 이중 데이터율 동기식 반도체 메모리 장치에 인가되는 로컬 클록의 한 주기 동안 8회 데이터 스트로브 신호 및 데이터를 샘플링할 수 있다.
다음에, 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 샘플링 된 데이터 스트로브 신호들을 이용하여 샘플링 된 데이터들 중 적합한 타이밍의 데이터를 선택한다(S330).
이 때, 데이터의 캡쳐방법은 샘플링 된 데이터 스트로브 신호들을 이용하여 데이터 스트로브 신호의 천이시점을 알아내고, 샘플링 된 데이터들 중 데이터 스트로브 신호의 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 데이터를 선택한다.
이 때, 데이터의 캡쳐방법은 샘플링된 데이터 스트로브 신호들 중 그 값이 다른 샘플링된 데이터 스트로브 신호들과 다른 샘플링된 데이터 스트로브 신호가 샘플링된 타이밍에 데이터 스트로브 신호의 천이가 일어난 것으로 볼 수 있다. 데이터의 캡쳐방법은 샘플링된 데이터들 중 데이터 스트로브 신호의 천이가 일어난 타이밍으로부터 충분한 타이밍 마진을 확보할 수 있는 타이밍에 샘플링된 데이터를 선택함으로써 효과적으로 스트로브 신호에 동기 되어 전송되는 데이터를 캡쳐할 수 있다.
데이터 스트로브 신호 및 데이터의 샘플링 주파수를 높일수록 더욱 더 확실히 안정적인 타이밍에 샘플링된 데이터를 선택할 수 있다. 특히, 데이터 스트로브 신호 및 데이터 각각을 하나의 데이터 주기동안 4회 이상 샘플링하는 것이 바람직하다.
도 4는 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 하나의 데이터 주기동안 데이터 스트로브 신호(DQS) 및 데이터(DQ)가 4회 샘플링되는 것을 알 수 있다. 도 4에서 t1 내지 t9는 데이터 스트로브 신호 및 데이터의 샘플링 타이밍을 나타낸다.
도 4에서 샘플링 타이밍(t1) 및 샘플링 타이밍(t2) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE1이고, 샘플링 타이밍(t2) 및 샘플링 타이밍(t3) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE2이고, 샘플링 타이밍(t3) 및 샘플링 타이밍(t4) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE3이고, 샘플링 타이밍(t4) 및 샘플링 타이밍(t5) 사이에서 데이터 스트 로브 신호(DQS)가 천이하는 경우가 CASE4이다. 도 4에서 샘플링 타이밍(t5) 및 샘플링 타이밍(t6) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE5이고, 샘플링 타이밍(t6) 및 샘플링 타이밍(t7) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE6이고, 샘플링 타이밍(t7) 및 샘플링 타이밍(t8) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE7이고, 샘플링 타이밍(t8) 및 샘플링 타이밍(t9) 사이에서 데이터 스트로브 신호(DQS)가 천이하는 경우가 CASE8이다. 도 4에 도시된 바와 같이, 데이터 스트로브 신호(DQS)는 샘플링 타이밍(t6) 및 샘플링 타이밍(t7) 사이에서 천이하므로 도 4에 도시된 예는 CASE5의 경우에 해당한다.
데이터 스트로브 신호(DQS)가 샘플링 타이밍(t1) 및 샘플링 타이밍(t2) 사이에서 천이하는 CASE1의 경우에, 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 샘플링 타이밍(t4) 및 샘플링 타이밍(t8)에 샘플링된 데이터를 선택한다. 이는, CASE1의 경우에 샘플링 타이밍(t4) 및 샘플링 타이밍(t8)에서 데이터(DQ)의 셋업 타임 및 홀드 타임이 보장되어 데이터를 안정적으로 캡쳐할 수 있기 때문이다.
데이터 스트로브 신호(DQS)가 샘플링 타이밍(t2) 및 샘플링 타이밍(t3) 사이에서 천이하는 CASE2의 경우에, 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 샘플링 타이밍(t5) 및 샘플링 타이밍(t9)에 샘플링된 데이터를 선택한다. 이는, CASE2의 경우에 샘플링 타이밍(t5) 및 샘플링 타이밍(t9)에서 데이터(DQ)의 셋업 타임 및 홀드 타임이 보장되어 데이터를 안정적으로 캡쳐할 수 있기 때문이다.
데이터 스트로브 신호(DQS)가 샘플링 타이밍(t3) 및 샘플링 타이밍(t4) 사이에서 천이하는 CASE3의 경우에, 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 샘플링 타이밍(t6)에 상응하는 타이밍에 샘플링된 데이터를 선택한다. 이는, CASE3의 경우에 샘플링 타이밍(t6)에 상응하는 타이밍에 데이터(DQ)의 셋업 타임 및 홀드 타임이 보장되어 데이터를 안정적으로 캡쳐할 수 있기 때문이다.
데이터 스트로브 신호(DQS)가 샘플링 타이밍(t4) 및 샘플링 타이밍(t5) 사이에서 천이하는 CASE4의 경우에, 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 샘플링 타이밍(t7)에 상응하는 타이밍에 샘플링된 데이터를 선택한다. 이는, CASE4의 경우에 샘플링 타이밍(t7)에 상응하는 타이밍에 데이터(DQ)의 셋업 타임 및 홀드 타임이 보장되어 데이터를 안정적으로 캡쳐할 수 있기 때문이다.
CASE5, CASE6, CASE7, CASE8의 경우도 각각 CASE1, CASE2, CASE3, CASE4의 경우에 상응한다.
다시 도 4를 참조하면, 하나의 데이터 주기동안 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 4회 샘플링하기 위해 데이터 레이트와 동일한 주파수의 샘플링 클록(D_CK_M) 및 샘플링 클록을 지연한 지연된 샘플링 클록(D1_D_CK_M)을 이용한다. 이 때, 샘플링 클록(D_CK_M)을 90도 이내로 지연하여 지연된 샘플링 클록(D1_D_CK_M)을 생성하는 것이 바람직하다.
데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법은 샘플링 클록(D_CK_M)의 라이징 에지 및 폴링 에지, 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지 및 폴링 에지에서 데이터 스트로브 신호 및 데이터를 샘플링한다.
샘플링 타이밍(t1), 샘플링 타이밍(t5) 및 샘플링 타이밍(t9)은 샘플링 클록(D_CK_M)의 라이징 에지에 상응한다. 샘플링 타이밍(t2) 및 샘플링 타이밍(t6)은 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에 상응한다. 샘플링 타이밍(t3) 및 샘플링 타이밍(t7)은 샘플링 클록(D_CK_M)의 폴링 에지에 상응한다. 샘플링 타이밍(t4) 및 샘플링 타이밍(t8)은 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에 상응한다.
샘플링 클록(D_CK_M)의 주파수가 데이터 레이트와 동일하면 샘플링 클록(D_CK_M) 및 샘플링 클록(D_CK_M)을 지연시킨 지연된 샘플링 클록(D1_D_CK_M)을 이용하여 데이터 스트로브 신호 및 데이터를 하나의 데이터 주기동안 4회 샘플링할 수 있다. 이 때, 지연된 샘플링 클록(D1_D_CK_M)은 지연시간을 정확히 설정할 필요가 없어 구현이 쉽다.
t1 t2 t3 t4 t5 t6 t7 t8 t9 데이터 샘플링 타이밍
CASE1 0 1 X X X X X X X FALLING EDGE OF D1_D_CK_M
CASE2 0 0 1 X X X X X X RISING EDGE OF D_CK_M
CASE3 0 0 0 1 X X X X X RISING EDGE OF D1_D_CK_M
CASE4 0 0 0 0 1 X X X X FALLING EDGE OF D_CK_M
CASE5 0 0 0 0 0 1 X X X FALLING EDGE OF D1_D_CK_M
CASE6 0 0 0 0 0 0 1 X X RISING EDGE OF D_CK_M
CASE7 0 0 0 0 0 0 0 1 X RISING EDGE OF D1_D_CK_M
CASE8 0 0 0 0 0 0 0 0 1 FALLING EDGE OF D_CK_M
상기 표 1은 도 4를 통하여 설명한 내용을 정리한 표이다.
표 1에서 CASE1 내지 CASE8 및 t1 내지 t9는 도 4에 도시된 그것과 같으며, 표 1에서 0은 논리 '0'을, 1은 논리 '1'을, X는 돈 캐어(don't care)를 나타낸다.
도 5 내지 도 8은 도 4에 도시된 CASE1 내지 CASE4의 경우를 나타낸 타이밍도들이다.
도 5는 도 4에 도시된 CASE1의 경우를 나타낸 타이밍도이다.
도 5를 참조하면, 샘플링 클록(D_CK_M)은 로컬 클록(CK_M)의 주파수보다 두 배의 주파수를 가진다. 이 때, 로컬 클록(CK_M)은 반도체 메모리 장치에 인가되는 클록일 수 있다. 로컬 클록(CK_M)은 샘플링 클록(D_CK_M)을 2분주하여 생성된 것일 수 있다.
샘플링 클록(D_CK_M)을 지연하여 지연된 샘플링 클록(D1_D_CK_M)을 생성한다. 이 때, 지연은 90도 이내로 하는 것이 바람직하다.
샘플링 클록(D_CK_M)의 라이징 에지, 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지, 샘플링 클록(D_CK_M)의 폴링 에지, 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에서 차례로 샘플링이 수행된다.
도 5에 도시된 바와 같이, 데이터 스트로브 신호는 첫 번째 샘플링 클록(D_CK_M)의 라이징 에지에서는 논리 '0'이고, 첫 번째 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에서는 논리 '1'이다. 따라서, 도 5의 경우는 도 4 및 표 1을 통하여 상술한 바와 같이 CASE1에 해당하며, 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지(ts)에서 샘플링된 데이터를 선택하면 적절한 데이터를 캡쳐할 수 있다.
이 때, CASE1에 해당하는 경우임을 알리기 위해 제 1 케이스 신호(CASE_1)가 활성화된다.
특히, 반도체 메모리 장치의 버스트 리드 동작을 수행하는 경우에, 데이터(D1)에 대한 타이밍 선택시에만 샘플링된 데이터 스트로브 신호(DQS)를 이용하여 적절한 타이밍(ts)을 찾아내고, 이후의 버스트 내의 데이터들(D2, D3, D4)에 대하여는 선택된 타이밍(ts)에 샘플링된 데이터를 선택할 수 있다.
도 6은 도 4에 도시된 CASE2의 경우를 나타낸 타이밍도이다.
도 6에 도시된 바와 같이, 데이터 스트로브 신호는 첫 번째 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에서는 논리 '0'이고, 첫 번째 샘플링 클록(D_CK_M)의 폴링 에지에서는 논리 '1'이다. 따라서, 도 6의 경우는 도 4 및 표 1을 통하여 상술한 바와 같이 CASE2에 해당하며, 샘플링 클록(D_CK_M)의 라이징 에지(ts)에서 샘플링된 데이터를 선택하면 적절한 데이터를 캡쳐할 수 있다.
이 때, CASE2에 해당하는 경우임을 알리기 위해 제 2 케이스 신호(CASE_2)가 활성화된다.
특히, 반도체 메모리 장치의 버스트 리드 동작을 수행하는 경우에, 데이터(D1)에 대한 타이밍 선택시에만 샘플링된 데이터 스트로브 신호(DQS)를 이용하여 적절한 타이밍(ts)을 찾아내고, 이후의 버스트 내의 데이터들(D2, D3, D4)에 대하여는 선택된 타이밍(ts)에 샘플링된 데이터를 선택할 수 있다.
도 7은 도 4에 도시된 CASE3의 경우를 나타낸 타이밍도이다.
도 7에 도시된 바와 같이, 데이터 스트로브 신호는 첫 번째 샘플링 클록(D_CK_M)의 폴링 에지에서는 논리 '0'이고, 첫 번째 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에서는 논리 '1'이다. 따라서, 도 7의 경우는 도 4 및 표 1을 통하여 상술한 바와 같이 CASE3에 해당하며, 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지(ts)에서 샘플링된 데이터를 선택하면 적절한 데이터를 캡쳐할 수 있다.
이 때, CASE3에 해당하는 경우임을 알리기 위해 제 3 케이스 신호(CASE_3)가 활성화된다.
특히, 반도체 메모리 장치의 버스트 리드 동작을 수행하는 경우에, 데이터(D1)에 대한 타이밍 선택시에만 샘플링된 데이터 스트로브 신호(DQS)를 이용하여 적절한 타이밍(ts)을 찾아내고, 이후의 버스트 내의 데이터들(D2, D3, D4)에 대하여는 선택된 타이밍(ts)에 샘플링된 데이터를 선택할 수 있다.
도 8은 도 4에 도시된 CASE4의 경우를 나타낸 타이밍도이다.
도 8에 도시된 바와 같이, 데이터 스트로브 신호는 첫 번째 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에서는 논리 '0'이고, 두 번째 샘플링 클록(D_CK_M)의 라이징 에지에서는 논리 '1'이다. 따라서, 도 8의 경우는 도 4 및 표 1을 통하여 상술한 바와 같이 CASE4에 해당하며, 샘플링 클록(D_CK_M)의 폴링 에지(ts)에서 샘플링된 데이터를 선택하면 적절한 데이터를 캡쳐할 수 있다.
이 때, CASE4에 해당하는 경우임을 알리기 위해 제 4 케이스 신호(CASE_4)가 활성화된다.
특히, 반도체 메모리 장치의 버스트 리드 동작을 수행하는 경우에, 데이터(D1)에 대한 타이밍 선택시에만 샘플링된 데이터 스트로브 신호(DQS)를 이용하여 적절한 타이밍(ts)을 찾아내고, 이후의 버스트 내의 데이터들(D2, D3, D4)에 대하여는 선택된 타이밍(ts)에 샘플링된 데이터를 선택할 수 있다.
CASE5 내지 CASE8의 경우는 도 5 내지 도 8을 통하여 설명한 CASE1 내지 CASE4의 경우에 상응한다.
도 9는 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로를 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로는 데이터 스트로브 신호 샘플링회로(910), 데이터 샘플링회로(920), 케이스 신호 발생회로(930) 및 데이터 선택회로(940)를 포함한다. 또한, 본 발명의 일 실시예에 따른 데이터 캡쳐회로는 위상고정루프(Phase Locked Loop; PLL)(901), 지연기(902) 및 분주기(903)를 포함할 수 있다.
위상고정루프(901)는 샘플링 클록(D_CK_M)을 생성한다. 샘플링 클록(D_CK_M)은 캡쳐하고자 하는 데이터의 데이터 레이트와 동일한 주파수를 가진다.
지연기(902)는 샘플링 클록(D_CK_M)을 지연하여 지연된 샘플링 클록(D1_D_CK_M)을 생성한다. 이 때, 지연기(902)는 샘플링 클록(D_CK_M)을 90도 이내로 지연하는 것이 바람직하다.
분주기(903)는 샘플링 클록(D_CK_M)을 2분주하여 로컬 클록(CK_M)을 생성한다. 로컬 클록(CK_M)은 반도체 메모리 장치 등으로 인가될 수 있다.
데이터 스트로브 신호 샘플링회로(910)는 데이터 스트로브 신호(DQS)를 샘플링하여 샘플링된 데이터 스트로브 신호들을 생성한다. 데이터 스트로브 신호 샘플링 회로(910)는 로컬 클록(CK_M)의 한 주기동안 8번 데이터 스트로브 신호(DQS)를 샘플링한다.
데이터 스트로브 신호 샘플링회로(910)는 샘플링 클록(D_CK_M) 및 지연된 샘플링 클록(D1_D_CK_M)을 이용하여 데이터 스트로브 신호(DQS)를 샘플링한다. 샘플링 클록(D_CK_M)의 주파수는 로컬 클록(CK_M) 주파수의 2배이므로 샘플링 클록(D_CK_M)의 라이징 에지 및 폴링 에지, 지연된 샘플링 클록(D1_CK_M)의 라이징 에지 및 폴링 에지에서 데이터 스트로브 신호(DQS)를 샘플링하면 로컬 클록(CK_M)의 한 주기동안 8번 데이터 스트로브 신호(DQS)를 샘플링할 수 있다.
데이터 샘플링회로(920)는 데이터(DQ)를 샘플링하여 샘플링된 데이터들(D_DQ)을 생성한다. 데이터 샘플링 회로(920)는 로컬 클록(CK_M)의 한 주기동안 8번 데이터(DQ)를 샘플링한다.
데이터 샘플링회로(920)는 샘플링 클록(D_CK_M) 및 지연된 샘플링 클록(D1_D_CK_M)을 이용하여 데이터(DQ)를 샘플링한다. 샘플링 클록(D_CK_M)의 주파수는 로컬 클록(CK_M) 주파수의 2배이므로 샘플링 클록(D_CK_M)의 라이징 에지 및 폴링 에지, 지연된 샘플링 클록(D1_CK_M)의 라이징 에지 및 폴링 에지에서 데이터(DQ)를 샘플링하면 로컬 클록(CK_M)의 한 주기동안 8번 데이터(DQ)를 샘플링할 수 있다.
케이스 신호 생성회로(930)는 샘플링 된 데이터 스트로브 신호들을 이용하여 데이터 스트로브 신호의 천이시점을 나타내는 케이스 신호(CASE)를 발생시킨다. 케이스 신호 생성회로는 도 4를 통하여 설명한 바와 같이 샘플링 된 데이터 스트로브 신호들을 이용하여 케이스 신호(CASE)를 발생시킨다. 케이스 신호(CASE)는 8가지 케이스 중 하나를 나타낸다. 예를 들어, 케이스 신호(CASE)는 각각의 비트가 CASE1 내지 CASE8을 나타내는 CASE_1 내지 CASE_8의 8비트로 구성된 신호일 수도 있고, 3비트 신호일 수도 있다. 하기 표 2는 케이스 신호 생성회로(930)의 동작을 정리한 표이다.
t1 t2 t3 t4 t5 t6 t7 t8 t9 동작
CASE1 0 1 X X X X X X X CASE_1 활성화
CASE2 0 0 1 X X X X X X CASE_2 활성화
CASE3 0 0 0 1 X X X X X CASE_3 활성화
CASE4 0 0 0 0 1 X X X X CASE_4 활성화
CASE5 0 0 0 0 0 1 X X X CASE_5 활성화
CASE6 0 0 0 0 0 0 1 X X CASE_6 활성화
CASE7 0 0 0 0 0 0 0 1 X CASE_7 활성화
CASE8 0 0 0 0 0 0 0 0 1 CASE_8 활성화
상기 표 2에서 CASE_1 내지 CASE_8은 각각 CASE1 내지 CASE8의 상태를 나타내는 신호이다.
데이터 선택회로(940)는 데이터 스트로브 신호(DQ)의 천이시점을 나타내는 케이스 신호(CASE)를 이용하여 샘플링된 데이터들(D_DQ) 중 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 데이터를 선택하여 선택된 데이터(T_DQ)를 출력한다.
데이터 선택회로(940)는 데이터 샘플링 회로(920)에서 로컬 클록의 한 주기 동안 데이터(DQ)를 샘플링하므로 두 개의 데이터(DQ)를 선택할 수 있다. 즉, 이중 데이터율 동기식 반도체 메모리 장치와 같은 경우에 로컬 클록의 한 주기 동안 두 개의 데이터가 출력되므로 각각의 데이터에 대하여 4번 샘플링한 후 샘플링 된 데이터들 중 두 개의 데이터를 선택할 수 있다.
데이터 선택회로(940)는 선택된 데이터를 로컬 클록(CK_M)에 동기화시킬 수 있다.
도 10은 도 9에 도시된 데이터 스트로브 신호 샘플링회로를 나타낸 블록도이다.
도 10을 참조하면, 데이터 스트로브 신호 샘플링회로는 플립플롭들(F00, F01, F10, F11, F20, F21, F30, F31) 및 먹스들(M1~M8)을 포함한다.
먹스들(M1~M8)은 각각 인가되는 제어신호에 따라 두 개의 입력 중 하나를 출력한다.
플립플롭(F00)은 샘플링 클록(D_CK_M)의 첫 번째 라이징 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D00)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D00)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t1)에 샘플링된 신호이다.
플립플롭(F20)은 지연된 샘플링 클록(D1_D_CK_M)의 첫 번째 라이징 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D20)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D20)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t2)에 샘플링된 신호이다.
플립플롭(F10)은 샘플링 클록(D_CK_M)의 첫 번째 폴링 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D10)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D10)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t3)에 샘플링된 신호이다.
플립플롭(F30)은 지연된 샘플링 클록(D1_D_CK_M)의 첫 번째 폴링 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D30)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D30)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t4)에 샘플링된 신호이다.
플립플롭(F01)은 샘플링 클록(D_CK_M)의 두 번째 라이징 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D01)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D01)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t5)에 샘플링된 신호이다.
플립플롭(F21)은 지연된 샘플링 클록(D1_D_CK_M)의 두 번째 라이징 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D21)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D21)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t6)에 샘플링된 신호이다.
플립플롭(F11)은 샘플링 클록(D_CK_M)의 두 번째 폴링 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D11)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D11)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t7)에 샘플링된 신호이다.
플립플롭(F31)은 지연된 샘플링 클록(D1_D_CK_M)의 두 번째 폴링 에지에서 데이터 스트로브 신호를 샘플링하여 샘플링된 데이터 스트로브 신호(D31)를 출력한다. 이 때, 샘플링된 데이터 스트로브 신호(D31)는 도 4에 도시된 타이밍도에서 샘플링 타이밍(t8)에 샘플링된 신호이다.
이 때, 샘플링 제어신호들(S00, S01, S10, S11, S20, S21, S30, S31)은 플립플롭들(F00, F01, F10, F11, F20, F21, F30, F31)이 적절한 타이밍에 데이터 스트로브 신호를 샘플링할 수 있도록 한다. 특히, 샘플링 제어신호들(S00, S01, S10, S11, S20, S21, S30, S31)을 이용하여 플립플롭들(F00, F01, F10, F11, F20, F21, F30, F31)이 샘플링 클록(D_CK_M) 및 지연된 샘플링 클록(D1_D_CK_M)의 첫 번째 주기에 데이터 스트로브 신호를 샘플링 할지 또는 두 번째 주기에 데이터 스트로브 신호를 샘플링 할지를 결정할 수 있다.
샘플링 타이밍 샘플링된 데이터 스트로브 신호
t1 D00
t2 D20
t3 D10
t4 D30
t5 D01
t6 D21
t7 D11
t8 D31
표 3은 도 4에 도시된 샘플링 타이밍들에 상응하는 도 10에 도시된 샘플링 데이터들을 나타낸 도표이다.
도 11은 도 9에 도시된 데이터 샘플링회로를 나타낸 블록도이다.
도 11을 참조하면, 데이터 샘플링회로는 1단계 플립플롭들(F1, F3, F5, F7) 및 2단계 플립플롭들(F2, F4, F6, F8)을 포함한다.
1단계 플립플롭들(F1, F3, F5, F7)은 데이터(DQ[31:0])를 샘플링 클록(D_CK_M) 또는 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지 및 폴링 에지에서 샘플링한다.
2단계 플립플롭들(F2, F4, F6, F8)은 1단계 플립플롭들(F1, F3, F5, F7)이 샘플링한 데이터들을 다시 샘플링한다. 이와 같이, 데이터 샘플링회로(920)를 2단계 플립플롭들(F2, F4, F6, F8)을 구비한 파이프라인 방식으로 동작시킴으로써 도 9에 도시된 케이스 신호 생성회로(930)가 케이스 신호를 생성하는데 소요되는 시간을 확보할 수 있다.
도 11에 도시된 예에서 데이터(DQ[31:0])는 32비트 데이터인 경우를 예로 든 것이다.
도 12 내지 도 14는 도 9에 도시된 데이터 선택회로를 설명하기 위한 블록도들이다.
도 12를 참조하면, 먹스(M10)에 의하여 도 4에 도시된 CASE1 이나 CASE5의 경우에 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에 상응하는 데이터(D1_DF_NE_2[31:0])가 선택되고, CASE1 이나 CASE5가 아닌 경우에는 샘플링 클록(D_CK_M)의 라이징 에지에 상응하는 데이터(D1_DF_PE[31:0])가 선택된다.
플립플롭(F9)은 먹스(M10)에 의하여 선택된 데이터(D1_DF_PE_M[31:0])를 샘플링 클록(D_CK_M)의 폴링 에지에서 샘플링하여 샘플링된 데이터(D2_DF_PE[31:0])를 출력한다.
또한, 먹스(M11)에 의하여 도 4에 도시된 CASE3 이나 CASE7의 경우에 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에 상응하는 데이터들(D1_DF_PE_2[31:0], DF_PE_2[31:0])이 선택되고, CASE3 이나 CASE7이 아닌 경우에는 샘플링 클록(D_CK_M)의 폴링 에지에 상응하는 데이터들(D1_DF_NE[31:0], DF_NE[31:0])이 선택된다.
도 12에 도시된 블록도에서, 도 4에 도시된 CASE2 나 CASE 6의 경우가 먹스(M10)를 통하여 처리되며, CASE4 나 CASE8의 경우가 먹스들(M11, M12)을 통하여 처리된다.
도 13을 참조하면, 플립플롭(F131)은 샘플링 클록(D_CK_M)의 라이징 에지나 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에 상응하는 데이터들(D2_DF_PE[31:0], D1_DF_PE_M[31:0])을 로컬 클록(CK_M)의 라이징 에지에 샘플링하여 샘플링 클록(D_CK_M)의 라이징 에지나 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에 상응하는 64비트 데이터(T1_DQ_DIC_P1[63:0])를 생성한다. 64비트 데이터(T1_DQ_DIC_P1[63:0])는 샘플링 클록(D_CK_M)의 라이징 에지나 지연된 샘플링 클록(D1_D_CK_M)의 폴링 에지에 상응하는 연속적인 두 개의 32비트 데이터를 합한 것이다.
플립플롭(F132)은 샘플링 클록(D_CK_M)의 폴링 에지나 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에 상응하는 데이터들(D1_DF_NE_M[31:0], DF_NE_M[31:0])을 로컬 클록(CK_M)의 라이징 에지에 샘플링하여 샘플링 클록(D_CK_M)의 폴링 에지나 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에 상응하는 64비트 데이터(T1_DQ_DIC_P0[63:0])를 생성한다. 64비트 데이터(T1_DQ_DIC_P0[63:0])는 샘플링 클록(D_CK_M)의 폴링 에지나 지연된 샘플링 클록(D1_D_CK_M)의 라이징 에지에 상응하는 연속적인 두 개의 32비트 데이터를 합한 것이다.
먹스(M13)는 두 개의 64비트 데이터들(T1_DQ_DIC_P1[63:0], T1_DQ_DIC_P0[63:0]) 중 하나를 선택한다. 즉, 도 4에 도시된 CASE1, CASE2, CASE5, CASE6 중 하나인 경우는 64비트 데이터(T1_DQ_DIC_P1[63:0])를 선택하고, 이외의 경우에는 64비트 데이터(T1_DQ_DIC_P0[63:0])를 선택한다.
플립플롭(F133)은 먹스(M13)를 통하여 선택된 64비트 데이터(T1_DQ_DIC[63:0])를 로컬 클록(CK_M)의 라이징 에지에 샘플링하여 샘플링된 64비트 데이터(T2_DQ_DIC_L[63:0])를 출력한다.
이 때, 64비트 데이터(T1_DQ_DIC[63:0])는 데이터 스트로브 신호의 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 두 개의 연속적인 32비트 데이터가 합해진 것이다. 64비트 데이터(T2_DQ_DIC_L[63:0])는 64비트 데이터(T1_DQ_DIC[63:0])에 비하여 로컬 클록(CK_M)의 주기에 해당하는 시간만큼 이전의 데이터로 볼 수 있다.
도 14를 참조하면, 도 4에 도시된 CASE1, CASE2, CASE3 또는 CASE4의 경우에는 64비트 데이터(T1_DQ_DIC[63:0])의 상위 32비트에 해당하는 데이터와 64비트 데이터(T2_DQ_DIC_L[63:0])의 하위 32비트에 해당하는 데이터를 선택한다. 도 4에 도시된 CASE5, CASE6, CASE7, CASE8의 경우에는 64비트 데이터(T1_DQ_DIC[63:0])의 64비트 데이터를 선택한다. 이는, CASE1, CASE2, CASE3, CASE4의 경우와 CASE5, CASE6, CASE7, CASE8의 경우는 로컬 클록의 반주기에 해당하는 시간만큼의 시간차가 있으므로 이에 따라 적절한 타이밍의 데이터를 선택하기 위한 것이다.
최종적으로 출력되는 64비트 데이터(DQ_DIC[63:0])는 로컬 클록의 한 주기 동안 이중 데이터율 동기식 반도체 메모리 장치 등으로부터 출력되는 두 개의 32비트 데이터를 캡쳐한 데이터이다.
이상에서 실시예를 참조하여 본 발명의 기술사상을 설명하였으나, 본 발명의 기술사상은 실시예의 경우에 한하지 아니한다. 특히 본 발명의 기술사상은 샘플링 클록 및 지연된 샘플링 클록을 이용하여 데이터 스트로브 신호 및 데이터 신호를 샘플링하는 경우에 한하지 아니한다. 데이터 레이트보다 높은 주파수로 데이터 스트로브 신호 및 데이터 신호를 샘플링하고, 샘플링된 데이터 스트로브 신호를 이용하여 적절한 타이밍에 샘플링된 데이터 신호를 선택하는 한 본 발명의 기술사상의 범위를 벗어나는 것으로 볼 수 없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명의 데이터 스트로브 신호와 함께 전송되는 데이터의 캡쳐방법 및 캡쳐회로는 데이터 스트로브 신호 및 데이터를 데이터 레이트보다 높은 주파수로 샘플링하고, 데이터 스트로브 신호의 샘플링된 값들을 이용하여 데이터 스트로브 신호의 천이시점을 알아내고, 데이터 스트로브 신호의 천이시점을 이용하여 안정적인 타이밍에 데이터를 캡쳐할 수 있다. 따라서, DLL등의 복잡한 회로 없이도 안정적으로 데이터 스트로브 신호와 함께 전송되는 데이터를 캡쳐할 수 있다.

Claims (18)

  1. 데이터 스트로브 신호를 데이터 레이트보다 높은 주파수로 샘플링 하여 샘플링된 데이터 스트로브 신호들을 생성하는 단계;
    상기 데이터 스트로브 신호의 샘플링과 동시에 데이터를 샘플링 하여 샘플링된 데이터들을 생성하는 단계; 및
    상기 샘플링 된 데이터 스트로브 신호들을 이용하여 상기 샘플링 된 데이터들 중 적합한 타이밍의 데이터를 선택하는 단계를 포함하며 상기 데이터를 선택하는 단계는,
    상기 샘플링 된 데이터 스트로브 신호들을 이용하여 상기 데이터 스트로브 신호의 천이시점을 알아내는 단계; 및
    상기 샘플링 된 데이터들 중 상기 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 데이터를 선택하는 단계를 포함하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 데이터의 캡쳐방법은
    상기 선택된 데이터를 로컬 클록에 동기화 시키는 단계를 더 포함하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법.
  4. 제 1 항에 있어서,
    상기 데이터의 캡쳐 방법은
    반도체 메모리 장치로부터 데이터를 리드하는 경우에 사용되는 것을 특징으로 하는 데이터의 캡쳐방법.
  5. 제 4 항에 있어서,
    상기 반도체 메모리 장치는
    이중 데이터율 동기식 반도체 메모리 장치인 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법.
  6. 제 5 항에 있어서,
    상기 데이터의 캡쳐 방법은
    상기 반도체 메모리 장치의 버스트 리드 동작시에 상기 버스트 내의 첫 번째 리드 데이터에 대해서만 상기 샘플링된 데이터 스트로브 신호들을 이용하여 적합한 타이밍의 데이터를 선택하고, 상기 버스트 내의 다른 리드 데이터들에 대해서는 상기 첫 번째 리드 데이터에 상응하는 타이밍의 데이터를 선택하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐 방법.
  7. 제 6 항에 있어서,
    상기 데이터의 캡쳐방법은
    상기 데이터 레이트와 동일한 주파수를 가지는 샘플링 클록 및 상기 샘플링 클록을 지연시킨 지연된 샘플링 클록을 이용하여 상기 데이터 스트로브 신호 및 데이터를 로컬 클록의 한 주기에 해당하는 시간동안 8회 샘플링하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐방법.
  8. 제 7 항에 있어서,
    상기 지연된 샘플링 클록은 상기 샘플링 클록으로부터 90도 이내로 지연되는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐 방법.
  9. 제 8 항에 있어서,
    상기 데이터의 캡쳐방법은
    상기 샘플링 클록의 라이징 에지 및 폴링 에지와 상기 지연된 샘플링 클록의 라이징 에지 및 폴링 에지에서 상기 데이터 스트로브 신호 및 상기 데이터를 샘플링하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐 방법.
  10. 데이터 스트로브 신호를 데이터 레이트보다 높은 주파수로 샘플링 하여 샘플링된 데이터 스트로브 신호들을 출력하는 데이터 스트로브 신호 샘플링회로;
    상기 데이터 스트로브 신호의 샘플링과 동시에 데이터를 샘플링 하여 샘플링된 데이터들을 출력하는 데이터 샘플링 회로;
    상기 샘플링 된 데이터 스트로브 신호들을 이용하여 데이터 스트로브 신호의 천이시점을 나타내는 케이스 신호를 발생시키는 케이스 신호 발생회로; 및
    상기 케이스 신호를 이용하여 상기 샘플링 된 데이터들 중 상기 천이시점으로부터 충분한 타이밍 마진을 가지고 샘플링된 데이터를 선택하는 데이터 선택회로를 포함하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  11. 제 10 항에 있어서,
    상기 데이터 선택회로는
    상기 선택된 데이터를 로컬 클록에 동기화 시키는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  12. 제 11 항에 있어서,
    상기 데이터의 캡쳐회로는
    반도체 메모리 장치로부터 데이터를 리드하는 경우에 사용되는 것을 특징으로 하는 데이터의 캡쳐회로.
  13. 제 12 항에 있어서,
    상기 반도체 메모리 장치는
    이중 데이터율 동기식 반도체 메모리 장치인 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  14. 제 13 항에 있어서,
    상기 데이터의 캡쳐회로는
    상기 반도체 메모리 장치의 버스트 리드 동작시에 버스트 내의 첫 번째 리드 데이터에 대해서만 상기 샘플링된 데이터 스트로브 신호들을 이용하여 적합한 타이밍의 데이터를 선택하고, 버스트 내의 다른 리드 데이터들에 대해서는 상기 첫 번째 리드 데이터에 상응하는 타이밍의 데이터를 선택하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  15. 제 11 항에 있어서,
    상기 데이터 스트로브 신호 샘플링회로 및 상기 데이터 샘플링회로는
    상기 데이터 레이트와 동일한 주파수를 가지는 샘플링 클록 및 상기 샘플링 클록을 지연시킨 지연된 샘플링 클록을 이용하여 상기 데이터 스트로브 신호 및 데이터를 상기 로컬 클록의 한 주기에 해당하는 시간동안 8회 샘플링하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  16. 제 15 항에 있어서,
    상기 데이터 스트로브 신호 샘플링회로는
    상기 샘플링 클록이 인가되는 플립플롭, 상기 샘플링 클록의 반전된 신호가 인가되는 플립플롭, 상기 지연된 샘플링 클록이 인가되는 플립플롭 및 상기 지연된 샘플링 클록의 반전된 신호가 인가되는 플립플롭을 이용하여 상기 데이터 스트로브 신호를 샘플링하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  17. 제 16 항에 있어서,
    상기 데이터 샘플링회로는
    상기 샘플링 클록이 인가되는 플립플롭, 상기 샘플링 클록의 반전된 신호가 인가되는 플립플롭, 상기 지연된 샘플링 클록이 인가되는 플립플롭 및 상기 지연된 샘플링 클록의 반전된 신호가 인가되는 플립플롭을 이용하여 상기 데이터를 샘플링하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
  18. 제 11 항에 있어서,
    상기 데이터 샘플링회로는
    파이프라인 방식으로 동작하여 상기 케이스 신호 발생회로가 상기 샘플링된 데이터 스트로브 신호들을 이용하여 상기 케이스 신호를 생성하는데 걸리는 시간을 확보할 수 있도록 하는 것을 특징으로 하는 데이터 스트로브 신호에 동기 되어 전송되는 데이터의 캡쳐회로.
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