JP4274469B2

JP4274469B2 - データ取り込みクロック補正回路

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Publication number: JP4274469B2
Application number: JP2004011477A
Authority: JP
Inventors: 孝明平野
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-01-20
Filing date: 2004-01-20
Publication date: 2009-06-10
Anticipated expiration: 2024-01-20
Also published as: JP2005210162A; US20050156645A1; US7167034B2

Description

本発明は、復調信号（受信パケット）からデータを取り込むデータ取り込みクロックの位相を補正するデータ取り込みクロック補正回路に関するものである。

パケットによりデータを送受信する無線通信装置では、一般に、受信パケットの先頭部分に含まれる同期信号または機器間識別信号に基づいて自装置で受信すべきパケットであるかどうかを判断している。例えば、無線通信装置の無線受信部で復調されたパケットの先頭部分をデータ転送レートの数倍でオーバーサンプリングし、そのサンプリング結果と予め定められた機器間識別信号とを比較することによりパケットに含まれる機器間識別信号を検出し、更には、この機器間識別信号を検出したタイミングに基づいて、パケットに含まれる受信データからデータを取り込むためのデータ取り込みクロックの位相を決定し、以後この決定した位相のクロックを用いて受信データからデータを取り込んでいた。

また、データ取り込みクロックの位相を固定するのではなく、復調信号とデータ取り込みクロックとの間の位相差を受信データの変化点ごとに検出し、その位相差に応じてデータ取り込みクロックの位相をその都度補正していく無線通信装置も知られていた（特許文献１）。

特開平11-340958号公報

しかしながら、無線通信装置における基準信号には、周波数偏差、周囲温度の変動に伴う周波数変動、時間経過に伴う周波数ドリフト等が存在するので、送信側の基準信号と受信側の基準信号の周波数との間にずれが生ずる。したがって、例えば機器間識別信号の検出時にデータ取り込みクロックの位相を最適に設定した場合でも、受信データとデータ取り込みクロックとの位相差が時間の経過と共に次第に大きくなり、このため受信パケットの終わり付近にある受信データを正しく取り込むことが困難となってデータの取り込み損じが生ずるという問題があった。

このような問題を解決するためには、機器間識別信号をオーバーサンプリングする周波数を高く設定することにより機器間識別信号のタイミングを高精度で検出し、データ取り込みクロックの位相を高精度で最適位相に設定することが考えられるが、オーバーサンプリングの周波数を高く設定すると回路の消費電力が増大し、回路規模の縮小化を図ることも困難になるという問題が生じる。

また、特許文献１に開示されている無線通信装置のように、復調信号とデータ取り込みクロックとの間の位相差を復調信号の変化点ごとに検出し、その都度、その位相差に応じてデータ取り込みクロックの位相を補正すれば、位相ずれによるデータの取り込み損じを回避することができる。しかし、データ取り込みクロックの位相を補正するためには、位相を補正するための位相補正回路を設ける必要があり、また、この位相補正回路は一般に複雑な回路構成になるという問題があった。

本発明はこのような従来技術の欠点を解消し、データ取り込みクロックの位相を適宜補正してデータの取り込み損じを回避するデータ取り込みクロック補正回路を提供することを目的とする。

本発明は上述の課題を解決するために、データ取り込みクロックの位相を補正するデータ取り込みクロック補正回路において、復調信号から再生された再生クロックと同じ周期を有し位相が互いに異なる複数のサンプリングクロックを生成し、複数のサンプリングクロックの一つをデータ取り込みクロックとして選択するタイミング制御手段と、タイミング制御手段で生成された複数のサンプリングクロックに従って復調信号をサンプリングし、サンプリングした信号を複数のサンプリングクロック毎に格納する複数のシフトレジスタからなるオーバーサンプリング手段と、タイミング制御手段で選択されたデータ取り込みクロックに従って復調信号からデータを取り込んで出力するゲート手段と、ゲート手段から出力されるデータを受信対象として格納する受信対象格納手段と、受信対象格納手段に格納された受信対象とオーバーサンプリング手段の複数のシフトレジスタにそれぞれ格納されるデータとを順次比較して不一致ビット数を算出する不一致ビット数算出手段と、不一致ビット数算出手段で算出された不一致ビット数と予め定められている誤り許容ビット数を順次比較し、不一致ビット数が誤り許容ビット数より小さくなる期間を検出する比較手段とを含み、タイミング制御手段は、不一致ビット数算出手段により算出された期間の中心位置を算出し、中心位置に対応するサンプリングクロックを前記データ取り込みクロックとして選択することを特徴とする。

この場合、受信対象格納手段は、オーバーサンプリング手段における複数のシフトレジスタのうち前記データ取り込みクロックに対応するサンプリングクロックが供給されるシフトレジスタに格納された信号を受信対象として格納してもよい。

本発明によれば、復調信号に含まれる受信データの取り込み期間中にデータ取り込みクロックの位相を補正してデータの取り込み損じを回避しているので、機器間識別信号を時間的に高分解能で検出してデータ取り込みクロックの位相を細かい単位で決定するする必要がなくなる。したがって、機器間識別信号を検出する際のオーバーサンプリングの動作周波数を低減することができるので、回路規模を縮小し、回路の動作周波数を低下させることができ、消費電力の低減も実現できる。

また、受信データの取り込み期間中にデータ取り込みクロックの位相を補正してデータの取り込み損じを回避しているので、装置内の基準発振器の周波数ドリフトなどにより受信データのデューティ幅が変動しても、受信データからデータを正確に取り込むことができるため受信性能の向上を図ることができる。

次に添付図面を参照して本発明によるデータ取り込みクロック補正回路の実施例を詳細に説明する。本実施例によるデータ取り込みクロック補正回路は、図２に示すように、機器間識別信号部100-1および受信データ部100-2を含む復調信号（受信パケット）100が入力されるとき、機器間識別信号100-1が入力される期間T10において復調信号100をオーバーサンプリングし、そのサンプリング結果に基づいて機器間識別信号100-1を検出する。そして、機器間識別信号100-1を検出した時間に基づいてデータ取り込みクロック120の位相を決定し、受信データ100-2が入力される前半の期間T12では、この決定された位相のデータ取り込みクロック120に従って受信データ100-2からデータ122を取り込んでいく。

しかし、受信データ100-2に対するデータ取り込みクロック120の位相が次第にずれて、受信データ100-2が入力される後半の期間T14の終わり方でデータの取り込み損じが発生する恐れがある場合には、受信データ部100-2が入力される途中（期間T13）で受信データ100-2をオーバーサンプリングし、そのサンプリング結果に基づいてデータ取り込みクロック120の位相を補正する。そして、続く期間T14では、位相補正されたデータ取り込みクロックに従って受信データ100-2からデータ122を取り込んでいく。

このようなデータ取り込みクロック補正回路は、図１に示すようにシフトレジスタ10-1〜10-6、受信比較用レジスタ12、受信対象レジスタ14、比較器16、ビット加算器18、誤り許容メモリ20、比較器22、タイミング制御回路24、ゲート回路26および補正用シフトレジスタ28を含む。ここで、シフトレジスタ10-1〜10-6からゲート回路26までの各回路は、従来の機器間識別信号検出回路として機能するものであり、本実施例のデータ取り込みクロック補正回路はこの機器間識別信号検出回路に補正用シフトレジスタ28を追加した構成となっている。なお、図１において、接続線に付した参照符号は同接続線に現れる信号を表す。

タイミング制御回路24はシフトレジスタ10-1〜10-6へサンプリングクロック102-1〜102-6を供給する。このサンプリングクロック102-1〜102-6は、周期T0が復調信号100から再生された再生クロック134と同じで、位相が図３に示すように順次T0/6だけ遅れているクロックである。したがって、サンプリングクロック102-1〜102-6を一つのサンプリングクロックと考えると、この一つのサンプリングクロックの周波数は各サンプリングクロック102-1〜102-6の周波数の６倍となる。

シフトレジスタ10-1〜10-6は、このようなサンプリングクロック102-1〜102-6に従ってそれぞれ復調信号100をサンプリングして格納し、格納してある信号を出力側へシフトするものであり、図２に示す期間T10およびT13で復調信号100を各サンプリングクロック102-1〜102-6の６倍の周波数でオーバーサンプリングするオーバーサンプリング回路を構成する。なお、一般的な無線通信では、多くの場合、機器間識別信号を16ビット以上に設定するが、本実施例の各シフトレジスタ10-1〜10-6は８ビットの機器間識別信号を格納するものとする。また、シフトレジスタ10-1〜10-6は、フリップフロップにより構成してもよく、メモリにより構成してもよい。

シフトレジスタ10-1〜10-6に接続されている受信比較用レジスタ12は、タイミング制御回路24からクロック104-1〜104-6が与えられたとき、シフトレジスタ10-1〜10-6に格納されている８ビットの信号をコピーし、コピーした信号を復調信号106として出力するレジスタである。なお、クロック104-1〜104-6はクロック102-1〜102-6にそれぞれ同期しており、例えば、シフトレジスタ10-1が復調信号100を格納した時、受信比較用レジスタ12は、シフトレジスタ10-1の内容を直ちにコピーし、これを復調信号106として出力する。

受信比較用レジスタ12および受信対象レジスタ14には比較器16が接続されている。受信対象レジスタ14は、タイミング制御回路24から与えられる制御信号132に従って、図２の期間T10では所望の機器間識別信号を保持し、期間T13では補正用シフトレジスタ28から出力される受信データ124を保持する８ビットのレジスタである。比較器16は、受信比較用レジスタ12から出力される復調信号106と受信対象レジスタ14に保持されている受信対象108とを、復調信号106が与えられる度にビット毎に比較し、比較した結果を示す比較結果110を出力するものである。

比較器16に接続されているビット加算器18は、比較結果110に基づいて、復調信号106のビットと受信対象108のビット間で不一致となるビットの数を求め、不一致ビット数112を出力するものである。例えば、ビットの不一致を示す比較結果を受ける毎に受けた回数を累計し、不一致となるビットの数を求める。このように、比較器16およびビット加算器18は、復調信号106と受信対象108間の不一致ビット数を求める不一致ビット数算出回路として機能する。

誤り許容メモリ20は、通信規格により規定されている受信時の誤り許容ビット数を予め格納するメモリである。ビット加算器18および誤り許容メモリ20に接続されている比較器22は、ビット加算器18から出力される不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較し、不一致ビット数112が誤り許容ビット数114より少ない場合は振幅が１となり、多い場合には０にとなる位相検出信号116を生成して出力するものである。

比較器22に接続されているタイミング制御回路24は、クロック、制御信号等を生成する回路である。例えば、サンプリングクロック102-1〜102-6を生成してシフトレジスタ10-1〜10-6へ供給し、制御信号104-1〜104-6を生成して受信比較用レジスタ12へ供給し、クロック130を生成して補正用シフトレジスタ28へ供給し、制御信号132を生成して受信対象レジスタ14へ供給する。さらに、クロック202を生成してタイミング制御回路24内の各回路へ供給し、機器間識別信号検出信号118を生成して外部へ出力し、データ取り込みクロック120を生成して外部へ出力すると共にゲート回路26へ供給する。

図４は、タイミング制御回路24の一構成例を示すブロック図である。このタイミング制御回路24は、位相検出カウンタ50、奇数判定回路52、位相カウンタ54、初期位相検出回路56、加算器58、データ取り込みクロック回路60および検出信号生成回路62から構成される。位相検出カウンタ50、初期位相検出回路56、加算器58、データ取り込みクロック回路60および検出信号生成回路62には、図１の比較器22から出力される位相検出信号116が入力され、位相カウンタ54には復調信号100から再生された再生クロック134が外部から供給される。

位相検出カウンタ50は、位相検出信号116が０のときカウント値を０に設定し、位相検出信号116が１のとき入力されるクロック202の数を計数して計数の都度、計数値204を出力するものである。位相検出カウンタ50に接続されている奇数判定回路52は、計数値204が奇数であるときパルス206を出力する回路であり、計数値204の最下位ビットが１のときこれを奇数と判断する。

位相カウンタ54は、クロックや制御信号を生成するものである。具体的には、外部から入力される再生クロック134に基づいて、再生クロック134に同期し、周波数が再生クロック134のｎ倍（本実施例では６倍）となるクロック202を生成する。各回路はこのクロック202のタイミングに従って動作する。また、位相カウンタ54は、図２の期間T10および期間T13ではクロック202に基づいてサンプリングクロック102-1〜102-6、クロック104-1〜104-6、サンプリングクロック102-1〜102-6の位相Φ1〜Φ6を示す位相データ210をそれぞれ生成し、期間T13ではデータ取り込みクロック120に同期するクロック130を生成する。さらに、機器間識別信号／受信データ124の保持を指示する制御信号132を生成する。

なお、期間T13の開始時は、受信データの取り込み損じが生じないように設定される。受信データの取り込み損じが生じる恐れのある時間が予め予想される場合には、その予想に基づいて期間T13の開始時を設定してもよく、期間T13は、受信データの取り込み期間（図２のT12およびT14）中に１回に限らず複数回設けてもよい。また、例えば、受信データの取り込み期間において、再生クロック134とデータ取り込みクロック120との位相差を監視し、その位相差が予め定められた閾値を超えた時を期間T13の開始時としてもよい。

位相カウンタ54に接続されている初期位相検出回路56は、位相検出信号116が０から１に変化する際に、位相カウンタ54から位相データ210を取り込み、これを初期位相212として加算器60へ出力するものである。奇数判定回路52および初期位相検出回路56に接続されている加算器58は、初期位相212を初期値としてカウンタに設定し、位相検出信号116が１であり、奇数判定回路52からパルス206が与えられたとき、パルス206が与えられる毎にカウンタに位相値T0/6を加算し、加算結果を検出位相214として出力するものである。例えば、初期値がΦ2に設定され、パルス206が２回入力された場合、検出位相214はΦ2,Φ3,Φ4と変化する。

加算器60に接続されているデータ取り込みクロック回路60は、位相検出信号116が１から０に変化したとき、検出位相214が示す位相（Φ1乃至Φ6のいずれか）に該当する位相のクロックをサンプリングクロック102-1〜102-6の中から選択し、以後、選択したサンプリングクロックをデータ取り込みクロック120として出力するものである。また、検出信号生成回路62は、例えば位相検出信号116が０から１に変化したとき、機器間識別信号が検出されたものと判断して機器間識別信号検出信号118を出力するものである。

図１に戻って、ゲート回路26は、タイミング制御回路24から与えられるデータ取り込みクロック120に従って復調信号100からデータを取り込み、これをデータ122として出力するものである。ゲート回路26に接続されている補正用レジスタ28は、ゲート回路26から出力されるデータ122をタイミング制御回路24から供給されるクロック130に従って順次格納する６ビットのレジスタであり、６ビットのデータを格納したとき、格納したデータを受信データ124として出力するものである。受信対象レジスタ14では受信データ124を２ビットシフトした８ビットのデータとしてこれを保持する。

このように構成されたデータ取り込みクロック補正回路の動作を図５〜図９のタイムチャートを参照して説明する。なお、データ取り込みクロック補正回路には図２に示す復調信号100が入力されるものとする。

データ取り込みクロック補正回路は、図２に示す期間T10では、機器間識別信号を検出して最適なデータ取り込み位置を決定する。図５は、期間T10におけるデータ取り込みクロック補正回路の動作を示すタイムチャートである。図５において、(A)は入力される復調信号100、(B)〜(G)はシフトレジスタ10-1〜10-6に格納される信号、(I)は受信対象レジスタ14に保持されている機器間識別信号「11011101」、(J)〜(N)は不一致ビット数112、位相検出信号116、検出位相214、データ取り込みクロック120の位相、データ118をそれぞれ示し、Φ1,Φ2,Φ3,・・・はサンプリングクロック102-1,102,102-3,・・・の位相を示す。また、シフトレジスタ内の「x」は、復調信号100が入力されていない場所を示す。

タイミング制御回路24は、期間T10に、シフトレジスタ10-1〜10-6へサンプリングクロック102-1〜102-6を順次繰り返し供給する。シフトレジスタ10-1〜10-6では、サンプリングクロック102-1〜102-6に従って復調信号100をサンプリングして格納し、格納している信号を出力側へ順次シフトする。したがって、各シフトレジスタ10-1〜10-6には、期間T10に入ってから、８番目から10番目のサンプリングクロック102-1〜102-6が供給される期間T15（＝３×T0）の間に、サンプリングされた機器間識別信号が格納される。

タイミング制御回路24では、期間T15に、受信比較用レジスタ12へクロック104-1〜104-6を供給する。受信比較用レジスタ12では、クロック104-1〜104-6に従って各シフトレジスタ10-1〜10-6に格納されている８ビットの復調信号を順次コピーし、これを復調信号106として比較器16へ出力する。比較器16では、復調信号106と受信対象レジスタ14に格納されている受信対象108（この例では機器間識別信号「11011101」）とをビット毎に比較して比較結果110をビット加算器18へ出力する。ビット加算器18では、不一致のビット数を計数して不一致ビット数112を比較器22へ出力する。

比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較し、比較結果に基づいて位相検出信号116を１または０に設定する。この例では、機器間識別信号のビット数が少ないので誤り許容ビット数114を０としている。したがって、不一致ビット数112が０に等しい場合は機器間識別信号を受信したものと判断して位相検出信号116を１に設定し、０より大きい場合は機器間識別信号を受信していないと判断して位相検出信号116を０に設定する。

タイミング制御回路24では、位相検出信号116に基づいて最適なデータ取り込み位相を決定する。タイミング制御回路24の動作例を図６のタイムチャートを参照して説明する。図６において、(A)は位相カウンタ54から出力される位相データ210である。例えば、５は位相Φ5を、６は位相Φ6をそれぞれ示す。(B)は図１のビット加算器18から出力される不一致ビット数112、(C)はタイミング制御回路24に入力される位相検出信号116である。また、(D)〜(G)はそれぞれ計数値204、検出位相214、データ取り込みクロック120の位相、クロック202である。

位相検出カウンタ50では、位相検出信号116が０のとき計数値204を０に設定し、１のときクロック202を計数して計数値204を出力するので、計数値204は(D)に示すように0,1,2,0と変化する。奇数判定回路52では、計数値204が奇数であるときパルス206を出力するので、計数値204が１のときパルス206を出力する。初期位相検出回路56では、位相検出信号116が０から１に変化したとき位相データ210を取り込むので初期位相212はΦ2となる。

加算器58では、初期位相212が示すΦ2を初期値としてカウンタにセットし、位相検出信号116が１のとき奇数判定回路52からのパルス206に応じてカウンタにT0/6を加算するので、検出位相214は(E)に示すようにΦ2,Φ3と変化する。

データ取り込みクロック回路60では、位相検出信号116が１から０へ戻ったとき検出位相214を取り込むので、Φ3を示す検出位相214を取り込むことになる。そして、取り込んだ検出位相214が示す位相のサンプリングクロックをデータ取り込みクロック120として出力するので、(F)に示すように位相Φ3のサンプリングクロック102-3をデータ取り込みクロック120として出力する。ゲート回路26では、期間T13で位相補正が行われるまで、位相Φ3のデータ取り込みクロック120に従ってデータを取り込んでいく。

次に、データ取り込みクロック補正回路は、図２に示す期間T13では、データ取り込みクロック120の位相を補正する。図７は、期間T13におけるデータ取り込みクロック補正回路の動作を示すタイムチャートである。図７において、(A)〜(G)、(J)〜(N)は、図５の場合と同様にそれぞれ復調信号100、シフトレジスタ10-1〜10-6に格納される信号、不一致ビット数112、位相検出信号116、検出位相214、データ取り込みクロック120の位相、データ118をそれぞれ示す。ただし、(H)は補正用シフトレジスタ28に格納されるデータを示し、(I)は受信対象レジスタ14に保持されるデータを示す。

タイミング制御回路24は、期間T13に入ると、期間T10の場合と同様にシフトレジスタ10-1〜10-6へサンプリングクロック102-1〜102-6を供給する。シフトレジスタ10-1〜10-6では、サンプリングクロック102-1〜102-6に従って復調信号100をサンプリングして格納し、格納している信号を出力側へシフトする。また、タイミング制御回路24は、期間T13に入ってから出力する２番目から７番目までのデータ取り込みクロック120を、クロック130として補正用シフトレジスタ28へ出力する。

補正用シフトレジスタ28では、クロック130に従ってゲート回路26から出力されるデータ122を順次格納し、６ビットのデータを格納したときこれを受信データ124として受信対象レジスタ14へ出力する。受信対象レジスタ14では受信データ124を２ビット分シフトした形で保持する。例えば、補正用シフトレジスタ28から６ビットのデータ（a0,a1,a2,a3,a4,a5）が出力されたとき、受信対象レジスタ14ではデータ（x,x,a0,a1,a2,a3,a4,a5）を保持する。

なお、補正用シフトレジスタ28には、データ取り込みクロック120がクロック130として供給される。したがって、データ取り込みクロック120の位相がΦnである場合には、位相Φnのサンプリングクロック102-nが供給されるシフトレジスタ10-nに格納されるデータと補正用シフトレジスタ28に格納されるデータは同じデータとなるので、シフトレジスタ10-nに格納される受信データを、受信データ124として所定のタイミングで受信対象レジスタ14に格納し保持してもよい。この場合、補正用シフトレジスタ28を省略することができる。

また、タイミング制御回路24では、受信対象レジスタ14に受信データ124が保持されたとき、受信比較用レジスタ12へクロック104-1〜104-6を供給する。図７の場合、期間T13に入ってから、８番目のサンプリングクロック102-3がシフトレジスタ10-3へ供給されてから10番目のサンプリングクロック102-2がシフトレジスタ10-2へ供給されるまでの期間T16（＝２×T0）の間、サンプリングクロック102-1〜102-6をクロック104-1〜104-6として受信比較用レジスタ12へ繰り返し出力する。

期間T16のほぼ中間で、位相Φ3のサンプリングクロック102-3がシフトレジスタ10-3へ供給されたとき、シフトレジスタ10-3の出力側に格納される６ビットのデータは、補正用シフトレジスタ28に格納された６ビットの受信データと完全に一致する。したがって、期間T16において、このクロック102-3の直前に生成されるサンプリングクロック102-4,102-5,102-6,102-1,102-2が対応するシフトレジスタへそれぞれ供給され、直後に生成されるサンプリングクロック102-4,102-5,102-6,102-1,102-2が対応するシフトレジスタへ供給されたときに、各シフトレジスタの出力側に格納される６ビットのデータと補正用シフトレジスタ28に格納された６ビットの受信データとの間の一致率の分布（一致時間および一致数）により最適なデータ取り込みクロック120の位相を知ることができる。

受信比較用レジスタ12では、クロック104-1〜104-6に従って各シフトレジスタ10-1〜10-6に格納されている８ビットの受信データをコピーし、これを復調信号106として比較器16へ出力する。比較器16では、受信対象レジスタ14の出力側に格納されている６ビットの受信対象108と復調信号106とをビット毎に比較する。例えば、受信対象レジスタ14にデータ（x,x,a0,a1,a2,a3,a4,a5）が保持され、復調信号106が（b0,b1,b2,b3,b4,b5,b6,b7）であるとき、受信データ（a0,a1,a2,a3,a4,a5）と復調信号（b2,b3,b4,b5,b6,b7）とがビット毎に比較される。

ビット加算器18では、比較結果110に基づいて不一致のビット数を計数し、不一致ビット数112を比較器22へ出力する。比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較し、比較結果に基づいて位相検出信号116を１または０に設定する。誤り許容ビット数114は０または十分に小さい数に設定される。比較器22では、位相検出信号116をタイミング制御回路24へ出力する。タイミング制御回路24では、位相検出信号116に基づいてデータ取り込みクロック120の位相を最適な位相に補正する。

タイミング制御回路24の動作例を図８のタイムチャートを参照して説明する。図８において、(A)〜(G)は図６の場合と同様に、位相データ210、不一致ビット数112、位相検出信号116、計数値204、検出位相位相214、データ取り込みクロック120、クロック202をそれぞれ示す。タイミング制御回路24に(C)に示す位相検出信号116が入力される場合、位相検出カウンタ50から出力される計数値204は、(D)のように0,1,2,3,0となる。奇数判定回路52では、計数値204が奇数のときパルス206を加算器58へ出力する。

一方、初期位相検出回路56では、位相検出信号116が０から１に変化したとき、位相カウンタ54から出力される位相データ210を初期位相212として取り込むので、初期位相212はΦ3となる。加算器58ではΦ3を初期値としてカウンタにセットし、位相検出信号116が１であるとき奇数判定回路52からパルス206が入力される毎にカウンタの値にT0/6を加算する。したがって、検出位相214は(E)に示すようにΦ3,Φ4となる。

データ取り込みクロック回路60では、位相検出信号116が１から０へ戻ったとき、加算器58から出力される検出位相214を取り込む。この場合、検出位相214はΦ4となる。データ取り込みクロック回路60では、サンプリングクロック102-1〜102-6の中から位相Φ4のサンプリングクロック102-4を選択する。図８の場合、位相データ210が(A),(B)に示すようにΦ3,Φ4,Φ5であるとき不一致ビット数112が０となるが、本実施例では、この位相Φ3,Φ4,Φ5の真ん中のΦ4を最適な位相として選択している。このようにして、データ取り込みクロック120の位相は、(F)に示すようにΦ3からΦ4に補正される。データ取り込みクロック回路60では、以後、位相Φ4のデータ取り込みクロック120を出力する。

また、例えば、タイミング制御回路24に、図９(A)に示す位相データ210に対応して(C)に示す位相検出信号116が入力された場合、位相検出カウンタ50から出力される計数値204は、(D)のように0,1,2,3,4,0となり、奇数判定回路52では計数値204が１、３のときパルス206を加算器58出力する。一方、初期位相検出回路56では、位相Φ3を初期位相として取り込み、Φ3を示す初期位相212を加算器58へ出力する。加算器58では、Φ3を初期値としてカウンタにセットし、位相検出信号116が１であるとき、パルス206が入力される毎にカウンタの値にT0/6を加算する。したがって、検出位相214は、図９(E)に示すようにΦ3,Φ4,Φ5と変化する。

データ取り込みクロック回路60では、位相検出信号116が１から０へ戻ったとき、加算器58から出力される検出位相214を取り込む。この場合、検出位相214はΦ5を示す。データ取り込みクロック回路60では、サンプリングクロック102-1〜102-6の中から位相Φ5のサンプリングクロック102-5を選択し、これをデータ取り込みクロック120として出力する。これにより、データ取り込みクロック120の位相は、(F)のようにΦ3からΦ5に補正される。不一致ビット数112が０となるクロック102の位相は図９(A),(B)に示すようにΦ3,Φ4,Φ5,Φ6であるが、本実施例では、ほぼ中間のΦ5を最適位相として選択している。

このように本実施例によれば、受信データの取り込み期間中に、データ取り込みクロック120の位相をデータの取り込み損じが生じる前に補正するので、機器間識別信号の検出時点を高分解能で検出してデータ取り込みクロックの位相を細かい単位で決定するする必要はない。したがって、機器間識別信号を検出する際のオーバーサンプリングの動作周波数を低減することができるので、回路規模を縮小し回路の動作周波数を低下させることができ、消費電力の低減も実現できる。

また、データ取り込みクロック120の補正回数を増やせば、増やした分だけ、補正する位相の最小単位を大きくすることができ、したがって、オーバーサンプリング回路を構成するシフトレジスタの数を減らすことができる。例えば、補正を１回行えば半数程度、補正を２回行えば1/3程度、シフトレジスタの数を減らすことができ、さらには、データ取り込みこみクロック補正回路を構成する各回路の動作周波数を低減することもできる。

また、受信データの取り込み期間中に、データ取り込みクロック120の位相をデータの取り込み損じが生じないように順次補正しているので、装置内の規準発信器の周波数ドリフトなどにより受信データのデューティ幅が変動しても十分に対応できるため受信性能の向上を図ることができる。

なお、復調信号100をオーバーサンプリングする周波数とデータ読み取りクロック120を補正する補正回数は、消費電力とのトレードオフであり、オーバーサンプリングの周波数を下げるには、データ取り込みクロックを補正する回数を増やす必要があり、オーバーサンプリングの周波数が高ければ、データ読み取りクロックを補正する回数を減らすことができる。また、省電力を考えなければ、オーバーサンプリングを受信期間の全域にわたって行ってもよい。

また、受信データをオーバーサンプリングする期間T14では、受信データを受信対象108として受信対象レジスタ14に保持しているが、その際の受信データのビット数は機器間識別信号のビット数とは直接関係がない。しかし、受信対象108としての受信データのビット数を、受信データにおける０や１の連続ビット数より少なく設定する場合には、オーバーサンプリングを行った際に、補正用のクロック位相を検出できない場合が生ずるため対策が必要となる。

また、本実施例では、補正用シフトレジスタ28に格納された６ビットの受信データを２ビットシフトし、８ビットのデータとして受信対象レジスタ14に格納しているが、３ビット以上シフトしてもよい。なお、１ビットシフトの場合には、シフトレジスタ102-1〜102-6に格納された受信データと受信対象とを比較する際に、比較開始時から不一致ビット数112が０となる場合があるため、受信データが０や１の連続ビットとなるときには注意が必要である。

本発明によるデータ取り込みクロック補正回路は、同期検出もしくは機器間識別信号を用いる無線通信システムに適用することができる。例えば、Bluetooth方式の通信では、機器間識別信号として64ビットの同期ワードが用いられているので、この同期ワード検出回路をデータ取り込みクロック補正回路の一部として利用することができる。

本発明によるデータ読み取りクロック補正回路の実施例を示すブロック図である。図１に示すデータ読み取りクロック補正回路の動作概要を説明するための図である。図１に示すデータ読み取りクロック補正回路のシフトレジスタに供給されるクロックを示す図である。図１に示すデータ読み取りクロック補正回路におけるタイミング制御回路の構成例を示すブロック図である。図１に示すデータ読み取りクロック補正回路の、機器間識別信号をオーバーサンプリングする期間における動作を示すタイムチャートである。図４に示すタイミング制御回路の、機器間識別信号をオーバーサンプリングする期間における動作例を示すタイムチャートである。図１に示すデータ読み取りクロック補正回路の、受信データをオーバーサンプリングする期間における動作を示すタイムチャートである。図４に示すタイミング制御回路の、受信データをオーバーサンプリングする期間における動作例を示すタイムチャートである。図４に示すタイミング制御回路の、受信データをオーバーサンプリングする期間における他の動作例を示すタイムチャートである。

符号の説明

10-1〜10-6 シフトレジスタ
12 受信比較用レジスタ
14 受信対象レジスタ
16、22 比較器
18 ビット加算器
20 誤り許容メモリ
24 タイミング制御回路
26 ゲート回路
28 補正用シフトレジスタ

Claims

データ取り込みクロックの位相を補正するデータ取り込みクロック補正回路において、該回路は、
復調信号から再生された再生クロックと同じ周期を有し位相が互いに異なる複数のサンプリングクロックを生成し、該複数のサンプリングクロックの一つをデータ取り込みクロックとして選択するタイミング制御手段と、
該タイミング制御手段で生成された複数のサンプリングクロックに従って復調信号をサンプリングし、サンプリングした信号を該複数のサンプリングクロック毎に格納する複数のシフトレジスタからなるオーバーサンプリング手段と、
前記タイミング制御手段で選択されたデータ取り込みクロックに従って復調信号からデータを取り込んで出力するゲート手段と、
該ゲート手段から出力されるデータを受信対象として格納する受信対象格納手段と、
該受信対象格納手段に格納された受信対象と前記オーバーサンプリング手段の複数のシフトレジスタにそれぞれ格納されるデータとを順次比較して不一致ビット数を算出する不一致ビット数算出手段と、
該不一致ビット数算出手段で算出された不一致ビット数と予め定められている誤り許容ビット数を順次比較し、不一致ビット数が誤り許容ビット数より小さくなる期間を検出する比較手段とを含み、
前記タイミング制御手段は、前記不一致ビット数算出手段により算出された期間の中心位置を算出し、該中心位置に対応するサンプリングクロックを前記データ取り込みクロックとして選択することを特徴とするデータ取り込みクロック補正回路。
請求項１に記載のデータ取り込みクロック補正回路において、前記受信対象格納手段は、前記オーバーサンプリング手段における複数のシフトレジスタのうち前記データ取り込みクロックに対応するサンプリングクロックが供給されるシフトレジスタに格納された信号を受信対象として格納すること特徴とするデータ取り込みクロック補正回路。
請求項１または２に記載のデータ取り込みクロック補正回路において、前記タイミング制御手段は、復調信号に含まれる受信データが入力さる期間において１または複数回、前記複数のサンプリングクロックを生成して出力することを特徴とするデータ取り込みクロック補正回路。
請求項１または２に記載のデータ取り込みクロック補正回路において、前記タイミング制御手段は、前記再生クロックとデータ取り込みクロックの位相差を検出し、位相差が予め定められた閾値を超えたとき前記複数のサンプリングクロックを生成して出力することを特徴とするデータ取り込みクロック補正回路。
請求項１または２に記載のデータ取り込みクロック補正回路において、復調信号に含まれる機器間識別信号が入力される期間、前記受信対象格納手段は所望の機器間識別信号を格納し、前記タイミング制御手段は前記複数のサンプリングクロックを生成して出力することを特徴とするデータ取り込みクロック補正回路。
請求項５に記載のデータ取り込みクロック補正回路において、前記機器間識別信号は同期パターンであることを特徴とするデータ取り込みクロック補正回路。