CN112511164B - 基于单比特采样的高速实时弱信号检测方法及装置 - Google Patents

基于单比特采样的高速实时弱信号检测方法及装置 Download PDF

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Abstract

本发明公开了一种基于单比特采样的高速实时弱信号检测方法及装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。本发明还可以用于同时对多个不同周期的目标弱信号进行实时检测。在实现上，本发明充分利用了FPGA内部延迟资源可灵活配置的特性，可以针对目标弱信号的重复频率而灵活地做出更改。此外，与使用专用的高速单比特ADC芯片相比，在本发明中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。

Description

基于单比特采样的高速实时弱信号检测方法及装置
技术领域
本发明涉及信号处理技术领域，尤其涉及一种基于单比特采样的高速实时弱信号检测方法及装置。
背景技术
对于信噪比(SNR，Signal-to-Noise Ratio)很低以至于信号波形被淹没在噪声中的周期性弱信号，直接观察波形无法判断弱信号是否存在，因此需要通过专门的方法来检测。周期性弱信号的检测在通信、机械探伤、雷达探测等诸多领域被广泛应用。
一种简单有效的检测方法是相干积累法，该方法通过ADC(Analog-to-DigitalConverter，模数转换器)对信号进行采样，ADC的采样率恰好是待检测的弱信号的重复频率的A/B倍，其中，A、B为互质的正整数。通过对多个重复周期的信号波形进行对应采样点累加，可以提高弱信号的信噪比，当累加次数足够多时，弱信号对应的累加和将明显区别于噪声对应的累加和，使得弱信号的存在能够被检测出来。该方法在GERHARD SCHMIDT等人的论文(Complementary Code and Digital Filtering for Detection of Weak VHF RadarSignals from the Mesosphere，1979年)中被报道过。在这种方法中，ADC可以是多比特的，也可以是单比特的。在单比特的情况下，ADC的量化功能可以通过一个比较器来实现，ADC的采样、保持、编码功能通过一片FPGA(Field Programmable Gate Array，现场可编程门阵列)内的移位寄存器(也就是多级级联的触发器)来实现，即可以通过FPGA外的比较器和FPGA内的移位寄存器的组合来等效地实现一个单比特ADC。该方法在Shufeng Zheng和JuhaKostamovaara的论文(Statistical behavior of a comparator with weakrepetitive signal and additive white Gaussian noise)中被报道过。
然而，这种通过FPGA外的比较器和FPGA内的移位寄存器等效实现的ADC，其采样率等于移位寄存器的工作时钟频率，受FPGA性能的影响，该时钟频率通常只能达到几百兆赫兹。在采样率需要1GSPS甚至更高的实时弱信号检测的场合，这种设计是不适用的。
发明内容
本发明的目的是提供一种基于单比特采样的高速实时弱信号检测方法及装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。此外，相关方案还可以用于同时对多个不同周期的目标弱信号进行实时检测。
本发明的目的是通过以下技术方案实现的：
一种基于单比特采样的高速实时弱信号检测装置，包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。
一种基于单比特采样的高速实时弱信号检测方法，包括：
利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。
由上述本发明提供的技术方案可以看出，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。本发明还可以用于同时对多个不同周期的目标弱信号进行实时检测。在实现上，本发明充分利用了FPGA内部延迟资源可灵活配置的特性，可以针对目标弱信号的重复频率而灵活地做出更改。此外，由于专用ADC芯片和FPGA之间，数据和时钟信号的板级布线需要做时序方面的考虑；在本发明中，使用比较器和移位寄存器等效实现的ADC，在比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种基于单比特采样的多目标高速实时弱信号检测装置的示意图；
图2为本发明实施例提供的一种基于单比特采样的高速实时弱信号检测装置的示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种基于单比特采样的高速实时弱信号检测装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现了采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现了高速实时的弱信号检测，该装置主要包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。
本领域技术人员可以理解，所述周期性弱信号是本领域的专用技术名词，其的信噪比低于阈值。
本发明实施例中，所述比较器为一级或多级级联的比较器。通常情况下，如果混合信号的幅度较大，一级比较器就足以将混合信号完全转化为数字电平的信号；否则，一级比较器就不足以完成转化任务。实测结果表明，如果采用两级比较器，即便没有信号输入(也就是说，第一级比较器的输入是电路自带的热噪声信号)，最终的输出信号也能被转化为数字电平信号。示例性的，可以选择ADI公司的比较器，型号为LTC6754ISC6。
本领域技术人员可以理解，将混合信号完全转化为数字电平信号是必要的。否则，在FPGA内，信号的幅度可能长时间处于“既不是高电平、也不是低电平”的幅度范围内，这会令FPGA内的逻辑器件(门电路、触发器等)长时间处于工作电流较大的情况下，不仅不能正常工作，还会有损坏(因为逻辑器件的工作电流越大，发热越严重)的风险。因此，本领域技术人员可以根据实际情况设置一级或多级级联的比较器。
本发明实施例中，每一所述延迟链上有一个延迟单元或多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器。
为了提高等效实现的单比特ADC的采样率，通过对若干个抽头信号相关的延迟单元的延迟进行调整，和/或对抽头信号对应的移位寄存器的时钟频率和相位进行调整，再结合比较器与移位寄存器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构(也即，基于延迟链的时间交织采样的单比特ADC)。进一步地，对于相干积累与过阈甄别模块，可以将基于延迟链的时间交织采样结构对应的该模块由每个抽头信号对应一个改成整个基于延迟链的时间交织采样的单比特ADC有且仅有一个，以更好地配合基于延迟链的时间交织采样的单比特ADC。也就是说，对于基于延迟链的时间交织采样的单比特ADC对应的多个移位寄存器，采用单个相干积累与过阈甄别模块连接多个移位寄存器的方式，从而便于对相干积累与过阈甄别模块的内部进行优化，以更好地配合基于延迟链的时间交织采样的单比特ADC。
如果要在采样率要求较高(比如：高于500MSPS)的情况下进行多个不同周期的目标弱信号的实时检测，可以通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，来完成所需的检测功能。
本领域技术人员可以理解，为了检测不同目标弱信号，可以选择配套的相干积累与过阈甄别模块；此外，考虑到相干积累与过阈甄别模块可以连接一个或多个移位寄存器，当连接多个移位寄存器时，需要对相干积累与过阈甄别模块内部做一些优化，例如，将所连接的移位寄存器的输出数据统一进行处理，具体可以参照常规技术来实现。
基于以上关于结构的介绍，下面示例性的提供图1～图2所示的两种具体结构；值得注意的是，在实际应用中，延迟链的数目、延迟链中延迟单元的数目、抽头信号的数目、以及相干积累与过阈甄别模块连接的移位寄存器的数目都可以根据实际情况进行相应的调整。
如图1所示，该检测装置包括：两级级联的比较器和一片FPGA。两级级联的比较器使得混合信号能够被完全转化为数字电平的信号。FPGA实现了一条延迟链，共有四个延迟单元、五个抽头信号。每个抽头信号都有对应的移位寄存器；抽头1-2各自都有对应的相干积累与过阈甄别模块，抽头3-5对应一个共同的相干积累与过阈甄别模块；相干积累与过阈甄别模块输出的触发信号为高电平有效的脉冲信号。抽头1-2对应的触发信号通过或门合并成触发信号1；抽头3-5对应的触发信号为触发信号2。延迟单元1提供1.25ns左右的延迟；延迟单元2提供的延迟时间任意；延迟单元3、延迟单元4分别提供2/3ns左右的延迟。抽头1-2对应的移位寄存器和相干积累与过阈甄别模块都工作在一个400MHz的时钟域下；抽头3-5对应的移位寄存器和相干积累与过阈甄别模块都工作在一个500MHz的时钟域下。两级比较器、延迟单元1、抽头1-2以及对应的移位寄存器，等效地构成了一个800MSPS采样率的时间交织采样的单比特ADC；两级比较器、延迟单元3-4、抽头3-5以及对应的移位寄存器，等效地构成了一个1.5GSPS采样率的时间交织采样的单比特ADC。
图1所示的示例中，待测混合信号在高斯噪声的基础上，可能叠加了两个正极性的周期性弱脉冲信号。脉冲1、脉冲2的SNR都为-20dB，占空比都为20％；脉冲1的重复频率为80MHz，脉冲2的重复频率为125MHz。通过图1提供的基于单比特采样的多目标高速实时弱信号检测装置，能够同时对这两个目标脉冲信号进行高速实时检测。图1给出的是单个延迟链中，使用基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，实现多目标高速检测的方案。实际应用中，延迟链的数目也可以调整为多个，例如，将比较器的输出连接至抽头2、抽头3，去掉延迟单元2，原有的抽头1改为延迟单元1的输出，此时，该检测装置表示包含两条延迟链，但功能上与图1所示结构等效；当然，结构进行调整后，各器件的内部参数可能需要做适当调整，具体可参照现有技术，本发明不做赘述。
如图2所示，该检测装置包括：两级级联的比较器和一片FPGA。两级级联的比较器使得混合信号能够被完全转化为数字电平的信号。FPGA实现了两条延迟链，每条延迟链上分别包含两个延迟单元、三个抽头信号。每个抽头信号都有对应的移位寄存器；抽头1-3对应一个共同的相干积累与过阈甄别模块，抽头4-6对应一个共同的相干积累与过阈甄别模块，相干积累与过阈甄别模块输出的触发信号为高电平有效的脉冲信号。两个相干积累与过阈甄别模块输出的触发信号通过或门合并成一个触发信号。所有延迟单元都提供了2/3ns左右的延迟。抽头1-3对应的移位寄存器和相干积累与过阈甄别模块都工作在一个500MHz的时钟域下；抽头4-6对应的移位寄存器和相干积累与过阈甄别模块都工作在另一个500MHz的时钟域下，两个500MHz的时钟同源同频，但相位相差180°。两级比较器、各个延迟单元、各个抽头以及抽头对应的移位寄存器构成了一个3GSPS采样率的单比特ADC。
图2所示的示例中，待测混合信号在高斯噪声的基础上，可能叠加了一个正极性的周期性弱脉冲信号。脉冲的SNR为-20dB，占空比为20％；脉冲的重复频率为150MHz。通过图2提供的延迟链与时钟相移相结合的高速实时弱信号检测装置，能够对目标脉冲信号进行高速实时检测。
本发明另一实施例还提供一种基于单比特采样的高速实时弱信号检测方法，该方法基于前述检测装置实现，主要包括：利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。
本发明实施例中，所述比较器为一级或多级级联的比较器。
本发明实施例中，每一所述延迟链上有一个延迟单元或者多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，移位寄存器接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器。
本发明实施例中，通过对若干个抽头信号相关的延迟单元的延迟进行调整，和/或对抽头信号对应的移位寄存器的时钟频率和相位进行调整，再结合由比较器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构。
本发明实施例中，通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，能够对多个不同周期的目标弱信号进行实时检测。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (6)

1.一种基于单比特采样的高速实时弱信号检测装置，其特征在于，包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号；
每一所述延迟链上有一个延迟单元或者多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，移位寄存器接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器；
通过对若干个抽头信号相关的延迟单元的延迟进行调整，或者对抽头信号对应的移位寄存器的时钟频率和相位进行调整，或者对若干个抽头信号相关的延迟单元的延迟进行调整，并对抽头信号对应的移位寄存器的时钟频率和相位进行调整；再结合由比较器与移位寄存器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构。
2.根据权利要求1所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，所述比较器为一级或多级级联的比较器。
3.根据权利要求1所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，能够对多个不同周期的目标弱信号进行实时检测。
4.一种基于单比特采样的高速实时弱信号检测方法，其特征在于，包括：
利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号；
每一所述延迟链上有一个延迟单元或者多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，移位寄存器接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器；
通过对若干个抽头信号相关的延迟单元的延迟进行调整，或者对抽头信号对应的移位寄存器的时钟频率和相位进行调整，或者对若干个抽头信号相关的延迟单元的延迟进行调整，并对抽头信号对应的移位寄存器的时钟频率和相位进行调整；再结合由比较器与移位寄存器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构。
5.根据权利要求4所述的一种基于单比特采样的高速实时弱信号检测方法，其特征在于，所述比较器为一级或多级级联的比较器。
6.根据权利要求4所述的一种基于单比特采样的高速实时弱信号检测方法，其特征在于，通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，能够对多个不同周期的目标弱信号进行实时检测。
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