CN113054996A - 用于ct控制板内部低延迟连续穿越时钟域的电路和方法 - Google Patents
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Abstract
本发明涉及一种用于CT控制板内部低延迟连续穿越时钟域的电路和方法，将ADC输入数据按序移入移位寄存器，同时每输入一次数据，ADC输入时间就驱动位宽计数器加1；当位宽计数器值等于其最大计数值时，将移位寄存器中的数据锁存至数据锁存器一，同时锁存有效脉冲产生器在ADC时钟域下产生一个锁存有效的脉冲信号；将ADC时钟域下产生的脉冲信号进行取反并保持；将取反的脉冲保持信号在用户时钟域下连续打三拍，并对第二拍和第三拍信号进行异或，从而获得用户时钟域下的锁存有效脉冲；数据锁存器二将用户时钟域下的锁存有效脉冲作为使能信号，采集数据锁存器一输出的ADC输入数据，得到用户数据；优势在于：已极少的逻辑资源完成任意频率的时钟穿越。
Description
技术领域
本发明涉及CT探测器技术领域，尤其涉及一种用于CT控制板内部低延迟连续穿越时钟域的电路和方法。
背景技术
CT探测器控制板上的主控芯片都是FPGA或是SOC（MCU+FPGA），其上需挂载很多不同种类的外设以获取各式各样的信息汇总后处理。从各种外设上获得的信息是通过不同频率的数字电路进行采样获得的，不同的信息需要汇总处理，需要将不同时钟域的信息穿越统一到同一个时钟域，否则会导致数字电路中常见的竞争与冒险，导致不可信的逻辑计算结果使机器不能正常工作。
而针对数字电路中的异步时钟穿越问题，现有解决方法是用格雷码编码，调用异步FIFO或者根据具体的时钟频率设计特定的电路。但这些特定电路存在逻辑资源消耗大、延迟高、只能单向穿越（只能从低到高或从高到低）、效率低（不能连续穿越）等问题。
基于此，本案由此提出。
发明内容
为解决上述问题，本发明的目的在于提供一种用于CT控制板内部低延迟连续穿越时钟域的方法和电路，已极少的逻辑资源完成任意频率的时钟穿越。
为了实现上述目的，本发明的技术方案如下：
一种用于CT控制板内部低延迟连续穿越时钟域的电路，包括位于ADC输入时钟域下的移位寄存器、位宽计数器、数据锁存器一、锁存有效脉冲产生器、脉冲保持寄存器一和位于用户时钟域下的脉冲保持寄存器二至四、数据锁存器二；
所述移位寄存器的输出端与数据锁存器一的输入端连接，位宽计数器的输出端分别与移位寄存器、锁存有效脉冲产生器的输入端连接，所述脉冲保持寄存器一的输入端与锁存有效脉冲产生器的输出端连接，且脉冲保持寄存器一上设有非门，所述脉冲保持寄存器一至四依次电连接，且脉冲保持寄存器三和四的输出端连有异或门，所述异或门和数据锁存器一的输出端均与数据锁存器二的输入端连接。
一种用于CT控制板内部低延迟连续穿越时钟域的方法，基于前述的一种用于CT控制板内部低延迟连续穿越时钟域的电路，包括以下步骤：
S1. FPGA在ADC输入时钟的驱动下将ADC输入数据按序移入移位寄存器，同时每输入一次数据，ADC输入时间就驱动位宽计数器加1；
S2. 当位宽计数器值等于其最大计数值时，将移位寄存器中的数据锁存至数据锁存器一，同时锁存有效脉冲产生器在ADC时钟域下产生一个锁存有效的脉冲信号；位宽计数器清零进行下一轮计数；
S3. 将ADC时钟域下产生的脉冲信号进行取反并保持；
S4. 将ADC输入时钟域下取反的脉冲保持信号在用户时钟域下连续打三拍，其中前两拍用于消除穿越时钟域时产生的亚稳态，并对第二拍和第三拍信号进行异或，从而获得用户时钟域下的锁存有效脉冲；
S5. 数据锁存器二将用户时钟域下的锁存有效脉冲作为使能信号，采集数据锁存器一输出的ADC输入数据，即可得到用户时钟域下的用户数据。
本发明的优点在于：穿越时钟域的电路只用了7个D触发器、1个计数器、1个脉冲产生器、一个非门和一个异或门，已极少的逻辑资源完成了任意频率的时钟穿越；采用非门和异或门避免了前后两个信号之间的影响，保证了穿越时钟域的连续、快速、低延迟；ADC输入时钟域和用于时钟域的高低不会影响穿越方向，可实现双向穿越，即从高频至低频，也可从低频至高频。
附图说明
图1 为CT探测器数据采集的通用原理框图；
图2为本发明在实施例中的原理示意图；
图3为本发明在实施例中的电路结构示意图。
具体实施方式
以下结合实施例对本发明作进一步详细描述。
图1所示为CT探测器数据采集的通用原理框图，本例中主控芯片为FPGA，其上挂载6枚ADC（模数转换芯片），实际产品中FPGA和ADC的数量均可不同。FPGA的主要工作在于同时采集6枚ADC的数据，并将采集到的数据处理之后向外传送给滑环。图1中所示所有ADC的主时钟（MainClock）是由FPGA产生的同一时钟，各ADC将各自的主时钟内部分频成各自需要的时钟频率（DClk）以驱动采集到的数据输出给FPGA，并同时将此分频后的时钟输出给FPGA。由于DClk1~DClk6仅仅是频率相同，不同相位不同源，因此属于异步时钟。FPGA用各DClk采集的数据属于不同的时钟域，这些数据在进行数据处理之前必须经过同步处理，同一到用户时钟域后才可进行下一步处理，直至传给滑环。
图3所示为用于CT控制板内部低延迟连续穿越时钟域的电路结构示意图，包括位于ADC输入时钟域下的移位寄存器、位宽计数器、数据锁存器一、锁存有效脉冲产生器、脉冲保持寄存器一和位于用户时钟域下的脉冲保持寄存器二至四、数据锁存器二，其中位宽计数器的最大计数值为8。所述移位寄存器的输出端与数据锁存器一的输入端连接，位宽计数器的输出端分别与移位寄存器、锁存有效脉冲产生器的输入端连接，所述脉冲保持寄存器一的输入端与锁存有效脉冲产生器的输出端连接，且脉冲保持寄存器一上设有非门，所述脉冲保持寄存器一至四依次电连接，且脉冲保持寄存器三和四的输出端连有异或门，所述异或门和数据锁存器一的输出端均与数据锁存器二的输入端连接。
图2所示，为基于图3电路的一种穿越时钟域的方法原理图，该方法包括以下步骤：
S1. FPGA在ADC输入时钟的驱动下将ADC输入数据按序移入移位寄存器，同时每输入一次数据，ADC输入时间就驱动位宽计数器加1；
S2. 当位宽计数器值等于其最大计数值8时，将移位寄存器中的数据锁存至数据锁存器一，同时锁存有效脉冲产生器在ADC时钟域下产生一个锁存有效的脉冲信号；位宽计数器清零进行下一轮计数；
S3. 将ADC时钟域下产生的脉冲信号，在脉冲保持寄存器一上进行取反并保持；
S4. 将ADC输入时钟域下取反的脉冲保持信号，在用户时钟域下的脉冲保持寄存器二至四中连续打三拍，其中前两拍用于消除穿越时钟域时产生的亚稳态，并对第二拍和第三拍信号进行异或，从而获得用户时钟域下的锁存有效脉冲；
S5. 数据锁存器二将用户时钟域下的锁存有效脉冲作为使能信号，采集数据锁存器一输出的ADC输入数据，即可得到用户时钟域下的用户数据。至此多位宽数据的异步穿越完成，所有ADC的数据都统一至用户时钟域下，可进行下一步数据处理，并将数据数据输出给滑环。
上述实施例仅用于解释说明本发明的构思，而非对本发明权利保护的限定，凡利用此构思对本发明进行非实质性的改动，均应落入本发明的保护范围。
Claims (2)
1.一种用于CT控制板内部低延迟连续穿越时钟域的电路，其特征在于：包括位于ADC输入时钟域下的移位寄存器、位宽计数器、数据锁存器一、锁存有效脉冲产生器、脉冲保持寄存器一和位于用户时钟域下的脉冲保持寄存器二至四、数据锁存器二；
所述移位寄存器的输出端与数据锁存器一的输入端连接，位宽计数器的输出端分别与移位寄存器、锁存有效脉冲产生器的输入端连接，所述脉冲保持寄存器一的输入端与锁存有效脉冲产生器的输出端连接，且脉冲保持寄存器一上设有非门，所述脉冲保持寄存器一至四依次电连接，且脉冲保持寄存器三和四的输出端连有异或门，所述异或门和数据锁存器一的输出端均与数据锁存器二的输入端连接。
2.一种用于CT控制板内部低延迟连续穿越时钟域的方法，基于权利要求1所述的一种用于CT控制板内部低延迟连续穿越时钟域的电路，其特征在于，包括以下步骤：
S1. FPGA在ADC输入时钟的驱动下将ADC输入数据按序移入移位寄存器，同时每输入一次数据，ADC输入时间就驱动位宽计数器加1；
S2. 当位宽计数器值等于其最大计数值时，将移位寄存器中的数据锁存至数据锁存器一，同时锁存有效脉冲产生器在ADC时钟域下产生一个锁存有效的脉冲信号；位宽计数器清零进行下一轮计数；
S3. 将ADC时钟域下产生的脉冲信号进行取反并保持；
S4. 将ADC输入时钟域下取反的脉冲保持信号在用户时钟域下连续打三拍，其中前两拍用于消除穿越时钟域时产生的亚稳态，并对第二拍和第三拍信号进行异或，从而获得用户时钟域下的锁存有效脉冲；
S5. 数据锁存器二将用户时钟域下的锁存有效脉冲作为使能信号，采集数据锁存器一输出的ADC输入数据，即可得到用户时钟域下的用户数据。
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