CN113295987B - 超导单磁通量子电路的测试系统 - Google Patents

Abstract

本发明提供一种超导单磁通量子电路的测试系统，在设计好的电路进行制版流片时，将该选片电路与待测电路放置在同一个芯片上，在测试时，就可以先对选片电路进行一个快速的测试，得到选片电路的测试结果，这样就可以反映出这一个芯片的质量，从而测试人员可以根据选片电路的测试结果来选择芯片质量较好的电路进行待测电路的测试，来节约测试电路所用的时间。本发明设计了三种不同的选片电路，分别对应了不同的电路测试难度，来应对不同的工艺或待测电路的需要。本发明的电路仅需要三个端口连接；电路测试简单快捷；电路规模较小；电路复杂度可调。

Description

超导单磁通量子电路的测试系统

技术领域

本发明涉及超导电路领域，特别是涉及一种超导单磁通量子电路的测试系统。

背景技术

超导单磁通量子(Single Flux Quantum，SFQ)电路，相对于半导体电路有着高速和低功耗的优势，但是超导电路是在低温下(4K)工作的电路，其测试也必须在低温环境下进行，在目前还无法做到类似半导体电路一样全自动的测试流程，且由于超导电路发展年限较短，工艺的稳定性还无法保证，因此电路的测试比较耗时。

超导单磁通量子电路在工艺流片结束后的基本测试过程是：首先对晶圆(wafer)进行分割、封装，然后对wafer上的PCM电路(Process Control Monitoring Circuits，选片电路)进行测试，PCM电路是专门设计用来测试工艺过程中的一系列指标的电路，包括测量结的Jc(约瑟夫森结的特征参数)，电阻层的方块电阻，通孔的连通性等基本电路参数，通过对PCM电路的芯片(chip)进行测试，可以从测试结果得到本次流片的可靠性，在PCM电路测试结果正常的情况下，然后我们再对设计的电路进行测试。但是PCM电路也有一定的缺点，PCM电路是用来监测工艺过程中的很多参数而设计的，所以包含的电路数量众多，PCM需要单独占据一个chip，而不能与待测电路在同一个chip上，另一方面，我们对一个PCM的chip进行测试需要花费大量的时间，由于工艺存在片上不均匀性，一个PCM芯片的测试结果良好，只能说明这个芯片周围部分的芯片质量较好，要用一两个PCM芯片的结果来反映整个wafer的芯片的质量，是不够准确的，而如果要对整个wafer上的所有PCM芯片进行测试，那又将花费大量的时间，得不偿失。

因此，如何缩小选片电路的规模、简化测试步骤，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超导单磁通量子电路的测试系统，用于解决现有技术中选片电路的规模大、测试步骤复杂等问题。

为实现上述目的及其他相关目的，本发明提供一种超导单磁通量子电路的测试系统，所述超导单磁通量子电路的测试系统至少包括：

待测电路及至少一选片电路，各选片电路与所述待测电路设置于同一芯片上；

所述选片电路接收一个输入信号、一个偏置信号，并输出一个输出信号，基于各选片电路的测试结果确定当前芯片的质量。

可选地，所述选片电路包括第一接口模块，约瑟夫森结传输线模块及第二接口模块；所述第一接口模块接收输入信号；所述约瑟夫森结传输线模块连接于所述第一接口模块的输出端；所述第二接口模块连接于所述约瑟夫森结传输线模块的输出端，并输出所述选片电路的输出信号；所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

更可选地，所述第一接口模块为DC/超导单磁通量子转换器，所述第二接口模块为超导单磁通量子/DC转换器。

更可选地，所述约瑟夫森结传输线模块包括至少一路约瑟夫森结传输线。

可选地，所述选片电路为基于同或型线性反馈移位寄存器。

更可选地，所述选片电路包括第三接口模块、第四接口模块、第一触发器、第二触发器、第三触发器、第一异或门及第一反相器；

所述第三接口模块接收时钟信号，并将所述时钟信号提供给所述第一触发器、所述第二触发器、所述第三触发器、所述第一异或门及所述第一反相器；

所述第一触发器的输入端连接所述第三触发器的输出端；

所述第二触发器的输入端连接所述第一触发器的输出端；

所述第一异或门的输入端分别连接所述第二触发器及所述第三触发器的输出端，对所述第二触发器的输出信号及所述第三触发器的输出信号进行异或运算；

所述第一反相器的输入端连接所述第一异或门的输出端；

所述第三触发器的输入端连接所述第一反相器的输出端；

所述第四接口模块连接于所述第三触发器的输出端，并输出所述选片电路的输出信号；

所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

更可选地，所述第三接口模块为DC/超导单磁通量子转换器，所述第四接口模块为超导单磁通量子/DC转换器。

更可选地，所述选片电路还包括第一分流模块及第二分流模块；

所述第一分流模块的输入端连接所述第三接口模块的输出端，将所述第三接口模块的输出信号分为多路后分别提供给所述第一触发器、所述第二触发器、所述第三触发器、所述第一异或门及所述第一反相器；

所述第二分流模块的输入端连接所述第三触发器的输出端，将所述第三触发器的输出信号分为多路后分别提供给所述第一触发器、所述第一异或门及所述第四接口模块。

更可选地，所述第一触发器、所述第二触发器及所述第三触发器为D触发器。

更可选地，所述选片电路包括第五接口模块、第六接口模块、高频时钟发生模块、第四触发器、第五触发器、第六触发器、第二异或门、第二反相器及数据抽样降频模块；

所述第五接口模块接收输入信号，将所述输入信号传输到所述高频时钟发生模块；

所述高频时钟发生模块基于所述第五接口模块的输出信号产生高频时钟信号，并提供给所述第四触发器、所述第五触发器、所述第六触发器、所述第二异或门、所述第二反相器及所述数据抽样降频模块；

所述第二反相器的输入端连接所述第二异或门的输出端；

所述第四触发器的输入端连接所述第二反相器的输出端；

所述第五触发器的输入端连接所述第四触发器的输出端；

所述第六触发器的输入端连接所述第五触发器的输出端；

所述第二异或门的输入端分别连接所述第四触发器及所述第六触发器的输出端，对所述第四触发器的输出信号及所述第六触发器的输出信号进行异或运算；

所述数据抽样降频模块连接于所述第六触发器的输出端，对所述第六触发器的输出信号进行降频；

所述第六接口模块连接于所述数据抽样降频模块的输出端，并输出所述选片电路的输出信号；

所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

更可选地，所述高频时钟发生模块包括汇流单元、约瑟夫森结传输线单元及分流单元；

所述汇流单元接收所述第五接口模块的输出信号，并连接所述分流单元的输出端，将所述第五接口模块的输出信号及所述分流单元的输出信号进行汇流；

所述约瑟夫森结传输线单元连接于所述汇流单元的输出端；

所述分流单元的输入端连接所述约瑟夫森结传输线单元的输出端，将所述约瑟夫森结传输线单元输出的信号分为两路，一路反馈至所述汇流单元，另一路输出。

更可选地，所述数据抽样降频模块包括至少一数据选择降频单元，各数据选择降频单元依次串联，第一级数据选择降频单元的时钟端接收所述高频时钟信号及所述第六触发器的输出信号，后级数据选择降频单元的时钟端连接前级数据选择降频单元降频后的时钟信号，后级数据选择降频单元的数据端连接前级数据选择降频单元降频后的数据信号。

更可选地，所述数据选择降频单元包括非破坏性读出单元及分频单元；

所述分频单元接收时钟信号，并对所述时钟信号分频后输出降频后的时钟信号；

所述非破坏性读出单元的数据输入端连接数据信号，复位端连接所述分频单元的输出的第一时钟信号，置位端连接所述分频单元的输出的第二时钟信号，输出降频后的数据信号；其中，所述第一时钟信号的频率大于所述第二时钟信号的频率。

更可选地，所述分频单元包括至少一级T触发器；当包括两级及两级以上T触发器时，各T触发器依次串联。

更可选地，所述第五接口模块为DC/超导单磁通量子转换器，所述第六接口模块为超导单磁通量子/DC转换器。

更可选地，所述选片电路还包括第三分流模块、第四分流模块及第五分流模块；

所述第三分流模块的输入端连接所述高频时钟发生模块的输出端，将所述高频时钟发生模块的输出信号分为多路后分别提供给所述第四触发器、所述第五触发器、所述第六触发器、所述第二异或门、所述第二反相器及所述数据抽样降频模块；

所述第四分流模块的输入端连接所述第四触发器的输出端，将所述第四触发器的输出信号分为两路后分别提供给所述第五触发器及所述第二异或门；

所述第五分流模块的输入端连接所述第六触发器的输出端，将所述第六触发器的输出信号分为两路后分别提供给所述第二异或门及所述数据抽样降频模块。

更可选地，所述第四触发器、所述第五触发器及所述第六触发器为D触发器。

如上所述，本发明的超导单磁通量子电路的测试系统，具有以下有益效果：

本发明的超导单磁通量子电路的测试系统中选片电路仅有输入、输出、偏置三个端口，仅需占用三个pad，规模较小，测试时只需调节一个偏置，简单快速；且选片电路的测出率与待测电路的测出率高度相关。

附图说明

图1显示为本发明的超导单磁通量子电路的测试系统的结构示意图。

图2显示为本发明的选片电路的一种结构示意图。

图3显示为本发明的选片电路的另一种结构示意图。

图4显示为本发明的D触发器的端口示意图。

图5显示为本发明的D触发器的状态转换示意图。

图6显示为本发明的分路器的端口示意图。

图7显示为本发明的选片电路的又一种结构示意图。

图8显示为本发明的高频时钟发生模块的结构示意图。

图9显示为本发明的汇流单元的端口示意图。

图10显示为本发明的数据选择降频单元的结构示意图。

图11显示为本发明的T触发器的端口示意图。

图12显示为本发明的T触发器的状态转换示意图。

图13显示为本发明的非破坏性读出单元的端口示意图。

图14显示为本发明的非破坏性读出单元的状态转换示意图。

图15显示为本发明的数据选择降频单元的工作原理示意图。

元件标号说明

1 芯片

2 待测电路

3 选片电路

3a 第一接口模块

3b 约瑟夫森结传输线模块

3c 第二接口模块

3d 第三接口模块

3e 第四接口模块

3f 第一触发器

3g 第二触发器

3h 第三触发器

3i 第一异或门

3j 第一反相器

3k 第五接口模块

3l 第六接口模块

3m 高频时钟发生模块

3m1 汇流单元

3m2 约瑟夫森结传输线单元

3m3 分流单元

3n 第四触发器

3o 第五触发器

3p 第六触发器

3q 第二异或门

3r 第二反相器

3s 数据抽样降频模块

3s1 非破坏性读出单元

3s2 第一T触发器

3s3 第二T触发器

3s4 第三T触发器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1及图2所示，本实施例提供一种超导单磁通量子电路的测试系统，所述超导单磁通量子电路的测试系统包括：

待测电路2及至少一选片电路3，各选片电路3与所述待测电路2设置于同一芯片1上。

如图2所示，所述选片电路3接收一个输入信号、一个偏置信号，并输出一个输出信号，基于各选片电路3的测试结果确定当前芯片的质量。

具体地，在本实施例中，所述选片电路3包括第一接口模块3a，约瑟夫森结传输线模块3b及第二接口模块3c。所述第一接口模块3a接收输入信号in，并将所述输入信号in传输到所述约瑟夫森结传输线模块3b中；作为示例，所述第一接口模块3a为DC/SFQ转换器，将DC(直流)信号转换为SFQ信号。所述约瑟夫森结传输线模块3b连接于所述第一接口模块3a的输出端，用于传输信号，每一个输入对应一个输出；所述约瑟夫森结传输线模块3b包括至少一路约瑟夫森结传输线JTL(Josephson Junction Transmission Line)，可根据需要来选择所述约瑟夫森结传输线JTL的数量，数量越多，则电路的复杂度约高。所述第二接口模块3c连接于所述约瑟夫森结传输线模块3b的输出端，并输出所述选片电路3的输出信号out；作为示例，所述第二接口模块3c为SFQ/DC转换器，将SFQ信号转换为DC信号。所述选片电路3还接收对应偏置信号为其中的约瑟夫森结提供偏置电流(图中未显示)。

如图1所示，约瑟夫森结传输线JTL是超导电路中最简单的组合逻辑单元，因此，本实施例的选片电路规模可以非常小，可有效减小选片电路占用的芯片面积，提高芯片利用率。

实施例二

如图1、图3-图6所示，本实施例提供一种超导单磁通量子电路的测试系统，与实施例一的不同之处在于，所述选片电路3为基于同或型(XNOR)线性反馈移位寄存器结构。线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)根据反馈逻辑的不同一般可以分为异或型(XOR)与同或型(XNOR)两种，对于多位的异或型LFSR，电路的禁止状态为“00……00”的全零状态，在电路工作时，需要为电路输入信号来引入一个非零状态，然后电路就会在“00……01”到“11……11”的状态不断伪随机地变换，从而在输出端输出伪随机的序列，而同或型LFSR功能类似，区别在于同或型LFSR的禁止状态为“11……11”的全1状态，而电路的初始状态“00……00”全零状态为允许的状态，因此对于同或型LFSR电路而言，不需要对电路引入初始状态，电路就可以在时钟的驱动下不断地产生伪随机的输出序列。本发明的选片电路3可基于异或型线性反馈移位寄存器实现或基于同或型线性反馈移位寄存器实现，在本实施例中，采用同或型线性反馈移位寄存器实现所述选片电路3，所述异或型线性反馈移位寄存器的原理类似，在此不一一赘述。

如图3所示，所述选片电路3包括第三接口模块3d、第四接口模块3e、第一触发器3f、第二触发器3g、第三触发器3h、第一异或门3i及第一反相器3j。所述偏置信号为约瑟夫森结提供偏置电流。

具体地，所述第三接口模块3d接收时钟信号clk(即输入信号in)，并将所述时钟信号clk提供给所述第一触发器3f、所述第二触发器3g、所述第三触发器3h、所述第一异或门3i及所述第一反相器3j；作为示例，所述第三接口模块3d为DC/SFQ转换器，将DC信号转换为SFQ信号。

具体地，所述第一触发器3f的输入端连接所述第三触发器3h的输出端，基于所述时钟信号clk的触发输出信号。所述第一触发器3f可采用任意具有存储功能的触发器实现，包括但不限于RD触发器、D触发器；作为示例，所述第一触发器3f采用D触发器(D Flip-Flop，DFF)实现。如图4所示，D触发器同时具有存储数据和传递数据的功能，包括AI端(作为数据输入端)、TI端(作为时钟端)及TO端(作为数据输出端)，D触发器的AI端接收对应的输入数据，D触发器的TI端连接所述时钟信号clk，D触发器的TO端输出数据；当TI端输入时钟信号clk有效时TO端输出数据。图5所示为D触发器的状态转换图，当AI端有数据输入(单磁通电压脉冲)，TI端无输入时，TO端不产生输出，电路状态由0变为1(存储一个单磁通量子，即逻辑“1”)；当AI端无数据输入，TI端也无输入时，TO端不产生输出，电路状态仍然保持在0(存储逻辑“0”)；当TI端产生输入，若电路状态为0，则TO不产生输出(将数据0往下传)，若电路状态为1，TO产生输出(单磁通电压脉冲，将数据1往下传)；无论之前电路状态是什么，TI端产生输入之后，电路状态都会回到“0”。在实际使用中，任意具有数据输入端、时钟端和数据输出端的具有存储功能的触发器均适用于本发明，在此不一一赘述。

具体地，所述第二触发器3g的输入端连接所述第一触发器3f的输出端，基于所述时钟信号clk的触发输出信号。所述第二触发器3g可采用任意具有存储功能的触发器实现，包括但不限于RD触发器、D触发器；作为示例，所述第二触发器3g采用D触发器实现。

具体地，所述第一异或门3i的输入端分别连接所述第二触发器3g及所述第三触发器3h的输出端，并接收所述时钟信号clk，基于所述时钟信号clk对所述第二触发器3g的输出信号及所述第三触发器3h的输出信号进行异或运算。

具体地，所述第一反相器3j的输入端连接所述第一异或门3i的输出端，并接收所述时钟信号clk，基于所述时钟信号clk对所述第一异或门3i的输出信号进行反相。

具体地，所述第三触发器3h的输入端连接所述第一反相器3j的输出端，基于所述时钟信号clk的触发输出信号。所述第三触发器3h可采用任意具有存储功能的触发器实现，包括但不限于RD触发器、D触发器；作为示例，所述第三触发器3h采用D触发器实现。

具体地，所述第四接口模块3e连接于所述第三触发器3h的输出端，并输出所述选片电路3的输出信号out。作为示例，所述第四接口电路3e为SFQ/DC转换器，将SFQ信号转换为DC信号。

作为本发明的另一种实现方式，所述选片电路3还包括第一分流模块及第二分流模块。所述第一分流模块的输入端连接所述第三接口模块3d的输出端，将所述第三接口模块3d的输出信号分为多路后分别提供给所述第一触发器3f、所述第二触发器3g、所述第三触发器3h、所述第一异或门3i及所述第一反相器3j。所述第二分流模块的输入端连接所述第三触发器3h的输出端，将所述第三触发器3h的输出信号分为多路后分别提供给所述第一触发器3f、所述第一异或门3i及所述第四接口模块3e。作为示例，各分流模块可采用分路器(图3中黑点所示)实现，如图6所示，分路器包括AI端(作为输入端)、AO1端(作为第一输出端)及AO2端(作为第二输出端)，分路器的AI端接收前级信号，AO1端及AO2端分别将输入的信号分两路输出；AO1端和AO2端的信号与AI端输入信号完全一样(AI＝AO1＝AO2)，分路器不包含电路状态的转换，属于非时序逻辑门，分路器也可一分多，不以本示例为限。

需要说明的是，可根据实际需要增加触发器的数量，进而增加LFSR的级数，不以本实施例为限。

如图3所示，本实施例的选片电路为一个5位的同或型LFSR，电路无需数据信号输入，只需要输入时钟，电路就可以在输出端输出一个伪随机序列。这样保证了电路仍然只需要三个端口，不用占用更多的pad资源。而另一方面，这是一个具有时序逻辑的较为复杂的电路，电路中包含了D触发器，异或门(XOR)，反相器(inverter，INV)，和一些常用的连接单元JTL，分路器和接口单元；在不占用更多的pad资源与不需要太多地增大规模的情况下，实现比较复杂的逻辑功能，可以应用于工艺较为成熟，对一些较为复杂的电路进行测试的情况。同时，这一电路的复杂度也可以通过选择不同的LFSR的级数来进行调节(所述第一触发器3f与所述第二触发器3g之间可设置更多的触发器)，LFSR级数越大，则电路复杂度更高。

实施例三

如图1、图7-图15所示，本实施例提供一种超导单磁通量子电路的测试系统，与实施例二的不同之处在于，所述选片电路3为基于高频的同或型(XNOR)线性反馈移位寄存器结构。

如图7所示，所述选片电路3包括第五接口模块3k、第六接口模块3l、高频时钟发生模块3m(Clock Generator，CG)、第四触发器3n、第五触发器3o、第六触发器3p、第二异或门3q、第二反相器3r及数据抽样降频模块3s。

具体地，所述第五接口模块3k接收输入信号in(作为示例为时钟信号)，将所述输入信号in传输到所述高频时钟发生模块3m；作为示例，所述第五接口模块3k为DC/SFQ转换器，将DC信号转换为SFQ信号。所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

具体地，所述高频时钟发生模块3m基于所述第五接口模块3k的输出信号产生高频时钟信号HF clk，并提供给所述第四触发器3n、所述第五触发器3o、所述第六触发器3p、所述第二异或门3q、所述第二反相器3r及所述数据抽样降频模块3s。作为示例，如图8所示，所述高频时钟发生模块3m包括汇流单元3m1、约瑟夫森结传输线单元3m2及分流单元3m3。所述汇流单元3m1接收所述第五接口模块3k的输出信号in’，并连接所述分流单元3m3的输出端，将所述第五接口模块3k的输出信号及所述分流单元3m3的输出信号进行汇流；如图9所示，汇流单元包括AI端(作为第一数据输入端)、BI端(作为第二数据输入端)及ABO端(作为输出端)，AI和BI两个输入端任何一个有效，ABO端均产生输出，满足AI+BI＝ABO；汇流单元不包含电路状态的转换，属于非时序逻辑门。实际使用中可采用任意能实现或逻辑的单元门，在此不一一赘述。所述约瑟夫森结传输线单元3m2连接于所述汇流单元3m1的输出端，对所述汇流单元3m1的输出信号进行传输。所述分流单元3m3的输入端连接所述约瑟夫森结传输线单元3m2的输出端，将所述约瑟夫森结传输线单元3m2输出的信号分为两路，一路反馈至所述汇流单元3m1，另一路输出高频时钟信号HF clk；作为示例，所述分流单元3m3可采用分路器实现。所述高频时钟发生模块3m使用环形振荡器实现，在高频时钟发生模块3m的输入端In输入一个SFQ脉冲后，这个SFQ脉冲会不断在这个环路里面循环，每通过一次分流单元3m3就输出一个时钟脉冲，时钟的周期由环路的延时确定。

具体地，所述第二反相器3r的输入端连接所述第二异或门3q的输出端，并接收所述高频时钟信号HF clk，基于所述高频时钟信号HF clk对所述第二异或门3q的输出信号进行反相。

具体地，所述第四触发器3n的输入端连接所述第二反相器3r的输出端，并接收所述高频时钟信号HF clk，基于所述高频时钟信号HF clk触发输出信号。所述第四触发器3n可采用任意具有存储功能的触发器实现，包括但不限于RD触发器、D触发器；作为示例，所述第四触发器3n采用D触发器实现。

具体地，所述第五触发器3o的输入端连接所述第四触发器3n的输出端，并接收所述高频时钟信号HF clk，基于所述高频时钟信号HF clk触发输出信号。所述第五触发器3o可采用任意具有存储功能的触发器实现，包括但不限于RD触发器、D触发器；作为示例，所述第五触发器3o采用D触发器实现。

具体地，所述第六触发器3p的输入端连接所述第五触发器3o的输出端，并接收所述高频时钟信号HF clk，基于所述高频时钟信号HF clk触发输出信号。所述第六触发器3p可采用任意具有存储功能的触发器实现，包括但不限于RD触发器、D触发器；作为示例，所述第六触发器3p采用D触发器实现。

具体地，所述第二异或门3q的输入端分别连接所述第四触发器3n及所述第六触发器3p的输出端，并接收所述高频时钟信号HF clk，基于所述高频时钟信号HF clk对所述第四触发器3n的输出信号及所述第六触发器3p的输出信号进行异或运算。

具体地，所述数据抽样降频模块3s连接于所述第六触发器3p的输出端，对所述第六触发器3p的输出信号进行降频。所述数据抽样降频模块3s包括至少一数据选择降频单元，各数据选择降频单元依次串联，第一级数据选择降频单元的时钟端接收所述高频时钟信号及所述第六触发器3p的输出信号，后级数据选择降频单元的时钟端连接前级数据选择降频单元降频后的时钟信号，后级数据选择降频单元的数据端连接前级数据选择降频单元降频后的数据信号。在本实施例中，所述数据抽样降频模块3s包括6个数据选择降频单元，第一级数据选择降频单元的数据端接收所述第六触发器3p输出的高频数据HF Data，时钟端接收所述高频时钟信号HF clk，对输入的时钟信号及数据信号进行降频；第二级数据选择降频单元的数据端接收第一级数据选择降频单元输出的数据信号，时钟端接收所述第一级数据选择降频单元输出的时钟信号，进一步对输入的时钟信号及数据信号进行降频；各级依次串联，第六级(最后一级)数据选择降频单元接收前级输出的时钟信号和数据信号，进一步降频得到所需频率的数据信号。所述数据选择降频单元包括非破坏性读出单元及分频单元；所述分频单元接收时钟信号，并对所述时钟信号分频后输出降频后的时钟信号；所述非破坏性读出单元的数据输入端连接数据信号，复位端连接所述分频单元的输出的第一时钟信号，置位端连接所述分频单元的输出的第二时钟信号，输出降频后的数据信号；其中，所述第一时钟信号的频率大于所述第二时钟信号的频率。所述分频单元包括至少一级T触发器；当包括两级及两级以上T触发器时，各T触发器依次串联。作为示例，所述数据选择降频单元为1/8数据选择降频单元，如图10所示，以第一级数据选择降频单元为例，所述1/8数据选择降频单元包括非破坏性读出单元3s1(non-destructive read out，NDRO)、第一T触发器3s2、第二T触发器3s3及第三T触发器3s4。所述第一T触发器3s2的输入端连接高频时钟信号HF clk，对所述高频时钟信号HF clk进行分频；如图11及图12所示，T触发器包括AI端(作为输入端)、AO1端(作为第一输出端)及AO2端(作为第二输出端)，AI端每输入一个信号(单磁通电压脉冲)，电路的状态就翻转一次，当电路状态由“1”态翻转为“0”态时，AO1端产生输出；反之，当电路状态由“0”态翻转为“1”态时，AO2端产生输出，由此实现1/2分频，且AO1端与AO2端输出信号的频率相同。所述第二T触发器3s3的输入端连接所述第一T触发器3s2的第一输出端，对所述第一T触发器3s2的输出信号进行进一步的1/2分频；所述第二T触发器3s3只选择一个输出端口的信号输出。所述第三T触发器3s4的输入端连接所述第二T触发器3s3的输出端，第一输出端输出降频后的时钟信号，该时钟信号为所述高频时钟信号HFclk的1/8分频。所述非破坏性读出单元3s1的数据输入端连接数据信号Data in，复位端RI连接所述第一T触发器3s2的第二输出端，置位端SI连接所述第三T触发器3s4的第二输出端，输出降频后的数据信号Data out；如图13所示，非破坏性读出单元门为具有TI端(作为输入端，作为示例用于接收时钟信号)、RI端(作为清零端)、SI端(作为置位端)及TO端(作为数据输出端)的触发器，但是该触发器的数据输出端TO产生数据与否并不会影响电路的状态，状态只与RI端和SI端的信号有关；如图14所示，无论当前电路处于“0”态还是“1”态，SI端信号输入时，电路状态都会转换到“1”态；而当RI端信号输入时，电路状态都会转换到“0”态，当电路状态处于“0”态时，TI端输入，TO端不产生输出(输出逻辑“0”)；当电路状态处于“1”态时，TI端输入，TO端产生输出。TO端输出不影响电路的状态，此单元具有非破坏读出的特性。如图15所示，每输入两个“1”信号，有一个“1”信号由输出端口输出；经过拼接，就可以保证每八个时钟信号为一个循环，每八个时钟信号中有四个时钟信号都会进入非破坏性读出单元3s1的复位端RI将非破坏性读出单元3s1的输出置“0”，而只有一个时钟信号会进入非破坏性读出单元3s1的置位端SI将非破坏性读出单元3s1的输出置“1”，(图15的时间表中画的是第三个时钟信号进入了置位端SI，这个跟TFF的初始设置有关，但因为是每八个时钟为一个循环，所以位置没有关系)，这样就保证了每八个时钟周期中，只有一个时钟周期下非破坏性读出单元3s1是处于“1”状态的，此时输入的数据信号才能通过非破坏性读出单元3s1向下一级传输，(注意，此时向下一级传输的数据信号可以是“0”信号，也可以是“1”信号)这样，我们就完成了数据选择降频，通过这一个单元实现了每八个数据中选择一个向下一级输出，同时由TFF的另一端输出一个时钟信号，这样也完成了时钟的信号的降频。作为示例，本实施例通过多级串联，可以将GHz级高频信号降频到kHz级低频信号，从而很容易被Octopux(超导电路常用测试仪器)识别。

具体地，所述第六接口模块3l连接于所述数据抽样降频模块3s的输出端，并输出所述选片电路3的输出信号out。作为示例，所述第六接口模块3l为SFQ/DC转换器，将SFQ信号转换为DC信号。

作为本发明的另一种实现方式，所述选片电路3还包括第三分流模块、第四分流模块及第五分流模块。所述第三分流模块的输入端连接所述高频时钟发生模块3m的输出端，将所述高频时钟发生模块3m的输出信号分为多路后分别提供给所述第四触发器3n、所述第五触发器3o、所述第六触发器3p、所述第二异或门3q、所述第二反相器3r及所述数据抽样降频模块3s。所述第四分流模块的输入端连接所述第四触发器3n的输出端，将所述第四触发器3n的输出信号分为两路后分别提供给所述第五触发器3o及所述第二异或门3q。所述第五分流模块的输入端连接所述第六触发器3p的输出端，将所述第六触发器3p的输出信号分为两路后分别提供给所述第二异或门3q及所述数据抽样降频模块3s。作为示例，各分流模块可采用分路器(图7中黑点所示)实现。

需要说明的是，可根据实际需要增加触发器的数量，进而增加LFSR的级数；也可根据实际需要设置数据选择降频单元的数量及降频比；不以本实施例为限。

如图7所示，在输入端输入一个信号，高频时钟发生模块3m受到触发，就会不断地产生高频时钟信号HF clk输入同或型的线性反馈移位寄存器LFSR，LFSR就会不断地产生高频的伪随机信号序列，然后把高频的时钟信号与高频的数据信号输入数据抽样降频模块3s，通过降频单元就可以将信号进行降频到kHz级别，从而很容易地从超导电路常用的测试仪器Octopux上输出。同样只需要一个输入端口in与一个输出端口out与一个偏置端口(图中未显示)，就可以实现更加复杂的一个时序逻辑电路，且电路是工作在片上的一个高频时钟下。电路中包含了D触发器，异或门，反相器汇流缓冲门，T触发器，非破坏性读出单元，和一些常用的连接单元JTL，分路器和接口单元，电路的复杂度大大提升。本实施例的选片电路可以应用于工艺非常成熟，待测电路规模非常大、逻辑非常复杂的情况。另一方面，此时的电路的复杂度也可以进行调整，一方面可以调整电路的工作频率，工作频率越高，则电路越难测出，另一方面也可以调整LFSR的级数，LFSR的级数增加，同样也可以增加电路的复杂度。

本发明的超导单磁通量子电路的测试系统基本的使用方法是：在待测电路完成设计制版流片时，将选片电路与待测电路放置在同一chip中，在测试时可以通过先快速地测试选片电路来得到测试结果，这一测试结果可以反映chip的质量，然后测试人员可以通过这一测试结果筛选质量较好的芯片进行待测电路的测试。本选片电路的基本特点是：电路仅需要占用三个pad，电路只有一个偏置，测试简单快捷，电路的复杂度可以选择、可以调节。电路测试的基本过程都是：设定好电路的偏置，然后对电路输入测试信号，观察输出波形是否正确，然后改变电流偏置扫描，得到电路正确工作的偏置范围，将这一偏置范围与电路的仿真的偏置范围比较，测试得到的偏置范围越大，即电路越容易工作，则芯片的质量越好，与选片电路在同一chip的其他待测电路也更倾向于正确工作。

综上所述，本发明提供一种超导单磁通量子电路的测试系统，包括：待测电路及至少一选片电路，各选片电路与所述待测电路设置于同一芯片上；所述选片电路接收一个输入信号、一个偏置信号，并输出一个输出信号，基于各选片电路的测试结果确定当前芯片的质量。本发明的超导单磁通量子电路的测试系统中选片电路仅有输入、输出、偏置三个端口，仅需占用三个pad，规模较小，测试时只需调节一个偏置，简单快速；且选片电路的测出率与待测电路的测出率高度相关。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种超导单磁通量子电路的测试系统，其特征在于，所述超导单磁通量子电路的测试系统至少包括：

待测电路及至少一选片电路，各选片电路与所述待测电路设置于同一芯片上；

所述选片电路接收一个输入信号、一个偏置信号，并输出一个输出信号，基于各选片电路的测试结果确定当前芯片的质量，其中，所述选片电路包括第一接口模块，约瑟夫森结传输线模块及第二接口模块；所述第一接口模块接收输入信号；所述约瑟夫森结传输线模块连接于所述第一接口模块的输出端；所述第二接口模块连接于所述约瑟夫森结传输线模块的输出端，并输出所述选片电路的输出信号；所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

2.根据权利要求1所述的超导单磁通量子电路的测试系统，其特征在于：所述第一接口模块为DC/超导单磁通量子转换器，所述第二接口模块为超导单磁通量子/DC转换器。

3.根据权利要求1或2所述的超导单磁通量子电路的测试系统，其特征在于：所述约瑟夫森结传输线模块包括至少一路约瑟夫森结传输线。

4.根据权利要求1所述的超导单磁通量子电路的测试系统，其特征在于：所述选片电路为基于同或型线性反馈移位寄存器。

5.根据权利要求4所述的超导单磁通量子电路的测试系统，其特征在于：所述选片电路包括第三接口模块、第四接口模块、第一触发器、第二触发器、第三触发器、第一异或门及第一反相器；

所述第三接口模块接收时钟信号，并将所述时钟信号提供给所述第一触发器、所述第二触发器、所述第三触发器、所述第一异或门及所述第一反相器；

所述第一触发器的输入端连接所述第三触发器的输出端；

所述第二触发器的输入端连接所述第一触发器的输出端；

所述第一异或门的输入端分别连接所述第二触发器及所述第三触发器的输出端，对所述第二触发器的输出信号及所述第三触发器的输出信号进行异或运算；

所述第一反相器的输入端连接所述第一异或门的输出端；

所述第三触发器的输入端连接所述第一反相器的输出端；

所述第四接口模块连接于所述第三触发器的输出端，并输出所述选片电路的输出信号；

所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

6.根据权利要求5所述的超导单磁通量子电路的测试系统，其特征在于：所述第三接口模块为DC/超导单磁通量子转换器，所述第四接口模块为超导单磁通量子/DC转换器。

7.根据权利要求5或6所述的超导单磁通量子电路的测试系统，其特征在于：所述选片电路还包括第一分流模块及第二分流模块；

所述第一分流模块的输入端连接所述第三接口模块的输出端，将所述第三接口模块的输出信号分为多路后分别提供给所述第一触发器、所述第二触发器、所述第三触发器、所述第一异或门及所述第一反相器；

所述第二分流模块的输入端连接所述第三触发器的输出端，将所述第三触发器的输出信号分为多路后分别提供给所述第一触发器、所述第一异或门及所述第四接口模块。

8.根据权利要求7所述的超导单磁通量子电路的测试系统，其特征在于：所述第一触发器、所述第二触发器及所述第三触发器为D触发器。

9.根据权利要求4所述的超导单磁通量子电路的测试系统，其特征在于：所述选片电路包括第五接口模块、第六接口模块、高频时钟发生模块、第四触发器、第五触发器、第六触发器、第二异或门、第二反相器及数据抽样降频模块；

所述第五接口模块接收输入信号，将所述输入信号传输到所述高频时钟发生模块；

所述高频时钟发生模块基于所述第五接口模块的输出信号产生高频时钟信号，并提供给所述第四触发器、所述第五触发器、所述第六触发器、所述第二异或门、所述第二反相器及所述数据抽样降频模块；

所述第二反相器的输入端连接所述第二异或门的输出端；

所述第四触发器的输入端连接所述第二反相器的输出端；

所述第五触发器的输入端连接所述第四触发器的输出端；

所述第六触发器的输入端连接所述第五触发器的输出端；

所述第二异或门的输入端分别连接所述第四触发器及所述第六触发器的输出端，对所述第四触发器的输出信号及所述第六触发器的输出信号进行异或运算；

所述数据抽样降频模块连接于所述第六触发器的输出端，对所述第六触发器的输出信号进行降频；

所述第六接口模块连接于所述数据抽样降频模块的输出端，并输出所述选片电路的输出信号；

所述偏置信号为所述选片电路中的约瑟夫森结提供偏置电流。

10.根据权利要求9所述的超导单磁通量子电路的测试系统，其特征在于：所述高频时钟发生模块包括汇流单元、约瑟夫森结传输线单元及分流单元；

所述汇流单元接收所述第五接口模块的输出信号，并连接所述分流单元的输出端，将所述第五接口模块的输出信号及所述分流单元的输出信号进行汇流；

所述约瑟夫森结传输线单元连接于所述汇流单元的输出端；

所述分流单元的输入端连接所述约瑟夫森结传输线单元的输出端，将所述约瑟夫森结传输线单元输出的信号分为两路，一路反馈至所述汇流单元，另一路输出。

11.根据权利要求9所述的超导单磁通量子电路的测试系统，其特征在于：所述数据抽样降频模块包括至少一数据选择降频单元，各数据选择降频单元依次串联，第一级数据选择降频单元的时钟端接收所述高频时钟信号及所述第六触发器的输出信号，后级数据选择降频单元的时钟端连接前级数据选择降频单元降频后的时钟信号，后级数据选择降频单元的数据端连接前级数据选择降频单元降频后的数据信号。

12.根据权利要求11所述的超导单磁通量子电路的测试系统，其特征在于：所述数据选择降频单元包括非破坏性读出单元及分频单元；

所述分频单元接收时钟信号，并对所述时钟信号分频后输出降频后的时钟信号；

所述非破坏性读出单元的数据输入端连接数据信号，复位端连接所述分频单元的输出的第一时钟信号，置位端连接所述分频单元的输出的第二时钟信号，输出降频后的数据信号；其中，所述第一时钟信号的频率大于所述第二时钟信号的频率。

13.根据权利要求12所述的超导单磁通量子电路的测试系统，其特征在于：所述分频单元包括至少一级T触发器；当包括两级及两级以上T触发器时，各T触发器依次串联。

14.根据权利要求9所述的超导单磁通量子电路的测试系统，其特征在于：所述第五接口模块为DC/超导单磁通量子转换器，所述第六接口模块为超导单磁通量子/DC转换器。

15.根据权利要求9-14任意一项所述的超导单磁通量子电路的测试系统，其特征在于：所述选片电路还包括第三分流模块、第四分流模块及第五分流模块；

所述第三分流模块的输入端连接所述高频时钟发生模块的输出端，将所述高频时钟发生模块的输出信号分为多路后分别提供给所述第四触发器、所述第五触发器、所述第六触发器、所述第二异或门、所述第二反相器及所述数据抽样降频模块；

所述第四分流模块的输入端连接所述第四触发器的输出端，将所述第四触发器的输出信号分为两路后分别提供给所述第五触发器及所述第二异或门；

所述第五分流模块的输入端连接所述第六触发器的输出端，将所述第六触发器的输出信号分为两路后分别提供给所述第二异或门及所述数据抽样降频模块。

16.根据权利要求15所述的超导单磁通量子电路的测试系统，其特征在于：所述第四触发器、所述第五触发器及所述第六触发器为D触发器。

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