CN113030709B - 超导高频测试系统和方法 - Google Patents

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Abstract

本发明提供一种超导高频测试系统和方法，先接收触发脉冲信号，输出周期性的高频时钟信号；对高频时钟信号的连断性进行控制，输出高频控制时钟信号；接收初始信号为线性反馈移位寄存器设置非零初始状态，基于高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；待测电路接收多路伪随机序列，输出多路测试信号；接收所述多路测试信号，基于低频时钟信号输出多路转换信号；将多路转换信号与预期的输出结果进行对比，确定待测电路是否正常工作。本发明电路结构相对比较简单；输入信号是基于线性反馈移位寄存器生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。

Description

超导高频测试系统和方法
技术领域
本发明涉及超导电路领域，特别是涉及一种超导高频测试系统和方法。
背景技术
超导SFQ(Single Flux Quantum，单磁通量子)电路，因为其速度和功耗两大性能指标都优于半导体CMOS电路，具有巨大的潜力应用于高性能计算等领域。因此，测试电路的高频性能在超导SFQ电路的设计中是非常重要的一步，也是真正体现超导电路优势的重要一步。在超导电路设计中，搭建一个大规模数字电路，从所用每一个门电路(cell)的高频设计到每一个模块的高频设计直至整个系统的高频设计都需要通过实际高频测试加以验证，因此，需要有稳定可行的通用高频SFQ电路测试方案。
而对于超导电路而言，一般的工作频率都在约1～40GHz，这个频率远高于典型的半导体电路的工作频率，这使得一般的测试方案不太适用于超导电路的高频测试。对于电路的高频测试，现有技术的一种方案是测试序列与高频时钟都通过外部直接输入，完成测试之后将高频测试信号直接输出，这种方式会导致信号与外部测试系统之间的信号传输是高频信号传输。对于超导电路而言，这种高频信号的传输很难达到数十GHz级别，同时超导电路的输出信号的典型幅度一般为几百微伏，也很难被外部设备在高频下识别。因此当采用这种方案时，一般需要对电路信号做倍频，分频，多级放大等处理来实现，这样就会导致电路规模很大，设计难度很大，测试系统的稳定性也更低。
现有技术另一种方案是利用输入移位寄存器(Input SR)与输出移位寄存器(Output SR)来在低频下存储与读出待测电路的输入测试序列与输出结果，而让信号在高频下通过待测电路来实现了一种“伪”高频的方案：即输入序列在低频时钟的驱动下存储在输入移位寄存器中，然后通过时钟发生器(Clock Generator,CG)来产生数个(一般如5个)高频时钟来驱动输入移位寄存器中的测试系列通过待测电路并将输出结果存储在输出移位寄存器中，然后再在低频时钟驱动下通过输出移位寄存器读出测试结果，从而完成整个测试。这种方案实现了电路在片上的高频下测试，而输入输出与外部的互联都在低频下实现，测试系统简单稳定。但是这种方案的一个缺点就是电路只能在数个高频时钟下完成测试，高频时钟的个数受到了输入移位寄存器与输出移位寄存器以及时钟发生器的规模限制，所以电路的高频测试实际上只是几个时钟周期内的高频测试，与电路实际的工作情况并不一致。因此，如何提出一种与待测电路的实际工作情况一致的超导高频测试系统和方法已成为本领域的技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超导高频测试系统和方法，用于解决现有技术中高频测试与实际待测电路工作情况不一致的问题。
为实现上述目的及其他相关目的，本发明提供一种超导高频测试系统，所述超导高频测试系统包括：高频时钟发生模块，高频时钟控制模块，线性反馈移位寄存器(LinearFeedbackShift Register,LFSR)和输出转换模块；
所述高频时钟发生模块接收一个触发脉冲信号，输出连续周期性的高频时钟信号；
所述高频时钟控制模块连接所述高频时钟发生模块的输出端，接收控制脉冲信号和所述高频时钟信号，输出高频控制时钟信号；
所述线性反馈移位寄存器连接所述高频时钟控制模块的输出端，接收初始信号，基于低频时钟信号为所述线性反馈移位寄存器设置非零初始状态，基于所述高频控制时钟信号同时输出多路预设周期长度的周期性伪随机序列至待测电路；
所述输出转换模块连接所述待测电路的输出端，包括多个输出移位寄存器，各个输出移位寄存器分别连接所述待测电路的各输出端，基于高频控制时钟信号接收多路测试信号，再基于低频时钟信号输出多路转换信号。
可选地，所述高频时钟发生模块基于环形振荡器实现。
可选地，所述高频时钟发生模块包括合路器和第一分流单元；
所述合路器接收触发脉冲信号和分路时钟信号，输出合路时钟信号；
所述第一分流单元连接所述合路器输出端，接收所述合路时钟信号，输出与所述合路时钟信号相同的两路信号，一路作为所述分路时钟信号输出，另一路作为所述高频时钟信号输出。
可选地，所述线性反馈移位寄存器包括异或门和n个D触发器；
各个D触发器依次串联，所述异或门的输入端连接多个不同D触发的输出端，输出端连接其中一个D触发器的输入端，n满足：n≥p*q+1，其中，p为所述待测电路的输入信号的路数，q为所述待测电路每路输入信号的比特数，p、q均为正整数。
可选地，所述超导高频测试系统还包括四个直流/单磁通量子(Direct Current/SingleFlux Quantum，DC/SFQ)转换器，所述触发信号，所述低频时钟信号，所述初始信号和所述控制脉冲信号分别经过各个直流/单磁通量子转换器进行转换后输入。
可选地，所述输出转换模块还包括多个单磁通量子/直流(Single Flux Quantum/DirectCurrent，SFQ/DC)转换器，分别与各个输出移位寄存器的输出端连接。
可选地，所述高频时钟控制模块包括触发器单元，第二分流单元和非破坏性读出(Non-destructive read out,NDRO)单元；
所述第二分流单元接收所述高频时钟信号，输出两路与所述高频时钟信号相同的第一高频时钟子信号和第二高频时钟子信号；
所述触发器单元和所述第二分流单元的输出端连接，所述触发器单元包括多个依次串联的T触发器(T flip flop，TFF)，接收所述第一高频时钟子信号，输出复位信号；
所述非破坏性读出单元的数据输入端口接收所述第二高频时钟子信号，复位端口接收所述复位信号，设置端口接收所述控制脉冲信号，数据输出端口输出高频控制时钟信号。
本发明还提供一种超导高频测试方法，所述超导高频测试方法包括以下步骤：
接收触发脉冲信号，输出周期性的高频时钟信号；
接收控制脉冲信号，对所述高频时钟信号的连断性进行控制，输出高频控制时钟信号；
接收初始信号，基于低频时钟信号为所述线性反馈移位寄存器设置非零初始状态，基于所述高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；
待测电路接收多路伪随机序列，输出多路测试信号；
接收多路测试信号，基于低频时钟信号输出多路转换信号；
将各路转换信号与预期的输出结果进行对比，判断所述待测电路是否正常工作。
可选地，所述高频时钟信号的产生过程为：
接收一个触发脉冲信号和分路时钟信号，输出合路时钟信号；
接收所述合路时钟信号，输出与所述合路时钟信号相同的两路信号，一路作为所述分路时钟信号输出，另一路作为所述高频时钟信号输出。
可选地，所述高频控制时钟信号的产生过程为：
将高频时钟信号分成两路与所述高频时钟信号相同的第一高频时钟子信号和第二高频时钟子信号；
将所述第一高频时钟子信号转变为复位信号，所述复位信号的周期为所述高频时钟信号的2k倍，其中k为正整数；
当接收到所述复位信号中的高电平时，无信号输出；
当接收到所述控制脉冲信号中的高电平时，输出所述第二高频时钟子信号。
可选地，当所述线性反馈移位寄存器为n级线性反馈移位寄存器时，所述预设周期长度的周期性的伪随机序列的周期为2n-1，其中n为正整数。
可选地，当所述线性反馈移位寄存器输出p路，每路为q bit的伪随机序列，所述线性反馈移位寄存器的级数n满足：n≥p*q+1，其中p、q均为正整数。
如上所述，本发明的超导高频测试系统和方法，具有以下有益效果：
1本发明相对于现有技术，不需要对电路信号做倍频，分频，多级放大等处理来实现，电路结构相对比较简单；
2本发明的待测电路的输入信号不需要外部输入，是基于线性反馈移位寄存器生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。
附图说明
图1显示为本发明的超导高频测试系统组成示意图。
图2显示为本发明的高频时钟发生模块组成示意图；
图3显示为本发明的高频时钟控制模块组成示意图；
图4显示为本发明的输出为3路，每路为2bit的线性反馈移位寄存器示意图；
图5显示为3级线性反馈移位寄存器示意图；
图6显示为3级线性反馈移位寄存器输出序列示意图；
图7显示为合路器的各端口说明示意图；
图8显示为T触发器的各端口说明示意图；
图9显示为T触发器的状态转换示意图；
图10显示为分流单元的各端口说明示意图；
图11显示为非破坏性读出单元的各端口说明示意图；
图12显示为非破坏性读出单元的状态转换示意图；
图13显示为D触发器的各端口说明示意图；
图14显示为D触发器的状态转换示意图。
元件标号说明
1 高频时钟发生模块
11 合路器
12 第一分流单元
2 高频时钟控制模块
21 第二分流单元
22 非破坏性读出单元
23 触发器单元
3 线性反馈移位寄存器
4 输出转换模块
41 输出移位寄存器
42 SFQ/DC转换器
5 DC/SFQ转换器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图6。需要说明的是，实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种超导高频测试系统，所述超导高频测试系统包括：高频时钟发生模块1，高频时钟控制模块2，线性反馈移位寄存器3和输出转换模块4。
具体地，所述高频时钟发生模块1基于环形振荡器实现，接收一个触发脉冲信号，输出周期性的高频时钟信号。
作为示例，如图2所示，所述高频时钟发生模块1包括合路器11，第一分流单元12；所述合路器11接收触发脉冲信号和分路时钟信号，输出合路时钟信号；所述第一分流单元12接收所述合路时钟信号，输出与所述合路时钟信号相同的两路信号，一路作为所述分路时钟信号输出，另一路作为所述高频时钟信号输出。
如图2所示，所述合路器11和第一分流单元12之前通过约瑟夫森传输线(JosephsonTransmission Line，JTL)进行连接；所述超导高频测试系统的各个模块之间及各个模块的各个单元之间根据设计和布局布线的需要均可以选择通过JTL进行连接(图1中未标出)，所述JTL仅起连接和信号传输的作用。
进一步需要说明的是，所述触发脉冲信号经过DC/SFQ转换器5转换为SFQ脉冲，每通过一次所述第一分流单元12就输出一个SFQ脉冲，所述高频时钟信号由这些SFQ脉冲组成，周期由环路的延时确定。
需要说明的是，所述合路器11为超导数据交汇逻辑门，也称为汇流缓冲(Confluence Buffer,CB)单元，所述合路器11的各端口说明如图7所示，功能为将AI端的数据输入与BI端的数据输入进行逻辑“或”，最终得到ABO端的输出；此单元不包含电路状态的转换，属于非时序逻辑门。
具体地，如图1所示，所述高频时钟控制模块2连接所述高频时钟发生模块1的输出端，接收控制脉冲信号和所述高频时钟信号，输出高频控制时钟信号。
作为示例，如图3所示，所述高频时钟控制模块2包括触发器单元23，第二分流单元21和非破坏性读出单元22；所述第二分流单元21接收所述高频时钟信号，输出两路与所述高频时钟信号相同的第一高频时钟子信号和第二高频时钟子信号；所述触发器单元23和所述第二分流单元21的输出端连接，所述触发器单元23包括多个依次串联的T触发器，接收所述第一高频时钟子信号，输出复位信号；所述非破坏性读出单元22的的数据输入端接收所述第二高频时钟子信号，复位端口RI接收所述复位信号，设置端口SI接收所述控制脉冲信号，输出高频控制时钟信号。
需要说明的是，所述T触发器为超导分频时序逻辑门，所述T触发器的各端口说明和状态转换如图8和图9所示，当AI端每输入一个信号(单磁通电压脉冲)，电路的状态就翻转一次，当电路状态由“1”态翻转为“0”态时，AO1产生输出；反之，当电路状态由“0”态翻转为“1”态时，AO2产生输出，由此实现分频。本发明中高频时钟控制模块2的设计就利用了T触发器的这一分频特性。
进一步地，所述分流单元为超导数据分流逻辑门，所述分流单元的各端口说明如图10所示，将AI端的数据输入分流成AO1与AO2的数据输出，AO1＝AO2＝AI；此单元不包含电路状态的转换，属于非时序逻辑门。
需要说明的是，所述非破坏性读出单元22相当于一个开关，当设置端口SI接收到所述控制脉冲信号中的高电平时，所述非破坏性读出单元22处于“1”状态，此时第二高频时钟子信号直接通过所述非破坏性读出单元22输出；所述触发器单元23充当计数器的作用，如图3中所示，使用k个T触发器，则会在2k个时钟周期之后，从所述触发器单元23输出一个脉冲至所述非破坏性读出单元22的复位端口，将所述非破坏性读出单元22设置为“0”状态，此时所述非破坏性读出单元22相当于开关断开，此时所述非破坏性读出单元22的数据输出端无信号输出，相当于将所述第二高频时钟子信号断开；直到所述非破坏性读出单元22的设置端口SI接收到所述控制脉冲信号中的高电平，将所述非破坏性读出单元22设置为“1”状态，此时所述非破坏性读出单元22的数据输出端输出第二高频时钟子信号。
进一步需要说明的是，所述非破坏性读出单元22的各端口说明和状态转换图如图11和图12所示，所述非破坏性读出单元22通过复位端口RI和设置端口SI的输入信号控制电路的状态，最终实现对输出信号的控制。无论当前所述非破坏性读出单元22处于“0”状态还是“1”状态，当高电平输入设置端口SI时，所述非破坏性读出单元22都会转换到“1”状态；当有高电平输入复位端口RI时，所述非破坏性读出单元22都会转换到“0”状态。当处于“0”状态时，数据输入端口TI有时钟信号输入时，输出端口TO无信号输出(即输出逻辑“0”)；当电路状态处于“1”状态时，数据输入端口TI的时钟信号从数据输出端口输出。因输出信号不影响所述非破坏性读出单元22的状态，所以非破坏性读出单元22具有非破坏读出的特性。
具体地，如图1所示，所述超导高频测试系统还包括四个DC/SFQ转换器5，所述触发脉冲信号，所述低频时钟信号，所述初始信号和所述控制脉冲信号分别经过各个DC/SFQ转换器5进行转换后再进行输入。
如图1所示，所述线性反馈移位寄存器3连接所述高频时钟控制模块2的输出端，接收初始信号，基于非零初始信号为所述线性反馈移位寄存器3设置初始状态，基于高频控制时钟信号同时输出多路预设周期长度的周期性伪随机序列至待测电路(Circuit UnderTest，CUT)。
具体地，作为示例，所述线性反馈移位寄存器3包括异或门和n个D触发器(D flipflop,DFF)；各个D触发器依次串联，所述异或门的输入端连接多个不同D触发的输出端，输出端连接其中一个D触发器的输入端，所述D触发器的数量(即线性反馈移位寄存器3的级数)n满足：n≥p*q+1，其中，p为所述待测电路的输入信号的路数，q为所述待测电路每路输入信号的比特数，p、q均为正整数。
需要说明的是，所述线性反馈移位寄存器3的组成包括但不限于本实施例所列举的多个D触发器和异或门XOR；能够根据设计需要能够同时输出多路预设周期长度的周期性伪随机序列的组成均满足该发明。
进一步需要说明的是，所述D触发器为超导存储时序逻辑门，所述D触发器的各端口说明及状态转换如图13和图14所示，同时具有存储数据和传递数据的功能：当AI端有数据输入(单磁通电压脉冲)，TI端无输入时，TO端不产生输出，电路状态由“0”变为“1”(存储一个单磁通量子，即逻辑“1”)；当AI端无数据输入，TI端也无输入时，TO端不产生输出，电路状态仍然保持在“0”(存储逻辑“0”)；当TI端产生输入，若电路状态为“0”，则TO不产生输出(将数据0往下传)，若电路状态为“1”，TO产生输出(单磁通电压脉冲，将数据1往下传)；但无论之前电路状态是什么，TI端产生输入之后，电路状态都会回到“0”。
作为示例，预设周期长度的周期性伪随机序列为m序列(最长线性移位寄存器序列的简称)，下面对D触发器的数量进行推导：
因为反馈由异或门XOR实现，所以如果电路在“00……0”的状态下，所有D触发器会保持0状态而不会发生改变，所以线性反馈移位寄存器3工作时需要为电路引入一个初始的非零状态，此时输出为原始序列；对于电路的输出序列而言，电路的状态不断通过异或门XOR进行反馈改变的过程中缺少了一个全零状态，所以n级线性反馈移位寄存器3的输出不重复的最长序列长度为MLS＝2n-1。当线性反馈移位寄存器3的级数与反馈回路位置设置好后，其输出序列就是确定的以MLS(Maximum Length Sequence，最大长度序列)为周期的周期序列，随着初始状态的不同或者输出序列的位置不同，输出的序列相当于原始序列经过移位之后得到的，这样使用n级线性反馈移位寄存器3在不同的比特之间输出序列作为测试序列，则每一路输出都是不同的(移位后的)以MLS为周期的序列，如图5和图6所示，以3级线性反馈移位寄存器3为例，三个D触发器会遍历从“001”到“111”的所有状态，将三个D触发器的状态分路输出，则能得到表格中纵向的以7为周期的周期序列，而这些序列都是原始序列“001”移位得到的，这个序列中也会包含从“001”到“111”的所有序列可能。
进一步地，对于待测电路而言，它对测试序列的要求是测试序列应该满足所有不同的序列组合，对于p路输入，每路为1bit的电路而言，使用p+1(p级无法产生全零输入的序列，所以用p+1级，p+1级即可以产生p位的包括0的所有可能的序列组成)级的线性反馈移位寄存器3的其中p个D触发器分路输出的序列即可以包含所有的输入组合可能；对于1路输入，每路为q bit(q级时钟流水，即输入信号在电路中经过q个时钟信号得到输出结果)的电路也是类似，需要q bit的所有序列的可能均被包含，使用q+1级线性反馈移位寄存器3中的任意一路输出即可实现。
更进一步地，对于有p路输入，每路为q bit(q级时钟流水)的待测电路，如图4所示(图中反馈回路省略)，以3路输入，每路为2bit的待测电路为例：对于有A，B，C三路，每路为2bit的待测电路，所需的测试序列包括：对A来说，有00,01,10,11共22种可能，对于A的每一种可能，B也有这四种序列对应，C也类似，所有的序列组合共有(22)3＝64种。则线性反馈移位寄存器3需要能覆盖这样的序列可能，所以如图4所示，需要2*3+1＝7级的线性反馈移位寄存器3。图中，对于A来说，A的下两个时钟周期内的输出就是D1与D2中的状态，BC类似，所以只要D1-D6能覆盖所有的状态，ABC就能覆盖所有的序列组合。而线性反馈移位寄存器3覆盖所有的状态，如当D1D2是00时，D3D4是00时，D5D6能覆盖从00到11的四个状态，D1-D4是其他状态时同理。所以，一般地，对于p路输入，每路为q bit的待测电路，p*q+1及其以上级数的线性反馈移位寄存器3的序列即可以包含所有的可能输入组合，这说明线性反馈移位寄存器3能满足作为信号源来提供伪随机测试序列的要求。
进一步需要说明的是，所述线性反馈移位寄存器3输出的不重复的最长序列长度与线性反馈寄存器的级数、反馈位置等参数决定，可能输出的不重复的最长序列长度MLS≠2n-1，只有输出的不重复的最长序列长度MLS＝2n-1的线性反馈移位寄存器3的组成才满足该发明中线性反馈移位寄存器3作为信号源来提供伪随机测试序列的要求。
具体地，如图1所示，所述输出转换模块4连接所述待测电路的输出端，包括多个输出移位寄存器41，各个输出移位寄存器分别连接所述待测电路的各输出端，基于高频控制时钟信号接收多路测试信号，再基于低频时钟信号，输出多路转换信号。
更具体地，如图1所示，所述输出转换模块4还包括多个SFQ/DC转换器42，分别与各个输出移位寄存器41的输出端连接，分别基于多路输出移位寄存器41的输出信号输出转换信号。
所述超导高频测试系统的工作原理为：使用线性反馈移位寄存器3电路作为伪随机序列的生成器，线性反馈移位寄存器3只需要在接收初始信号为之设置初始非零状态之后，输入一个触发信号来使高频时钟发生模块1开始工作，使所述高频时钟发生模块1持续不断地产生高频时钟信号来驱动线性反馈移位寄存器3不断地输出多路伪随机序列，线性反馈移位寄存器3可以在多个位置同时输出伪随机序列，这一序列是以MLS为周期的周期性序列，通过适当的参数选择来保证线性反馈移位寄存器3产生的伪随机序列的周期为MLS＝2n-1，其中MLS＝2n-1可以保证这一序列包含对不同输入端口的所有可能的输入序列组合的覆盖，这样使得待测电路的测试信号不再需要外部输入。在伪随机序列构成的序列输入待测电路之后，其输出结果就不断地输出到输出移位寄存器41中，同时也输出到外部测试设备上；但是因为现在的信号是高频信号，所以输出信号无法识别出；经过特定数量的高频时钟周期后，基于高频时钟控制模块2将高频时钟信号断开，此时输出移位寄存器41中存储了高频时钟停止前的最后一段输出结果，然后基于低频时钟信号，将输出结果从输出移位寄存器41中读出；经过一段时间后(较大数量的高频时钟信号周期，如10000个高频时钟信号周期之后)停止高频时钟，这样输出移位寄存器41中就存储了一段测试结果，如果周期较长，通过多次取样测试，直到得到一个完整的周期的测试结果。线性反馈移位寄存器3确定后，输入序列可以通过计算得到，这是一个以n级线性反馈移位寄存器3最长序列长度MLS为周期的周期序列，输入待测电路之后的输出结果也是相同周期的周期序列，通过计算就可以确定理论上的正确输出序列，将电路实测的结果与预期的工作结果比对，则可以确定电路是否正确工作。这一测试方案的测试频率范围可以覆盖1～40GHz超导电路的高频测试。
实施例二
本实施例提供一种超导高频测试方法，在本实施例中，所述超导高频测试方法基于实施例一的超导高频测试系统进行实现，在实际应用中该方法可以基于任意能够实现本方法的系统进行而不限于本实施例。包括以下步骤：
高频时钟发生模块1接收触发脉冲信号，输出周期性的高频时钟信号；
高频时钟控制模块2接收控制脉冲信号，对所述高频时钟信号的连断性进行控制，输出高频控制时钟信号；
所述线性反馈移位寄存器3接收初始信号，基于低频时钟信号为所述线性反馈移位寄存器3设置非零初始状态，基于所述高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；
待测电路接收多路伪随机序列，输出多路测试信号；
所述输出转换模块4接收所述多路测试信号，基于低频时钟信号输出多路转换信号；
将多路转换信号与预期的输出结果进行对比，从而确定所述待测电路是否正常工作。
具体地，所述高频时钟信号的产生过程为：
合路器11接收触发脉冲信号和分路时钟信号，输出合路时钟信号；
所述第一分流单元12接收所述合路时钟信号，输出与所述合路时钟信号相同的两路信号，一路作为所述分路时钟信号输出，另一路作为所述高频时钟信号输出。
具体地，所述高频控制时钟信号的产生过程为：通过第二分流单元将高频时钟信号分成两路与所述高频时钟信号相同的第一高频时钟子信号和第二高频时钟子信号；通过触发器单元23将第一高频时钟子信号转变为复位信号，所述复位信号的周期为所述高频时钟信号的2k倍，其中k为触发器单元23中T触发器的总数；所述非破坏性读出单元的数据输入端接收所述第二高频时钟子信号，复位端口接收所述复位信号，设置端口接收外部控制脉冲信号所述控制脉冲信号，当接收到复位信号中的高电平时，所述非破坏性读出单元的数据输出端口无信号输出；当接收到控制脉冲信号中的高电平时，所述非破坏性读出单元的数据输入端输出第二高频时钟子信号。
具体地，当所述线性反馈移位寄存器3为n级线性反馈移位寄存器3时，所述预设周期长度的周期性的伪随机序列的长度为2n-1。
具体地，当所述线性反馈移位寄存器3输出p路，每路为q bit的伪随机序列，则所述线性反馈移位寄存器3的级数n≥p*q+1。
需要说明的是，如果周期较长，所述输出转换模块4要多次接收所述多路测试信号，基于低频时钟信号输出多路转换信号，直到得到一个完整的周期的测试结果；再将一个完整周期对应的测试结果和预期的输出结果进行对比，从而确定所述待测电路是否正常工作。
综上所述，本发明提出一种超导高频测试系统和方法，所述超导高频测试系统包括：高频时钟发生模块1，高频时钟控制模块2，线性反馈移位寄存器3和输出转换模块4；先接收触发脉冲信号，输出周期性的高频时钟信号；对所述高频时钟信号的连断性进行控制，输出高频控制时钟信号；接收初始信号为所述线性反馈移位寄存器3设置非零初始状态，基于所述高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；待测电路接收多路伪随机序列，输出多路测试信号；接收所述多路测试信号，基于低频时钟信号输出多路转换信号；将多路转换信号与预期的输出结果进行对比，从而确定所述待测电路是否正常工作。本发明相对于现有技术，不需要对电路信号做倍频，分频，多级放大等处理来实现，电路结构相对比较简单，电路规模不会很大；本发明的待测电路的输入信号不需要外部输入，是基于线性反馈移位寄存器3生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种超导高频测试系统，其特征在于，所述超导高频测试系统包括：高频时钟发生模块，高频时钟控制模块，线性反馈移位寄存器和输出转换模块；
所述高频时钟发生模块接收一个触发脉冲信号，输出连续周期性的高频时钟信号；
所述高频时钟控制模块连接所述高频时钟发生模块的输出端，接收控制脉冲信号和所述高频时钟信号，输出高频控制时钟信号高频控制时钟信号；
所述线性反馈移位寄存器连接所述高频时钟控制模块的输出端，接收初始信号，基于低频时钟信号为所述线性反馈移位寄存器设置非零初始状态，基于所述高频控制时钟信号同时输出多路预设周期长度的周期性伪随机序列至待测电路；
所述输出转换模块连接所述待测电路的输出端，包括多个输出移位寄存器，各个输出移位寄存器分别连接所述待测电路的各输出端，基于高频控制时钟信号接收多路测试信号，再基于低频时钟信号输出多路转换信号；
所述高频时钟发生模块基于环形振荡器实现；
所述高频时钟发生模块包括合路器和第一分流单元；
所述合路器接收触发脉冲信号和分路时钟信号，输出合路时钟信号；
所述第一分流单元连接所述合路器输出端，接收所述合路时钟信号，输出与所述合路时钟信号相同的两路信号，一路作为所述分路时钟信号输出，另一路作为所述高频时钟信号输出。
2.根据权利要求1所述的超导高频测试系统，其特征在于：所述线性反馈移位寄存器包括异或门和n个D触发器；
各个D触发器依次串联，所述异或门的输入端连接多个不同D触发的输出端，输出端连接其中一个D触发器的输入端，n满足：n≥p*q+1，其中，p为所述待测电路的输入信号的路数，q为所述待测电路每路输入信号的比特数，p、q均为正整数。
3.根据权利要求1所述的超导高频测试系统，其特征在于：所述超导高频测试系统还包括四个直流/单磁通量子转换器，触发信号，所述低频时钟信号，所述初始信号和所述控制脉冲信号分别经过各个直流/单磁通量子转换器进行转换后输入。
4.根据权利要求3所述的超导高频测试系统，其特征在于：所述输出转换模块还包括多个单磁通量子/直流转换器，分别与各个输出移位寄存器的输出端连接。
5.根据权利要求1-4任一项所述的超导高频测试系统，其特征在于：所述高频时钟控制模块包括触发器单元，第二分流单元和非破坏性读出单元；
所述第二分流单元接收所述高频时钟信号，输出两路与所述高频时钟信号相同的第一高频时钟子信号和第二高频时钟子信号；
所述触发器单元和所述第二分流单元的输出端连接，所述触发器单元包括多个依次串联的T触发器，接收所述第一高频时钟子信号，输出复位信号；
所述非破坏性读出单元的数据输入端口接收所述第二高频时钟子信号，复位端口接收所述复位信号，设置端口接收所述控制脉冲信号，数据输出端口输出高频控制时钟信号。
6.一种超导高频测试方法，其特征在于：所述超导高频测试方法包括以下步骤：
接收触发脉冲信号，输出周期性的高频时钟信号；
接收控制脉冲信号，对所述高频时钟信号的连断性进行控制，输出高频控制时钟信号；
接收初始信号，基于低频时钟信号为线性反馈移位寄存器设置非零初始状态，基于所述高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；
待测电路接收多路伪随机序列，输出多路测试信号；
接收多路测试信号，基于低频时钟信号输出多路转换信号；
将各路转换信号与预期的输出结果进行对比，判断所述待测电路是否正常工作；
所述高频时钟信号的产生过程为：
接收一个触发脉冲信号和分路时钟信号，输出合路时钟信号；
接收所述合路时钟信号，输出与所述合路时钟信号相同的两路信号，一路作为所述分路时钟信号输出，另一路作为所述高频时钟信号输出。
7.根据权利要求6所述的超导高频测试方法，其特征在于：所述高频控制时钟信号的产生过程为：
将高频时钟信号分成两路与所述高频时钟信号相同的第一高频时钟子信号和第二高频时钟子信号；
将所述第一高频时钟子信号转变为复位信号，所述复位信号的周期为所述高频时钟信号的2k倍，其中k为正整数；
当接收到所述复位信号中的高电平时，无信号输出；
当接收到所述控制脉冲信号中的高电平时，输出所述第二高频时钟子信号。
8.根据权利要求6所述的超导高频测试方法，其特征在于：当所述线性反馈移位寄存器为n级线性反馈移位寄存器时，所述预设周期长度的周期性的伪随机序列的周期为2n-1，其中n为正整数。
9.根据权利要求8所述的超导高频测试方法，其特征在于：当所述线性反馈移位寄存器输出p路，每路为qbit的伪随机序列，所述线性反馈移位寄存器的级数n满足：n≥p*q+1，其中p、q均为正整数。
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