CN101692117B - 一种低功耗激励产生系统 - Google Patents

Abstract

本发明涉及一种低功耗激励产生系统，包括一个n位计数器、单输入跳变编码器、伪随机种子发生器以及异或逻辑组合，通过简单的计数器加上一些“异或”和“或非”逻辑电路，即可实现没有冗余的单输入跳变的测试激励。对于n个输入的被测试电路，最大可产生2ⁿ个单输入跳变测试向量集，覆盖了所有可能的测试向量组合，降低测试功耗的同时，不增加测试时间，故障覆盖率也不会受影响。

Description

一种低功耗激励产生系统

技术领域

本发明涉及一种集成电路测试技术领域，特别涉及一种低功耗激励产生系统。

背景技术

随着集成电路工艺和设计技术的发展，集成电路的规模可达千万门级，而且越来越多的芯片时钟工作在GHz，这直接导致芯片的功耗巨增，同时导致芯片的测试变得异常复杂。以往，由于测试是在远低于正常工作模式的频率下进行，测试时功耗问题还不是很突出，但随着测试技术的进步，很多时候芯片必须以工作频率进行测试，这使得测试功耗激增。由于正常工作时的数据存在很大的相关性，而测试时各向量之间的相关性却很低，导致电路的活动性在测试模式下远高于正常工作模式，使得芯片在测试模式下的功耗比正常模式下高出一倍左右。即使芯片经过低功耗设计，测试时功耗也很容易超标，过高的测试功耗将导致芯片可靠性降低，甚至直接烧坏芯片；而且测试时电流密度的增加会引起电源电压的波动，这可能改变某些原本正确的逻辑，使得无故障芯片不能通过测试，导致成品率降低；另一方面，如果因为散热的原因而必须采用散热性能更好的封装技术，会导致芯片成本增加等。

由于受到自动测试设备性能的限制，目前很多芯片采用降频测试，这使得有些只有在高频条件下才会出现的故障无法测出，因此采用正常工作时钟的测试显得非常必要。与目前产业界常用的扫描测试相比，内建自测试(BIST)对于解决不断升高的时钟频率带来的测试问题有着很大的优势。BIST由于测试电路集成在芯片内部，测试过程在芯片内部完成，不需要外部设备提供测试时钟，可以实现正常工作时钟下的测试。在目前的工艺条件下，源于漏电流的CMOS电路的静态功耗还比较小，功耗主要来自动态功耗，而动态功耗主要由电路的输出状态跳变时对负载电容的充放电以及短路电流引起，该功耗直接取决于电路节点的跳变次数。

CMOS电路在一个时钟周期中节点i的能耗Ei为：

$E_i=\frac{1}{2}{V_{\mathrm{dd}}}^2{C}_0{F}_i{S}_i---\left(1\right)$

其中，Co为单位输出负载电容，Vdd为电源电压，Fi为扇出数目，Si为节点跳变次数。节点i的平均功耗Pi可以表达为：

$P_i=\frac{1}{2}{V_{\mathrm{dd}}}^2{C}_0{F}_i{S_i}^{\′}f---\left(2\right)$

其中，Si’为节点i在每个时钟周期的平均跳变次数，f为时钟频率。由(1)式和(2)式可知，在电路的拓扑结构、电压、时钟频率固定的情况下，电路节点的跳变次数直接决定了电路的电能消耗和功耗大小。因而最大限度地降低测试向量的跳变次数就成了低功耗测试的关键。

传统方法通过使用一个n位移位寄存器的方法产生2n个单输入跳变测试向量集，再与改进的LFSR产生的种子相异或，即在原来的相邻的2个伪随机测试向量间插进了2n-1个单输入跳变的向量，这样可以获得准单输入跳变的伪随机测试序列。低功耗激励产生方案(传统方案)如图1所示。图1中，LFSR(线性反馈移位寄存器)用来产生伪随机的种子。LFSR的级数为n，与n位环形移位寄存器CSR受同一时钟TCK控制。CSR的初始值为全‘0’，第n位的值经非门(倒相器)取反后移位到第1位，产生周期为2n的序列。表1给出了n＝5时CSR产生的移位序列情况。

表1：

CSR的n位全部进行“或非”操作后与TCK相与，作为LFSR真正的控制时钟，显然，只有当CSR经历一个周期(2n个TCK节拍)回到全‘0’状态时，LFSR才能产生下一个值。LFSR的n位输出与CSR的n位输出两两进行异或，产生出相邻向量间只有1位不同的测试序列。表2给出了当LFSR初始值为“10011”时，异或门输出的前10个测试向量，在此期间，LFSR的输出值保持不变，V1a的后继将是LFSR生成的下一拍向量。

表2：

该方法中，LFSR产生的种子可能导致最终的测试激励有冗余，影响测试效率，而且对于n输入的待测试电路，最大可以产生2n个单跳变测试激励，对功耗的降低有限。

发明内容

本发明是针对现有高频集成电路测试功耗大的问题，提出了一种低功耗激励产生系统，减少了测试节点的活动性，从而大幅降低功耗，伪随机种子发生器产生最终测试激励的种子，使得低功耗激励具有伪随机性，而且测试激励没有冗余，降低测试功耗的同时，不增加测试时间，故障覆盖率也不会受影响。

本发明的技术方案为：一种低功耗激励产生系统，包括一个n位计数器、单输入跳变编码器、伪随机种子发生器、测试时钟以及异或逻辑组合电路，，n位计数器由测试时钟控制，进行计数，单输入跳变编码器对n位计数器产生的数据进行编码，输出产生2ⁿ个单输入跳变向量，再与伪随机种子发生器产生的伪随机种子输入到异或电路进行异或后输出测试激励n位计数器的输出数据经过或非门组电路后与测试时钟输入到与门电路后输出作为伪随机种子发生器的实际时钟。

所述n位计数器可由n个D触发器串接而成，所述单输入跳变编码器由n-1个异或门组成，相邻两个D触发器输出接异或门输入。

本发明的有益效果在于：本发明低功耗激励产生系统，通过简单的计数器加上一些“异或”和“或非”逻辑电路，即可实现没有冗余的单输入跳变的测试激励。对于n个输入的被测试电路，最大可产生2ⁿ个单输入跳变测试向量集，覆盖了所有可能的测试向量组合，达到了极限，相比传统方法，测试功耗可达到理论上的最大降幅。

附图说明

图1为传统低功耗激励产生电路框图；

图2为本发明低功耗激励产生电路框图；

图3为本发明低功耗激励产生系统中SICG电路图；

图4为本发明低功耗激励产生系统中内建自测试(BIST)电路框图。

具体实施方式

低功耗测试激励产生系统如图2所示，系统包括一个n位计数器2(n-bitCounter)、单输入跳变编码器3(Single Input Change Encoder)、伪随机种子发生器1Seed Generator(SG)以及异或逻辑组合等。

图2中，n位计数器2进行0～2ⁿ-1计数，单输入跳变编码器3对计数器2产生的数据进行编码，产生2ⁿ个单输入跳变向量，再与伪随机种子发生器1(SG)产生的伪随机种子‘SEED’相异或5，伪随机种子发生器1和计数器2由同一测试时钟TCK控制。在计数器2的n位输出中选取低m位(m＜＝n)数据经过或非门4操作后与TCK相与6后作为伪随机种子发生器的实际时钟。很显然，只有当低m位全为‘0’时，或非门4才会输出‘1’，伪随机种子发生器1才会产生一个新的伪随机种子。伪随机种子发生器的n位输出与单输入跳变编码器3的n位输出两两进行异或5，产生出相邻向量间只有1位不同的测试序列。从而在相邻的这2个伪随机种子之间则插入了2^m个单输入跳变向量，减少了测试节点的活动性，从而大幅降低功耗。

伪随机种子发生器1产生最终测试激励的种子，使得低功耗激励具有伪随机性，而且测试激励没有冗余，这样才能降低测试功耗的同时，不增加测试时间，故障覆盖率也不会受影响。

图2中单输入跳变编码器2可以用下列公式实现：

$G\left[0\right]=C\left[0\right]\⊕C\left[1\right]$

$G\left[1\right]=C\left[1\right]\⊕C\left[2\right]$

$G\left[2\right]=C\left[2\right]\⊕C\left[3\right]$

…

$G[n-2]=C[n-2]\⊕C[n-1]$

G[n-1]＝C[n-1]

最终的测试激励(n个异或门)实现如下：

$V\left[0\right]=S\left[0\right]\⊕G\left[0\right]$

$V\left[1\right]=S\left[1\right]\⊕G\left[1\right]$

$V\left[2\right]=S\left[2\right]\⊕G\left[2\right]$

$V[n+1]=S[n-1]\⊕G[n-1]$

表3为n＝4，m＝2时计数器2和单输入跳变编码器3的输出关系，C[3:0]为4位计数器2输出，G[3:0]为单输入跳变编码器3输出。

表3：

C[3:0]    G[3:0]

C0＝0000  G0＝0000C1＝0001  G1＝0001C2＝0010  G2＝0011C3＝0011  G3＝0010C4＝0100  G4＝0110C5＝0101  G5＝0111C6＝0110  G6＝0101C7＝0111  G7＝0100C8＝1000  G8＝1100C9＝1001  G9＝1101C10＝1010 G10＝1111C11＝1011 G11＝1110C12＝1100 G12＝1010C13＝1101 G13＝1011C14＝1110 G14＝1001C15＝1111 G15＝1000

由上表可以看出，单输入跳变编码器3对n-bit计数器2进行编码后，相邻的2个输出每次只变化一位，即输出为单跳变向量。由于m＝2，当计数器2计数到C8＝“1000”时，图2中的或非门组4输出变为‘1’，伪随机种子发生器1(SG)产生下一个伪随机种子。m的数值可根据需要进行选择，m越大，功耗降低幅度越大，m的最大值为n。

表4为n＝4、m＝2时，相邻的2个伪随机种子分别S0＝“0000”，S1＝“0101”时的测试激励产生4-bit单输入跳变测试序列(n＝4，m＝2)。可以看到，相邻的2个向量间只有1位数据不同，即实现了“单跳变”。

表4：

S0＝0000  S1＝0101

V0＝0000 V8＝1001V1＝0001 V9＝1000V2＝0011 V10＝1010V3＝0010 V11＝1011V4＝0110 V12＝1111V5＝0111 V13＝1110V6＝0101 V14＝1100V7＝0100 V15＝1101

由图3可以看出，对于n输入的待测电路，产生2ⁿ个单跳变激励只需要n个D触发器和n-1个异或门即可实现，对于超大规模芯片而言，几乎没有什么额外的硬件开销负担。

本发明研究的低功耗激励产生方案，通过简单的计数器加上一些“异或”和“或非”逻辑电路，即可实现没有冗余的单输入跳变的测试激励。对于n个输入的被测试电路，最大可产生2ⁿ个单输入跳变测试向量集，覆盖了所有可能的测试向量组合，达到了极限，相比传统方法，测试功耗可达到理论上的最大降幅。

本发明可应用在集成电路的内建自测试(BIST)中，用来产生芯片内部的测试向量，以降低内建自测试的测试功耗。如图4所示，本发明用来实现图4中的测试激励部分。

一个复杂的电路系统需要频繁的测试和诊断，内建自测试(BIST)通过把测试电路和功能电路集成在一起满足要求。由于测试电路集成在芯片内部，测试过程在芯片内部完成，不需要外部设备提供测试时钟，可以实现正常工作时钟下的测试，可以显著降低芯片的测试维护成本。BIST可以在非常短的时间内把众多测试向量加载到待测电路上，而且BIST可以很好的进行知识产权保护，BIST在解决深亚微米工艺带来的测试难题上有着其他测试方法无可比拟的优势，因而BIST被集成电路设计广为使用，现在越来越多的芯片中包含BIST电路。

Claims (2)

1.一种低功耗激励产生系统，其特征在于，包括一个n位计数器、单输入跳变编码器、伪随机种子发生器、测试时钟、或非门组电路、与门电路以及异或逻辑组合电路，n位计数器由测试时钟控制，进行计数，单输入跳变编码器对n位计数器产生的数据进行编码，输出产生2ⁿ个单输入跳变向量，再与伪随机种子发生器产生的伪随机种子输入到异或电路进行异或后输出测试激励，n位计数器的输出数据经过或非门组电路后与测试时钟输入到与门电路后输出作为伪随机种子发生器的实际时钟。

2.根据权利要求1所述的低功耗激励产生系统，其特征在于，所述n位计数器可由n个D触发器串接而成，所述单输入跳变编码器由n-1个异或门组成，相邻两个D触发器输出接异或门输入。

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