CN109143023A - 一种普遍适用于lsi的iddq测试图形设计方法 - Google Patents
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Abstract
本发明涉及LSI(内嵌CPU)筛选测试领域,提供了一种IDDQ测试图形设计方法。使用CPU(300)指令控制寄存器(301)以及存储器(302),把其分别设置为DEFAULT、00、55、AA、FF状态,实现部分寄存器(301)、存储器(302)、组合电路A(304)的相关连线出现电位差异状态。使用CPU指令控制使组合电路A(304)工作,使不直接受CPU控制的寄存器(305)翻转到不同状态,实现寄存器(305)、组合电路B(306)相关连线(307)出现电位差异状态。从而实现高覆盖率IDDQ测试图形设计。在每种不同状态下使用CPU指令使芯片进入最低功耗模式后测试电源(308)电流。此方法在不追加电路设计及面积成本的前提下,实现IDDQ测试筛选,有效提高测试筛选覆盖率。可广泛用于高可靠性LSI筛选。
Description
技术领域
本发明属于集成电路芯片的筛选测试领域。通过设计高覆盖率的测试图形配合最佳测试状态实现高效的IDDQ测试,进而提高筛选测试覆盖率。
背景技术
随着市场对半导体产品的质量需求提高,需要产业在筛选测试领域提高测试覆盖率。特别是针对高可靠性市场(车规级产品),标准(如AECQ100)中明确希望引入IDDQ测试。业界传统做法是在电路中插入SCAN结构,在IDDQ电流测试时通过SCAN结构注入测试图形。这种方法最大的弊端是需要做专用测试设计,插链引入的面积成本很大。对于低成本芯片很难接受。本专利中使用的IDDQ测试图形生成方法使用芯片自身的电路结构,节省了测试电路面积成本。
IDDQ测试是通过检测LSI多个特定状态下的电流异常来筛选芯片的。IDDQ对特定状态是有需求的,特定状态决定了IDDQ的测试覆盖率。主要需求:
1.各个特定状态下,芯片内各节点的电位不同。主要能够覆盖IDDQ失效模型
2.在一个状态下,物理相邻的导线存在电位差。通过多个状态下构筑出更多的物理相邻的导线存在电位差。主要能够覆盖桥接失效模型
3.在测试电流时,需要芯片的功耗尽量的小,也就是模拟模块不工作,数字逻辑CLK不工作。这样缺陷造成的电流异常量在测试出来的电流中的比重更高,更容易发现。
而本发明通过CPU控制寄存器,满足上述三点要求,实现高覆盖率测试图形生成,从根本上解决了在不设计SCAN结构的情况下,IDDQ测试图形生成的问题。
发明内容
对于LSI(内嵌CPU)产品,在没有设计特殊测试结构(如SCAN)的基础上,很难引入IDDQ的测试来提升测试覆盖率。
本发明的方法是通过CPU指令控制寄存器生成符合IDDQ测试覆盖率需求的一系列测试图形。
图形生成部分全部使用软件控制CPU实现,方案描述如下:
第一个测试图形:芯片上电以后的状态就是一个天然的测试图形,只需要进入测试状态就可以。芯片无需针对IDDQ进行特殊的测试模式设计,只需在既有(用户)模式中进行选择。原则上要选择芯片功耗最低的模式,一般为SLEEP模式,注意在进入模式前,通过寄存器控制关闭尽可能多的模拟器件以便减少功耗。进入模式后就完成了第一个测试图形的设计,可以测试第一个IDDQ电流。
第二个测试图形:首先把LSI的所有受CPU控制的寄存器列表进行分析,剔除能够影响芯片状态的位(如控制模拟IP开关的寄存器),其他所有寄存器通过CPU写入00’h。然后进入第一个图形相同的模式。就完成了第二个图形的设计,可以测试第二个IDDQ电流。
第三~五个测试图形:把第二个图形中写入00’h的寄存器分别写入55’h、AA’h、FF’h后,进入第一个图形相同的模式。就完成了第三~五个图形的设计,可以测试第三~五个IDDQ电流。
第六个测试图形:主要完成芯片设计中那些不受CPU直接控制寄存器的配置。按照经验数字组合逻辑中的状态机部分、中间变量缓存部分一般是CPU不能够直接访问的。需要芯片开启功能使其工作后这部分寄存器才能够翻转。具体实施方法如下:按照芯片中各个模块的数字组合逻规模进行排列。从规模最大的数字模块开始配置,使用CPU控制使其工作,尽可能的让内部寄存器翻转,等待翻转后停止此模块的工作。然后用同样的方法配置规模第二大的数字模块工作并停止。最终完成所有数字模块的配置之后,进入第一个图形相同的模式。就完成了第六个图形的设计,可以测试第六个IDDQ电流。
第七~N个测试图形:在完成前六个图形设计之后,可以进行测试覆盖率分析,通过软件分析出前六个图形的故障覆盖率,如果满足需求,前六个测试图形就作为最终的测试图形,如果不满足需求,可以按照第六个图形设计的方法,通过设计不同的功能工作,让不受CPU控制的寄存器尽量翻转。这样可以设计出更多的测试图形,最终可以满足对测试覆盖率的需求。理论上测试图形数量越多,覆盖率越高。
附图说明
图1硬件电路示意图
图2IDDQ测试流程图
具体实施方式
以下结合说明书附图对本发明的具体实施方式进行详细说明。
LSI(内嵌CPU)的电路结构与可以概括为图1所示电路示意图。300代表收发指令的内嵌CPU,301代表CPU可以直接访问并控制的寄存器,302代表CPU可以直接访问并控制的存储器,303代表301输出的物理连线,304代表301控制的组合逻辑及其连线,305代表不受CPU直接控制的寄存器,306代表305控制的组合逻辑及其连线,307代表305输出的物理连线,308代表给芯片供电的电源,309代表301_1控制的模拟IP。
图形1对芯片的数字以及存储器部分不做任何操作,利用芯片的default作为第一个测试图形。只需要配置芯片进入最低功耗状态,例如需要配置301_1使309停止工作,以减少芯片的功耗。类似配置完成以后通过CPU指令进入最低功耗状态(CLK必须停止)。就可以测量308的电流作为IDDQ_1电流。
图形2主要目的是提高301、302、303、304的IDDQ覆盖率。实现方法是,首先把LSI的所有受CPU控制的寄存器列表进行分析,(如图301部分就是目标寄存器)。剔除能够影响芯片状态的位(如控制模拟IP开关的寄存器_如图301_1),其他所有寄存器通过CPU写入00’h。然后进入第一个图形相同的模式。就完成了第二个图形的设计,可以测试第二个IDDQ_2电流。
图形3~5主要目的与图形2相同,是提高301、302、303、304的IDDQ覆盖率。只是把图形2中写入00’h的寄存器分别写入55’h、AA’h、FF’h。然后进入第一个图形相同的模式,就完成了第三~五个图形的设计,可以测试第三~五个IDDQ_3~5电流。
图形6主要目的是提高305、306、307的IDDQ覆盖率。实现方法是,按照芯片中各个模块的数字组合逻规模进行排列。从规模最大的数字模块开始配置,使用CPU控制301使304、305工作,尽可能的让内部寄存器(305)翻转,等待305翻转后停止304的工作。然后用同样的方法配置规模第二大的数字模块工作并停止。最终完成所有数字模块的配置之后,进入第一个图形相同的模式。完成了第六个图形的设计,可以测试IDDQ_6电流。
图形7到N的目的是在前6个图形完成的基础上对测试覆盖率进行有益补充。如果前6个图形的测试覆盖率已经达标。就不用设计7~N的图形了。前6个图形经过理论与实践的验证,覆盖率已经很高(根据芯片规模特点不同,覆盖率有差异),一般不需要在设计第七个图形。但是这里介绍一下继续提高覆盖率的方法。就是第7到N的图形设计。可以按照第6个图形设计的方法,通过设计不同的功能工作,让不受CPU控制的寄存器尽量翻转。这样可以设计出更多的测试图形,最终可以满足对测试覆盖率的需求。
如图2所示,测试流程中,分别配置好测试图形之后测试IDDQ_1~IDDQ_N。逐一进行判断。完全PASS的芯片认为是良品,其中任意一个电流不符合预期认为是不良品。
Claims (4)
1.一种普遍适用于LSI的IDDQ测试图形设计方法,其特征在于:不使用专用测试电路(SCAN结构),通过CPU指令控制寄存器生成IDDQ测试图形,并可以按照目标增加测试覆盖率,具体步骤包括:使用内嵌CPU指令控制寄存器分别生成IDDQ测试图形;通过CPU指令控制寄存器实现测试电流时的状态进入。
2.根据权利要求1所述的IDDQ测试图形设计方法,其特征在于:所述CPU指令控制寄存器生成IDDQ测试图形,使用CPU指令控制其能够直接访问的寄存器以及存储器,分别配置为DEFAULT、00、55、AA、FF这5种状态,使芯片内出现更多电位差异状态,增加IDDQ测试的覆盖率。
3.根据权利要求1所述的IDDQ测试图形设计方法,其特征在于:所述CPU指令控制寄存器生成IDDQ测试图形,使用CPU指令控制使组合电路工作,使不直接受CPU控制的寄存器翻转到不同状态,出现更多电位差异状态,增加IDDQ测试的覆盖率。
4.根据权利要求1所述的IDDQ测试图形设计方法,其特征在于:所述CPU指令控制寄存器实现测试电流时的状态进入,使用CPU指令控制使LSI进入最低功耗状态,使尽量多的模拟IP关闭,降低IDDQ测试时的背景电流,使缺陷带来的电流异常更容易被发现。
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