CN109143023A - 一种普遍适用于lsi的iddq测试图形设计方法 - Google Patents

一种普遍适用于lsi的iddq测试图形设计方法 Download PDF

Info

Publication number
CN109143023A
CN109143023A CN201810670277.3A CN201810670277A CN109143023A CN 109143023 A CN109143023 A CN 109143023A CN 201810670277 A CN201810670277 A CN 201810670277A CN 109143023 A CN109143023 A CN 109143023A
Authority
CN
China
Prior art keywords
test
cpu
register
iddq test
iddq
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810670277.3A
Other languages
English (en)
Inventor
赵来钖
盛娜
李焕春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing CEC Huada Electronic Design Co Ltd
Original Assignee
Beijing CEC Huada Electronic Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing CEC Huada Electronic Design Co Ltd filed Critical Beijing CEC Huada Electronic Design Co Ltd
Priority to CN201810670277.3A priority Critical patent/CN109143023A/zh
Publication of CN109143023A publication Critical patent/CN109143023A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明涉及LSI(内嵌CPU)筛选测试领域，提供了一种IDDQ测试图形设计方法。使用CPU(300)指令控制寄存器(301)以及存储器(302)，把其分别设置为DEFAULT、00、55、AA、FF状态，实现部分寄存器(301)、存储器(302)、组合电路A(304)的相关连线出现电位差异状态。使用CPU指令控制使组合电路A(304)工作，使不直接受CPU控制的寄存器(305)翻转到不同状态，实现寄存器(305)、组合电路B(306)相关连线(307)出现电位差异状态。从而实现高覆盖率IDDQ测试图形设计。在每种不同状态下使用CPU指令使芯片进入最低功耗模式后测试电源(308)电流。此方法在不追加电路设计及面积成本的前提下，实现IDDQ测试筛选，有效提高测试筛选覆盖率。可广泛用于高可靠性LSI筛选。

Description

一种普遍适用于LSI的IDDQ测试图形设计方法
技术领域
本发明属于集成电路芯片的筛选测试领域。通过设计高覆盖率的测试图形配合最佳测试状态实现高效的IDDQ测试，进而提高筛选测试覆盖率。
背景技术
随着市场对半导体产品的质量需求提高，需要产业在筛选测试领域提高测试覆盖率。特别是针对高可靠性市场(车规级产品)，标准(如AECQ100)中明确希望引入IDDQ测试。业界传统做法是在电路中插入SCAN结构，在IDDQ电流测试时通过SCAN结构注入测试图形。这种方法最大的弊端是需要做专用测试设计，插链引入的面积成本很大。对于低成本芯片很难接受。本专利中使用的IDDQ测试图形生成方法使用芯片自身的电路结构，节省了测试电路面积成本。
IDDQ测试是通过检测LSI多个特定状态下的电流异常来筛选芯片的。IDDQ对特定状态是有需求的，特定状态决定了IDDQ的测试覆盖率。主要需求：
1.各个特定状态下，芯片内各节点的电位不同。主要能够覆盖IDDQ失效模型
2.在一个状态下，物理相邻的导线存在电位差。通过多个状态下构筑出更多的物理相邻的导线存在电位差。主要能够覆盖桥接失效模型
3.在测试电流时，需要芯片的功耗尽量的小，也就是模拟模块不工作，数字逻辑CLK不工作。这样缺陷造成的电流异常量在测试出来的电流中的比重更高，更容易发现。
而本发明通过CPU控制寄存器，满足上述三点要求，实现高覆盖率测试图形生成，从根本上解决了在不设计SCAN结构的情况下，IDDQ测试图形生成的问题。
发明内容
对于LSI(内嵌CPU)产品，在没有设计特殊测试结构(如SCAN)的基础上，很难引入IDDQ的测试来提升测试覆盖率。
本发明的方法是通过CPU指令控制寄存器生成符合IDDQ测试覆盖率需求的一系列测试图形。
图形生成部分全部使用软件控制CPU实现，方案描述如下：
第一个测试图形：芯片上电以后的状态就是一个天然的测试图形，只需要进入测试状态就可以。芯片无需针对IDDQ进行特殊的测试模式设计，只需在既有(用户)模式中进行选择。原则上要选择芯片功耗最低的模式，一般为SLEEP模式，注意在进入模式前，通过寄存器控制关闭尽可能多的模拟器件以便减少功耗。进入模式后就完成了第一个测试图形的设计，可以测试第一个IDDQ电流。
第二个测试图形：首先把LSI的所有受CPU控制的寄存器列表进行分析，剔除能够影响芯片状态的位(如控制模拟IP开关的寄存器)，其他所有寄存器通过CPU写入00’h。然后进入第一个图形相同的模式。就完成了第二个图形的设计，可以测试第二个IDDQ电流。
第三～五个测试图形：把第二个图形中写入00’h的寄存器分别写入55’h、AA’h、FF’h后，进入第一个图形相同的模式。就完成了第三～五个图形的设计，可以测试第三～五个IDDQ电流。
第六个测试图形：主要完成芯片设计中那些不受CPU直接控制寄存器的配置。按照经验数字组合逻辑中的状态机部分、中间变量缓存部分一般是CPU不能够直接访问的。需要芯片开启功能使其工作后这部分寄存器才能够翻转。具体实施方法如下：按照芯片中各个模块的数字组合逻规模进行排列。从规模最大的数字模块开始配置，使用CPU控制使其工作，尽可能的让内部寄存器翻转，等待翻转后停止此模块的工作。然后用同样的方法配置规模第二大的数字模块工作并停止。最终完成所有数字模块的配置之后，进入第一个图形相同的模式。就完成了第六个图形的设计，可以测试第六个IDDQ电流。
第七～N个测试图形：在完成前六个图形设计之后，可以进行测试覆盖率分析，通过软件分析出前六个图形的故障覆盖率，如果满足需求，前六个测试图形就作为最终的测试图形，如果不满足需求，可以按照第六个图形设计的方法，通过设计不同的功能工作，让不受CPU控制的寄存器尽量翻转。这样可以设计出更多的测试图形，最终可以满足对测试覆盖率的需求。理论上测试图形数量越多，覆盖率越高。
附图说明
图1硬件电路示意图
图2IDDQ测试流程图
具体实施方式
以下结合说明书附图对本发明的具体实施方式进行详细说明。
LSI(内嵌CPU)的电路结构与可以概括为图1所示电路示意图。300代表收发指令的内嵌CPU，301代表CPU可以直接访问并控制的寄存器，302代表CPU可以直接访问并控制的存储器，303代表301输出的物理连线，304代表301控制的组合逻辑及其连线，305代表不受CPU直接控制的寄存器，306代表305控制的组合逻辑及其连线，307代表305输出的物理连线，308代表给芯片供电的电源，309代表301_1控制的模拟IP。
图形1对芯片的数字以及存储器部分不做任何操作，利用芯片的default作为第一个测试图形。只需要配置芯片进入最低功耗状态，例如需要配置301_1使309停止工作，以减少芯片的功耗。类似配置完成以后通过CPU指令进入最低功耗状态(CLK必须停止)。就可以测量308的电流作为IDDQ_1电流。
图形2主要目的是提高301、302、303、304的IDDQ覆盖率。实现方法是，首先把LSI的所有受CPU控制的寄存器列表进行分析，(如图301部分就是目标寄存器)。剔除能够影响芯片状态的位(如控制模拟IP开关的寄存器_如图301_1)，其他所有寄存器通过CPU写入00’h。然后进入第一个图形相同的模式。就完成了第二个图形的设计，可以测试第二个IDDQ_2电流。
图形3～5主要目的与图形2相同，是提高301、302、303、304的IDDQ覆盖率。只是把图形2中写入00’h的寄存器分别写入55’h、AA’h、FF’h。然后进入第一个图形相同的模式，就完成了第三～五个图形的设计，可以测试第三～五个IDDQ_3～5电流。
图形6主要目的是提高305、306、307的IDDQ覆盖率。实现方法是，按照芯片中各个模块的数字组合逻规模进行排列。从规模最大的数字模块开始配置，使用CPU控制301使304、305工作，尽可能的让内部寄存器(305)翻转，等待305翻转后停止304的工作。然后用同样的方法配置规模第二大的数字模块工作并停止。最终完成所有数字模块的配置之后，进入第一个图形相同的模式。完成了第六个图形的设计，可以测试IDDQ_6电流。
图形7到N的目的是在前6个图形完成的基础上对测试覆盖率进行有益补充。如果前6个图形的测试覆盖率已经达标。就不用设计7～N的图形了。前6个图形经过理论与实践的验证，覆盖率已经很高(根据芯片规模特点不同，覆盖率有差异)，一般不需要在设计第七个图形。但是这里介绍一下继续提高覆盖率的方法。就是第7到N的图形设计。可以按照第6个图形设计的方法，通过设计不同的功能工作，让不受CPU控制的寄存器尽量翻转。这样可以设计出更多的测试图形，最终可以满足对测试覆盖率的需求。
如图2所示，测试流程中，分别配置好测试图形之后测试IDDQ_1～IDDQ_N。逐一进行判断。完全PASS的芯片认为是良品，其中任意一个电流不符合预期认为是不良品。

Claims (4)

1.一种普遍适用于LSI的IDDQ测试图形设计方法，其特征在于：不使用专用测试电路(SCAN结构)，通过CPU指令控制寄存器生成IDDQ测试图形，并可以按照目标增加测试覆盖率，具体步骤包括：使用内嵌CPU指令控制寄存器分别生成IDDQ测试图形；通过CPU指令控制寄存器实现测试电流时的状态进入。
2.根据权利要求1所述的IDDQ测试图形设计方法，其特征在于：所述CPU指令控制寄存器生成IDDQ测试图形，使用CPU指令控制其能够直接访问的寄存器以及存储器，分别配置为DEFAULT、00、55、AA、FF这5种状态，使芯片内出现更多电位差异状态，增加IDDQ测试的覆盖率。
3.根据权利要求1所述的IDDQ测试图形设计方法，其特征在于：所述CPU指令控制寄存器生成IDDQ测试图形，使用CPU指令控制使组合电路工作，使不直接受CPU控制的寄存器翻转到不同状态，出现更多电位差异状态，增加IDDQ测试的覆盖率。
4.根据权利要求1所述的IDDQ测试图形设计方法，其特征在于：所述CPU指令控制寄存器实现测试电流时的状态进入，使用CPU指令控制使LSI进入最低功耗状态，使尽量多的模拟IP关闭，降低IDDQ测试时的背景电流，使缺陷带来的电流异常更容易被发现。
CN201810670277.3A 2018-06-26 2018-06-26 一种普遍适用于lsi的iddq测试图形设计方法 Pending CN109143023A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810670277.3A CN109143023A (zh) 2018-06-26 2018-06-26 一种普遍适用于lsi的iddq测试图形设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810670277.3A CN109143023A (zh) 2018-06-26 2018-06-26 一种普遍适用于lsi的iddq测试图形设计方法

Publications (1)

Publication Number Publication Date
CN109143023A true CN109143023A (zh) 2019-01-04

Family

ID=64802240

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810670277.3A Pending CN109143023A (zh) 2018-06-26 2018-06-26 一种普遍适用于lsi的iddq测试图形设计方法

Country Status (1)

Country Link
CN (1) CN109143023A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11337611A (ja) * 1998-05-28 1999-12-10 Matsushita Electric Ind Co Ltd Ｃｍｏｓ集積回路の試験方法およびｃｍｏｓ集積回路
CN1450357A (zh) * 2003-05-21 2003-10-22 中国科学院计算技术研究所 集成电路全速电流测试方法
CN1738020A (zh) * 2004-07-27 2006-02-22 Lsi罗吉克公司 有选通数据和时钟的自定时的可靠性和产品载体
US20070296443A1 (en) * 2006-06-13 2007-12-27 Heaberlin Douglas C Exhaustive diagnosis of bridging defects in an integrated circuit
CN101361006A (zh) * 2006-01-18 2009-02-04 松下电器产业株式会社 半导体器件和半导体检查方法
CN101692117A (zh) * 2009-09-16 2010-04-07 上海电力学院 一种低功耗激励产生系统
CN101881812A (zh) * 2010-07-05 2010-11-10 中国人民解放军63908部队 一种混合模式的内建自测试系统及其方法
CN106598840A (zh) * 2016-10-25 2017-04-26 南京航空航天大学 基于软件自测试技术的慢速外设高效测试架构及方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11337611A (ja) * 1998-05-28 1999-12-10 Matsushita Electric Ind Co Ltd Ｃｍｏｓ集積回路の試験方法およびｃｍｏｓ集積回路
CN1450357A (zh) * 2003-05-21 2003-10-22 中国科学院计算技术研究所 集成电路全速电流测试方法
CN1738020A (zh) * 2004-07-27 2006-02-22 Lsi罗吉克公司 有选通数据和时钟的自定时的可靠性和产品载体
CN101361006A (zh) * 2006-01-18 2009-02-04 松下电器产业株式会社 半导体器件和半导体检查方法
US20070296443A1 (en) * 2006-06-13 2007-12-27 Heaberlin Douglas C Exhaustive diagnosis of bridging defects in an integrated circuit
CN101692117A (zh) * 2009-09-16 2010-04-07 上海电力学院 一种低功耗激励产生系统
CN101881812A (zh) * 2010-07-05 2010-11-10 中国人民解放军63908部队 一种混合模式的内建自测试系统及其方法
CN106598840A (zh) * 2016-10-25 2017-04-26 南京航空航天大学 基于软件自测试技术的慢速外设高效测试架构及方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
冯建华 等: "基于嵌入式内核SOC IDDQ可测试设计方法", 《计算机研究与发展》 *
荣海涛: "基于SCAN的IDDQ设计", 《360DOC.COM》 *

Similar Documents

Publication Publication Date Title
CN103091620B (zh) 一种针对扫描测试中捕获功耗的优化方法
US9024650B2 (en) Scalable built-in self test (BIST) architecture
CN103698689B (zh) 集成电路的老炼方法及老炼装置
JP2004500712A (ja) 多数の回路ブロックを有するチップ用階層試験回路構造
US11199580B2 (en) Test access port with address and command capability
CN108062267A (zh) 一种可配置寄存器文件自测试方法及生成装置
Tan et al. Testing of UltraSPARC T1 microprocessor and its challenges
CN101196553A (zh) 提高soc芯片测试效率的方法
CN109426594A (zh) 一种芯片调试装置、方法及计算机可读存储介质
CN102841307B (zh) 一种逻辑故障定位的方法
Ruan et al. Insight into a generic interconnect resource model for Xilinx Virtex and Spartan series FPGAs
CN102288903A (zh) 一种fpga内连线资源的测试结构及方法
CN105573954B (zh) 一种jtag接口与内部用户逻辑之间的连接装置
CN109143023A (zh) 一种普遍适用于lsi的iddq测试图形设计方法
CN105203946B (zh) 一种嵌入式芯核测试壳装置及其设计方法
Zorian et al. IEEE 1500 utilization in SOC design and test
CN206075033U (zh) 一种基于防误闭锁的智能变电站顺控调试仿真设备
CN105652186B (zh) 一种芯片高速测试电路及测试方法
CN105487035B (zh) Fpga边界扫描系统的验证方法及装置
CN105241890B (zh) 一种采用双重检测的胶囊实时检验方法
CN203573309U (zh) 嵌入式系统存储器的测试结构
Nadeau-Dostie et al. Improved core isolation and access for hierarchical embedded test
CN102445636B (zh) 一种fpga六长线及其斜向互连开关的测试方法
CN105372582B (zh) 一种模块级边界扫描链的生成方法及系统
CN110717307A (zh) 一种基于边界扫描电路的sip器件可测试性方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190104