CN1738020A - 有选通数据和时钟的自定时的可靠性和产品载体 - Google Patents

Abstract

本发明揭示了用来评估互连模块生产过程同时以高速工作频率动态地测试性能的一种测试载体、系统和方法。该测试载体组入一种自定时的或选通的速度电路。能根据扫描触发器电路的测试数据记录检测微小的电阻性故障并正确确定阵列中发生速度数据故障的位置。一个实施例在产生选通数据的选通速度电路中装入了选通时钟，对集成电路直接漏极静电流(IDDQ)测试提供较大的统计特性。

Description

有选通数据和时钟的自定时的可靠性和产品载体

相关申请的交叉参考

本申请是题为“自定时的可靠性和产品载体”的美国专利申请号10/418,560(Richard Schnltz，2003.4.16提交)的继续部分，对所有其揭示和讲授而言，其全部内容通过参考结合于此。

发明领域

本发明涉及集成电路制造，特别涉及用于证明新生产过程为合格的测试样品。

背景技术

在集成电路(互连模块)的新生产过程开发中，建立某些设计规则来限定该过程的能力。在生产能力被开发的同时，设计人员开始新集成电路的设计。对于使用这些设计规则能生成集成电路的生产过程的能力而言，新过程开发和生产设计的一致性放在极为重要的位置上。

设计规则包括：最小迹线宽度，迹线间的最小距离，可互相叠在上部的通路的最大数目，以及其他参数。一般说，生产者可以保证，如各部分符合设计规则，工艺过程将生产好的元件，因此允许设计人员在生产过程准备就绪前几个月就开始集成电路设计。

在新集成电路设计的第一次生产后，一般有一个故障分析时期，作为调整设计和生产过程以生产合格的产品。某些集成电路的根原因故障分析会非常费时，几天甚至几周来分离芯片上的单个缺陷。

对开发工程人员有用的故障分析技术包括：机械探查，光束感应电流(OBIC)，光束感应阻性改变(OBIRCH)，皮纱成像电路分析(PICA)，光感应电压改变(LIVA)，电荷感应电压改变(CIVA)，各种扫描电子显微镜(SEM)技术，以及其他业内所知的技术。此外，可用破坏性测试如蚀刻和研磨来分离并确认各种问题。

许多情况下，集成电路的设计可限制或禁止某些技术用来探查缺陷。例如，为采用激光技术来探测某些通路，在感兴趣的通路的正上面，该通路不能有另一种金属迹线。此外，各种技术只能在线路的某些部分内分离出问题，但对特殊的迹线或通路都不行。

在工艺过程开发和检证期间，重要的是缺陷被分离达到正确的位置。例如，通路可具有很高的电阻率。为生产工艺过程正确，必须正确鉴别通路的位置。故障分析技术只分离一部分电路，不足以对生产过程的精细调节。

存储器可以是自定时电路，存储器阵列中缺陷的定位可根据测试程序数据记录来表明。这一般称为位映射。位映射程序一般耗用测试存储器的几千兆字节，并要求许多测试针作测试。存储器一般只查看前面少数几层或过程，而不具有模拟电路或数字电路中看到的典型结构。

由于高的测试器图形存储器要求，存储器需要昂贵的测试图的测试平台，而且不能看到产品和可靠性的所有过程层面或各层的子集。存储器结构被固定，不像模拟电路或数字电路，因此具同样的产品或可靠性问题。市场上可得到的缺陷测试器系统，诸如PDF解法和采用SEM或光学检测的KLA微回路结构，测试都很慢，不能用作可靠性测试，即使用了也增加周期。

故障分析，特别对90纳米及以上技术，正变得极其困难。在速度测试(它是将专用集成电路(ASIC)或互连模块置于测试器上，以该元件在系统中运行的速度，来运行故障覆盖和性能测试图形的一个过程)中，对产品和产品的可靠性正变得非常重要。

因此，为测试集成电路生产过程提供一种系统和方法，其中采用故障分析技术来快速地分离，并确定生产缺陷的所在位置，以及足够快速地用来可靠性测试，将是有利的。如果通过操作生产过程的设计限制，该系统和方法能加强该生产过程，则将进一步是有利的。

发明内容

本发明通过提供评估集成电路生产过程并以高速工作频率动态地测试性能的系统和方法，克服了以往技术中的缺点和限制。以许多生产过程限制设计的集成电路提供了完全的和快速的故障分析，从而可快速地确定生产缺陷的位置，生产工艺得以改进。

本发明组合一种自定时的或选通的速度电路，能根据扫描触发电路的测试程序数据记录检测微小的电阻性故障并正确确定阵列中发生速度故障的所在位置。一个实施例在产生选能数据的选通速度电路中装入了选通时钟，对集成电路直接漏极静电流(IDDQ)测试提供较大的统计特性。

因此本发明可包括确定集成电路阵列中故障位置的方法，包括：

为通过串联连接的互连模块的阵列中若干行串联连接的互连模块的光通定时信号确定行传输速度；

根据所述的行传输速度确立行基准传输速度；

个别地比较所述行传输速度与所述行基准传输速度，确定行故障判据；

为通过串联连接的互连模块的阵列中若干列串联连接的互连模块的光通定时信号确定列传输速度；

根据所述的列传输速度确立列基准传输速度；

个别地比较所述列传输速度与所述列基准传输速度，确定列故障判据；

根据行和列故障判据，生成行和列故障状态的矩阵；和

利用对应于阵列位置的所述矩阵中所述行和列故障状态，确定所述互连模块阵列中所述故障的位置。

本发明可进一步包括用来确定互连模块阵列中故障位置的速度故障测试载体，包括：

第一选通时钟电路，具有至少包含若干行串联连接的互连模块的一层，其行输出连接在串联连接的互连模块阵列中，从而为每一串联连接的互连模块的所述行确立行传播特性；

第二选通时钟电路，具有至少包含若干列串联连接的互连模块的一层，其列输出连接在串联连接的互连模块阵列中，从而为每一串联连接的互连模块的所述列确立列传播特性；

电平选择电路，允许一或多个所述行传播特性或一或多个所述列传播特性的串行输入；

行扫描触发逻辑电路，接收所述行传播特性；

列扫描触发逻辑电路，接收所述列传播特性；

第一比较器，将第一串联连接的互连模块的所述行的所述行传播特性与基准行值作比较，以确立行故障判据；

第二比较器，将第一串联连接的互连模块的所述列的所述列传播特性与基准列值作比较，以确立列故障判据；

根据一或多个所述行和列故障判据的所述层产生的行和列故障状态的矩阵；和

利用在对应于阵列位置的所述矩阵内的所述行和列故障状态的所述层，产生故障位置位图。

本发明的优点是可以加强生产过程的许多设计限制，生产集成电路。而且，允许工程人员或技术人员以速度测试来快速地精确定位正确的根据原因和故障位置，从而快速确定生产过程中需作出的任何改进或改变。此外，通过周期地生产并测试该测试载体，可监控和检验生产过程。测试载体是一种测试芯片，用于设计、评价可靠性和生产过程，用它使在完全商品化之前证实设计为有效。本发明提供小于200矢量的测试平台，而且只使用6个触针，还由于该装置是自定时的，故不受测试器时钟速度的限制。因此，外部驱动的时钟频率不对测试器范围加限最大频率。因而，所揭示的发明可检测微小的电阻性缺陷。

有选通时钟和选通数据的测试载体还提供较大的数据和时钟控制的优点，而较小的扫描逻辑和阵列逻辑功耗。该载体对故障和IDDQ还具有较小的电源下降，较好的统计滤波能力，并具有在每个阵列中测试和处理多层的能力。

此外，该测试载体具有很低的测试器存储器要求，很少的测针数以及很小的图形长度。该互连模块还是可编程的。因而在统计基础上，每一阵列可具有一种型式的互连模块。如果一种型式的阵列比另一种更无效，则可确定特定的互连模块是不可靠的。在可靠性测试中，阵列还可被燃烧掉。

附图说明

图1示出自定时的阻性故障测试载体的实施例，其中测试阻性的故障可靠性和产品，并确定故障位置。

图2A和图2B为自定时的阻性故障测试载体的示意图，其中测试阻性的故障可靠性和产品并确定故障位置。

图3为图2A和图2B所示的自定时阻性故障测试载体的2输入多路器和互连模块对的示意图。

图4为图2A和图2B所示的自定时阻性故障测试载体的图形表示说明图。

图5为选通测试载体的实施例的说明图，其中测试阻性的故障可靠性和产品并确定故障位置。

图6A和图6B为选通测试载体的示意图，其中测试阻性的故障可靠性和产品并确定故障位置。

具体实施方式

图1示出自定时的阻性故障测试载体的实施例100，其中对集成电路测试阻性故障可靠性和产品并确定故障位置。列时钟脉冲电路104接收来自N×N多路器(MUX)和互连模块101阵列的第一列112的信号。这第一列用作自定时电路，该电路可用时钟沿(通常来自较低速度时钟信号)并产生一定持续期间的脉冲，然后用来定时表示为多路器和互连子阵列102的N×N多路调制器和互连子阵列101内其他列的速度。使用该定时的脉冲将其他列的输出加载到列扫描触发逻辑108，并登记差异。登记在列扫描触发逻辑108的不同于自定时电路112的第一列的信号，表明特定列中存在不规则性、缺陷或某种误差。

类似地，列时钟脉冲电路106接收来自N×N多路器(MUX)和互连模块101阵列的第一行114的信号。这第一行用作自定时电路，该电路可用时钟沿(通常来自较低速度时钟信号)并产生一定持续期间的脉冲，然后用来定时表示为多路器和互连子阵列102的N×N多路调制器和互连子阵列101内其他列的速度。使用该定时的脉冲将其他行的输出加载到列扫描触发逻辑110，并登记差异。登记在行扫描触发逻辑110的不同于自定时电路114的第一行的信号，表明特定行中存在不规则性、缺陷或某种误差。通过组合从列扫描触发逻辑108和行扫描触发逻辑110收集的信息，可建立矩阵，来确定任何不适当地实施的互连模块的位置。

如图1所示，数据传输到用于自定时电路112的第一列，列时钟脉冲电路104产生时钟脉冲，然后它定时列扫描触发逻辑108。以列的形式测试多路调制器和互连子阵列102中的另外的互连的列，并将平行数据从各列加载到列扫描触发逻辑108，在有关的扫描触发逻辑寄存器中将第一列信号与第一相继的列信号作比较，并分析其差异。如果所有互连模块是同一型式的器件，有相同的电容和电阻等，那末所有信号应用时并以已知的延时从第一列自定时电路112到达列扫描触发逻辑108。该定时中的延时与差异表明该特定列中的误差。

对于行也类似，数据传输到用于自定时电路114的第一行，行时钟脉冲电路106产生时钟脉冲，然后它定时行扫描触发逻辑110。以列的形式测试多路调制器和互连子阵列102中的另外的互连的列，并将平行数据从各行加载到行扫描触发逻辑110，在有关的扫描触发逻辑寄存器中将第一行信号与第一相继的行信号作比较，并分析其差异。如果所有互连模块是同一型式的器件，有相同的电容和电阻等，那末所有信号应用时并以已知的延时从第一行自定时电路114到达行扫描触发逻辑108。该定时中的延时与差异表明该特定列中的误差。通过关联该列和行误差位图，可以得到互连模块中所有误差的正确位置。

自定时阻性故障测试载体100是一集成电路设计，用来通过将ASIC置于测试载体上，以被测部件的性能速度运行故障覆盖和性能测试图形，实施高速测试。该测试载体也称作速度故障电路，可确定ASIC中的速度故障缺陷。这些速度故障是ASIC中在被测部件的系统速度或性能速度上发生的故障，但由于ASIC中的阻性故障，是不能以低于该系统速度的速度来检测的。用这种方法测试的互连模块和器件可包括多种定制的或工业标准元件，如盘旋形结构、梳形结构、通路、层叠的通路、非层叠的通路、最小设计规则、亚最小设计规则、大于最小设计规则，等。

本发明允许多种测试技术用来鉴别和分离互连阵列中的差错。为了确定故障的正确的根本原因，要求确定发生故障的正确位置。如不将故障分离出具体位置，则生产过程不能完全地得到检验，从而生产过程开发步伐缓慢。本实施例允许生产过程开发工程人员产生确实的生产设计，同时给予工程人员快速且可靠的检测方法。通过制造自定时的阻性故障测试载体，其中测试阻性故障可靠性和产品并确定故障位置，可在生产过程的范围内生产测试样品，还可快速评价，确定任何故障，因此，也还可用于最终产品的可靠性检测。

业内人士可设计自定时的阻性故障测试载体，其中测试阻性故障可靠性和产品，确定故障位置，同时保持在本发明的精神和意义的范围内。本申请与美国非临时申请号10/307018题为“故障分析载体”(由Richard Schultz和SteveHoward于2002年11月27日提交)有关，其全部揭示和意义通过引用结合于此。

图2A和图2B示出自定时的阻性故障测试载体200的示意图，该载体测试阻性故障可靠性和产品，确定故障位置。在所示的自定时的速度电路中大量互连模块(多至几十万个)可接受快速测试。更详细地说明一个图1的测试载体的例子，3×3互连模块阵列230～246接受快速测试，以确定故障以及其在阵列中的相位位置，互连模块230～246的阵列置放成行与列，各互连模块230～246连接对应的2输出多路器212～228。多路器和互连模块的第一列即自定时的列电路202将其信号引至包括脉冲发生器254和OR单元266的列时钟脉冲电路(图1的104)。在多路器和互连模块子阵列206(图1的102)中的多路器和互连模块的各列，将其信号引向列扫描触发逻辑电路(图1的108)，该电路包括一系列扫描触发器258～260，其个数对应于N×N阵列中的N-1个。本例中N＝3，因此有2个扫描触发器258和260。脉冲发生器254、OR单元266以及第一列定时确定总的列定时，并产生用作所有其他列的基准的时钟脉冲，其输出对各列被登记在对应的扫描触发器258～260中。

多路器和互连模块的第一行即自定时的行电路204将其信号引至包括脉冲发生器256和OR单元268的行时钟脉冲电路(图1的114)。在多路器和互连模块子阵列206(图1的102)中的多路器和互连模块的各行，将其信号引向列扫描触发逻辑电路(图1的110)，该电路包括一系列扫描触发器262～264，其个数对应于N×N阵列中的N-1个。本例中N＝3，因此有2个扫描触发器262和264。脉冲发生器256、OR单元268以及第一列定时确定总的行定时，并产生用作所有其他行的基准的时钟脉冲，其输出对各行被登记在对应的扫描触发器262～264中。

自定时速率电路以数据进入210的信号启动，在数据进入210处信号路径分成三路，分别进入倒相器单元248，自定时的列电路202的各2输出多路器212、214、216的A输入端，以及自定时行电路204的各2输入多路器214、218、224的B输入端。互连模块的垂直列和水平行在同一测试载体上通过触发生/列选择触发电路208切换2输入多路器212～228的A输入或B输出分开测试。本例中，行/列选择触发电路208设定在接受B数据的状态，垂直地测试阵列互连模块的列。

在数据进入处210的数据信号将信号输入到自定时的列电路202的又输入多路器212的B输入端，并从多路器212的数据出口送出信号。该信号然后发送到互连块230，在此该信号或垂直向上分支到列(列反复电路)，或水平横向分支到行(行反复电路)，并将其数据信号发送到串联形式的下一多路器。本情况一，信号分支到下列214中下一多路器上B输入端。该信号类似地被发送到互连块232，在此该信号垂直向上分支到列(列反复电路)，再次将其数据信号发送到列216中下一多数器上B输入端。同样地，该信号然后发送到互连块234，在此信号分支并将其数据发送到脉冲发生器254的数据进入口。

脉冲发生器254产生时钟脉冲，通过OR单元206送出并由扫描触发器258和260上时钟输入端所接收。因此，通过自定时的列电路202的延时被用来产生定时该触发器258和260的脉冲。因此，每个其他列也垂直地运行。在数据进入处210的信号将信号输入到每个自定时行电路多路器212、218和224的B输入端，并与自定地列电路类似，该信号将通过其余的列垂直向上传播。2输入端多路器218从数据出口发送信号到互连块236，在此该信号垂直向上分支到列(列反复电路)，并将其数据信号发送到串联形式的列中下一多路器220。该信号类似地被发送到互连块238，垂直向上分支到该列，并再次将数据信号发送至列222中下一多路器上的B输入端。然后，信号被发送到互连块240，在此信号分支并发送该数据信号到扫描触发器258的数据进入端。子阵206中每个垂直列都遵循相同的路径。

如果在特定列中每个互连模块236、238、240工作适当(类似子阵列206中每一其他的列)，那末到达扫描触发器258的信号应该领先从OR单元266到达扫描触发器258的时钟输入口的信号一个已知的时间量，这时间量与脉冲发生器254的时钟脉冲输出时刻有关。其全部延时可从数据进入210的时刻信号通过倒相单元248并直接前进到扫描触发器258的扫描数据入口来计算。由每个扫描触发器258、260、262和264接收的扫描使能信号反复电路250在扫描模式中触发每列扫描触发器。如前所述，如果列中所有互连模块工作适当，那末数据在相同时间到达每列触发器258和260。这时，触发器通过OR单元266的B输入端接收时钟脉冲信号252，而且该数据从非扫描模式加载到该触发电路258和260。因此，扫描使能信号250未被触发使并行加载到该触发电路258和260。一旦自定时电路工作完毕，就触发扫描使能信号250，时钟信号252用来定时该扫描电路，并扫描顺次通过该列数据输出214输出的数据。

总之，数据传输到阵列的一列被用作自定时线路的速度电路。通过来自时钟脉冲发生器电路254产生的并经OR单元266传输的然后定时触发电路258和260的时钟脉冲，该自定时的列延时用作并行加载该数据，并加载来自子阵列206每列的所有并行数据。然后，数据不再传输进入，扫描使能信号250从低到高地被触发，且外部时钟252的频率甚低，数据经列数据输出214扫描输出。由于该数据并行地加载到移位寄存器，串行地扫描输出，故可通过观看故障测试矢量来评估该数据。行和列的故障的位置对应于阵列位置。

水平行以类似方式工作。如果列选触发电路208被设定接收A数据，那末就测试该阵列中水平的互连块的各行。在数据进入处210的数据信号将信号输入到自定时的列电路204的又输入多路器212的A输入端，并从多路器212的数据出口送出信号。该信号然后发送到互连块230，在此该信号或垂直向上分支到列(列反复电路)，或水平横向分支到行(行反复电路)，并将其数据信号发送到串联形式的下一多路器。本情况下，信号分支到行218中下一多路器上A输入端。该信号类似地被发送到互连块236，在此该信号水平横向分支到行(行反复电路)，再次将其数据信号发送到行224中下一多数器上A输入端。同样地，该信号然后发送到互连块242，在此信号分支并将其数据发送到脉冲发生器256的数据进入口。

脉冲发生器256产生时钟脉冲，通过OR单元268送出并由扫描触发器264和262上时钟输入端所接收。因此，通过自定时的行电路204的延时被用来产生定时该触发器264和262的脉冲。因此，每个子阵列206中其他行也水平地运行。在数据进入处210的信号将信号输入到每个自定时行电路多路器212、214和216的A输入端，并与自定地行电路类似，该信号将通过其余的行水平横向传播。2输入端多路器214从多路器212上数据出口发送信号到互连块232，在此该信号水平横向分支到行(行反复电路)，并将其数据信号发送到串联形式的行中下一多路器220。该信号类似地被发送到互连块238，水平横向分支到该行，并再次将数据信号发送至行226中下一多路器上的A输入端。然后，信号被发送到互连块244，在此信号分支并发送该数据信号到扫描触发器264的数据进入端。子阵206中每个水平行都遵循相同的路径。

如果在特定行中每个互连模块232、238、244工作适当(类似子阵列206中每一其他的行)，那末到达扫描触发器264的信号应该领先从OR单元268到达扫描触发器264的时钟输入口的信号一个已知的时间量，这时间量与脉冲发生器256的时钟脉冲输出时刻有关。其全部延时可从数据进入210的时刻信号通过倒相单元248并直接前进到扫描触发器256的扫描数据入口来计算。由每个扫描触发器258、260、262和264接收的扫描使能信号反复电路250在扫描模式中触发每行扫描触发器。如前所述，如果行中所有互连模块工作适当，那末数据在相同时间到达每行触发器264和262。这时，触发器通过OR单元268的A输入端接收时钟脉冲信号252，而且该数据从非扫描模式加载到该触发电路264和262。因此，扫描使能信号250未被触发使并行加载到该触发电路264和262。一旦自定时电路工作完毕，就触发扫描使能信号250，时钟信号252用来定时该扫描电路，并扫描顺次通过该行数据输出212输出的数据。

总之，数据传输到阵列的一行被用作自定时线路的速度电路。通过来自时钟脉冲发生器电路256产生的并经OR单元268传输的然后定时触发电路264和262的时钟脉冲，该自定时的列延时用作并行加载该数据，并加载来自子阵列206每行的所有并行数据。然后，数据不再传输进入，扫描使能信号250从低到高地被触发，且外部时钟252的频率甚低，数据经行数据输出212扫描输出。由于该数据并行地加载到移位寄存器，串行地扫描输出，故可通过观看故障测试矢量来评估该数据。行和列的故障的位置对应于阵列位置。

另一实施例中，在脉冲发生器电路254、256和OR单元266、268后面用一延时单元加上延时，使钟脉冲在稍后时间到达。如测试载体需要更多时间使对列信号登记数据，就可这样做。一般，对来自脉冲发生器电路和OR单元的传播，必须产生足够的延时，但若阵列甚大，就有更大的变化，从而需要补偿。

图3示出具有图2A和图2B所示的自定时阻性故障测试载体的2输入多路器和互连模块对的示意表示的本发明的实施例。它具体说明2输入多路器212的工作和它与单个互连模块230的相互作用。当信号输入到多数据器212时，由外部行/列选择信号208(图2中示出)触发选择输入306，指定利用行A输入口316和各别的A输入信号302，或列B输入口318和各别的B输入信号304。两个输入信号中的一个输入信号由输入多路器212的数据输出口322经通路308传送到互连模块230。互连模块230接收和输出该信号。如该行/列选择信号被触发到行A输出端316，那末输出信号310指向A信号输出312并引导通路串联地沿多路器和互连模块对的全部的行。如行/列选择信号被触发到列B输入端318，那末输出信号310指向B信号输出314并引导通路串联地沿多路器和互连模块对的全部的列。

在典型的实施例中，多路器和互连模块对电路300可多次头尾相连，在单个集成电路中可能几十万次。在典型的生产过程中，互连模块或其他集成电路元件的故障率在工艺开发期间可以是1∶100000范围或更高。因此，它对至少具有100,000或1,000,000个互连模块的电路分析故障是有用的。通过必须生产甚大数量的互连模块或其他难生产特点来加强生产过程。

每一时钟周期，数据必须同性传播通过多路器和互连模块对的行或列。如在许多互连模块中的一个内出现问题，数据将不适当地传播而被阻断。时钟速度越高，这类问题越明显。本实施例当以高速测试时，将检测元件之间更细微的阻性变化，可以是一种生产过程的更彻底的测试。

在不同的实施例中，多路器和互连模块对300的串具有不同的长度，触发器数目也不同。例如，当采用许多多路器和互连模块时，传输次数更因而时钟速度将更慢。当可资用的测试设备不是快到足以测试较短的多路器和互连模块的串时，这种例子是有用的。业内技术人士可以创建其他实施例，使组合其他测试电路同时保持在本发明的精神与意图在范围之内。

图4示出有图2A和图2B所示的自定时的阻性故障测试载体的图形表示的本发明的实施例。此详图表明定位和分离不能适当起作用的各互连模块的能力。如图4所示，2输入多路器和互连模块对电路402-418线形地置于3×3测试阵的行和列上。通过对互连模块阵指定2维矩阵方案，可根据其行和列位置将阵列位置指定到每个组元上。每个互连对电路402-418的阵列位置432-448表示为(X，Y)坐标。第一列的定时值450表示在第一列脉冲发生器时钟脉冲信号420中。该定时值450与第二列数据寄存器422中第二列信号452的时间延作比较，并与每个相继的列数据寄存器的每个相继的列信号作比较。

类似地，第一行的定时值456表示在第一行脉冲发生器时钟脉冲信号430中。该定时值456与第二行数据寄存器428中第二行信号458的时间延作比较，并与每个相继的列数据寄存器的每个相继的列信号作比较。在这些寄存器中容易读出列和行信号传播次数的定时之间的不一致，分离的定时表明该特定行或列中的误差。例如表明第二列信号452中时延T2的列扫描为两倍于其他列的时延，提前发生的时间将表示在列2元件或结构中的一个的误差。表明第二行信号458中时延T5的相继的行扫描例如为两倍于其他行的时延，提前发生的时间将表示在行2元件或结构中的一个的误差。于是表明对测试载体提供不适当定时的元件是位于(2，2)440，是互连模块410。

因此，阵列的一行和一列被用作自定时的线路。自定时列延时用来从每列并行加载数据到列移位寄存器。自定时行延时用来从每行并行加载到行移位寄存器。由于数据以并行加载到移位寄存器并串行扫描输出，故可通过观察失效测试矢量来评价该数据。行和列的故障的位置相当于阵列位置。本发明提供宽范围的多样性，因为可用金属梳形或螺旋形、通路链、程序库单元、有源梳形和螺旋形等多种样式充填可编程珠互连模块。由于来自所有列的数据并行加载到移位寄存器，它能串行地移出到外部测试针。类似地，由于来自所有行的数据并行加载到移位寄存器，它也能串行地移出到外部测试针。本发明提供在其中数据能垂直或水平流过该阵列的测试载体。它规定很小的测试存储器和矢量要求。测试需要的矢量数等行高度加列高度的两倍。例如多路器50×50的阵列将导致约200个测试矢量。这是从移位寄存器串行扫描输出该数据所需的矢量数。在一个通路，装置馈送全部1到阵列(并行加载串行扫描输出)，然后馈送全部0到阵列(并行加载串行扫描输出)，该特定实施例只需要4个输入针，2个输出针，1个电源针和接地针。在另一实施例中，通过将两个移位寄存器扎在一起，两个输出针可合成1个。

图5示出选通测试载体的实施例，其中测试阻性故障可靠性和产品并对集成电路确定故障位置。类似于图1所述的设计，建立N×N多路器和互连单元子阵502的可靠性和产品载体(RAYV)多路器阵列501。本实施例中对列多路器和扫描触发逻辑508采用选通时钟脉冲。此外，对行多路器和扫描触发逻辑510采用可独立控制的选通时钟脉冲。

选通时钟脉冲产生RAYV多路器阵列501中列或行的并行加载的选通数据信号。在相继的列或行中作比较，找出不一致的和分离的。比较可用附近确定的或用更选进的统计方法如时间平均法确定的基准来完成，所述基准可用来比较N×N多路器和互连单元子阵502中其他列或行的速度。这些数据脉冲对列数据加载到列多路器和扫描触发逻辑508，对于数据加载到行多路器和扫描触发逻辑510，并记录不一致性。记录在列扫描逻辑的信号不同于基准列的信号，表明在该特定列中存在不规则性、故障或某种误差。类似地，独立可控的选通时钟脉冲产生的记录于于多路器和扫描触发逻辑510的信号，不同于基准行的信号，表明在该特定行中存在不规则性、故障或某种误差。将列多路器和扫描触发逻辑508和行多路器和扫描触发逻辑510两者的信息组合在一起，可建立一矩阵，用来确定任何不适当地执行的互连模块的位置。

用选通时钟和数据，测试载体只定时当发送到数据信号时接收该列数据的列多路器和扫描触发逻辑508，或者测试载体只定时当发送行数据信号时接收该行数据的行多路器和扫描触发逻辑510，因此测试功率减半。阵列逻辑的电源线将具有较小的电源跌落，更精确的行和列定时灵敏度。所减小的功率和峰值电流将给出较大的测试控制，并允许使用精密测量单元(PMU)，PMU比常规的测试单元的供电具有更高程度的精度。PMU的使用例如允许同时32个阵列的测试，而不是独立地每次一个。这将显著地减少测试时间和测试中所用的测试卡的装上与拉下的时间。因为PMU可供电100mA，且在最大1nF电容量而不摆动，PMU供电的峰值电流得以限制。

这一结构还允许同时将数据送到阵列的多层，允许检测由于置于不同电源上的这些多层之间的不想要的互作用引起的故障。用这种实施例，有可能进行更详尽的IDDQ测试，因为可在测试中的各工艺层上驱动(选通)该数据。此外，这一设计可用IDDQ作功能检测，是否存在对层故障互作用的不想要的层，这从分析中可统计地加以除去。

图6A和图6B示出在其中测试阻性故障可靠性和产品并确定故障位置的选通的测试载体的示意图。大量的互连模块(多至几十万个)可在所示的选通速度电路内受到速度测试。还详述图5的测试载体的例子，2×2的三态倒相器阵列和互连单元606经受速度测试，以确定故障及其在阵列内的对应位置。以行和列方式配置具有连接到对应的2输入多电平三态倒相器612、614、618、620的互连模块630-636和640-646的三态倒相器和互连模块的阵列606。由一系列确定行、列、层等的输入设立测试载体的信号通路和寄存器扫描，它们承担着测试信号。由选择列608和选择行604执行列或行选择对驱动AND单元666的输入以及对2输入多电平三态倒相器612、614、618和620的各输入选择器的输入。这一选择确定这时是行或列将被测试。

使用选择使能650输入来设定扫描触发器658、660、662和664是并行加载模式，或是串行扫描出模式。例如，当选择使能650设定为高电平，扫描触发器658、660、662和664被置于串行扫描输出模式。当选择使能650设定为低电平，扫描触发器658、660、662和664被置于并行加载。当列数据被累加时，电路是并行加载，系统从列加载数据到扫描触发器。类似地，切换到串行扫描输出，移位寄存器依次输出数据。这防止载体同时得到列和行数据，允许操作员执行并行加载，然后从该并行加载中观察结果。每次分析该数据一个时钟周期，作为列数据输出或行数据输出。这也能在执行并行加载之前使载体测试扫描触发器，同时在阵列被测试之前检验扫描逻辑正在工作。

电平选择670输入控制2到1多路器616、622、624和606，使测试载体能测试多电平阵列内每一电平。电平选择670还馈送倒相单元648，直接送至控制数据被送到哪个电平的选通数据626。因此阵列内一次只触发一个电平，还减低对系统的功率要求。使用数据进入610，将数据送到行列中的具体单元，并按选择使能650、电平选择670、选择列608和选择行604的状态以不同的电平送出。

与数据进入610相关联地使用时钟652。在数据进入610处输出数据，并在稍后的规定时期，触发时钟652。这一已知的延时将改变传输数据通过列或行终端到达扫描触发器的以及接收针脉冲用作定时搜索的时期。例如在时延很长的作用模式中，载体可用这一定时搜索使所有行和列有充足的信号处理时间来检测功能上的故障。特殊的故障如阻性故障在以后说明，并且通过定时搜索，此延时可被定量。这给予相对于时间定时该数据或不定时该数据的能力，借此，通过用很长的时延表征某些类型的故障，以及通过定时搜索来定时有关的故障。将定时数据与行和列数据进行相关来建立映像，并绘制位映射图。

类似于图1中详述的实施例的方式，第一列三态倒相器和互连块612-614和630-636将其信号引导到其列的扫描触发器658。该列扫描触发逻辑电路包括一系列扫描触发器658-660，其个数对应于N×N阵列中的N。本例中，N＝2，因此有2列扫描触发器658和660。连接三态倒相器和互连块612-614、618-620和630-646与列扫描触发器658-660的是2到1多路器616和622，它们用作开关机构，使测试载体能测试多电平阵列中的每一电平。类似地，第一行三态倒相器和互连块612，618和630-632，640-642将其信号引导到其行的扫描触发器664。该行扫描触发逻辑电路包括一系列扫描触发器662-664，其个数对应于N×N阵列中的N。本例中，N＝2，因此有2行扫描触发器664和662。连接三态倒相器和互连块612-614、618-620和630-646与行扫描触发器662-664的是2到1多路器606和624，它们用作多电平开关机构。

例如，当选择行604被选，就以信号传送到行电路的2输入多电平三态倒相器612和614的A输入端的数据进入610的信号启动该选通电路，当选择列608被选，就以信号传送到列电路的2输入多电平三态倒想器612和618的B输入端的数据进入610的信号启动该选通电路。通过选择电平选择670输入，可测试多个行和列电平。然而现用的实施例示出两电平和列平台是用来说明的，可用类似的方式执行任何数目的电平。借助这一开关，可在同一测试载体上分开并独立地测试互连模块的垂直的列和水平的行。

在数据进入610输入信号的数据信号在选通数据626被选通，发送到三态倒相器和互连单元606的2×2阵列。例如，列电路中2输入多电平三态倒相器612上的B输入从数据输出口发送一信号到各对应于要测试电平的互连块(630或632)，然后该信号或垂直向上发送到列(列选)或水平分支到行(行选)，并将其数据信号发送到串联的下一个2输入多电平三态倒相器。这种情况下，该信号分支到该列中下一个2输入多电平三态倒相器614的B输入端。该信号类似地发送到互连块(634或636，取决电平选择610)，在此该信号发送其数据信号到2到1多路器616并登记在扫描触发器658中。同时，其他各列也垂直运行，信号被垂直向上传播通过其余的列。

如果在特定列中每个三态倒相器612-614和互连块630-636工作适当(类似于子阵606中每个其他的列)，那末到达扫描触发器658的数据口的信号将具有正确的数据特性和时刻。这时，扫描触发器上扫描使能被触发，数据通过列数据输出614串行输出。行数据也类似地产生、登记并通过行数据输出680输出。

图6中详加说明的用于本实施例中的2输入多电平三态倒相器允许N×N阵列水平地和垂直地传输数据。倒相器或为三态的，即它是开始的，不允许电平传输通过，或者有两个三态倒相器连接在一起。这种状态下，只有一个元件允许数据通过一次，另一元件为高阻抗状态或开路状态。这允许行和列选择即允许数据从该特定行和列通过。当数据水平地传输通过阵列606且选择行604输入为高时，列多电平三态倒相器为三态或开始，以防止数据垂直地传输。同样，当数据垂直地传输通过阵列606且选择列608输入为高时，行多电平三态倒相器为三态或开始，以防止数据水平地传输。

以前的实施例(图1-4)是自定时电路，因此测试不是合格就是失效，定时信息未加利用。本实施例(图5和6)中导入选通时钟。通过利用阵列中选通时钟和选通数据，测试载体的时间分辨力显著增加。这是通过将数据进入选通到电路，并利用选通时钟脉冲作为单独的时间电路提供基准来实现的。此外，产生行和列数据并独立地读出，减少了一半驱动功率。这一特征与电路测试多层的能力相结合，最终产生阵列的三维报告或位映射图。通过如图1的载体那样的详细说明，分析矩形中行和列数据，可详细列举具体元件的性能。增加多电平能力，允许多层矩阵进一步加强测试载体的能力和分辨力。总起来说，所揭示的RAYV产生更多的数据和时钟控制，较少的扫描逻辑和阵列逻辑功耗。该载体还具有较小的电源跌落，对故障和IDDQ的较好的统计滤波能力，以及具有在各阵列中测试和处理多层的能力。

各实施例对集成电路产生过程的开发和检验都是有用的。典型的应用中，采用目标设计参数为新生产过程设计一个实施例。这种设计参数可以包括互连模块的速度性能特性。可采用新的生产过程将实施例造成集成电路。集成电路的任何问题可被快速地分离到问题所在的互连模块上。

然后，按照需要可将问题追溯到具体工艺、刻线原版、或其他生产问题。当该生产过程能够生产本发明的一个或多个实施例而无任何故障时，可认为该生产过程为合格，开始批量生产。

该实施例对检验现存生产过程也是有用的。对于已建立的生产过程，希望周期性地生产多种实施例中的一个，以评估生产过程中的任何问题，检验恰当运行。

已经阐述了上述的发明内容以进行说明与描述。并不打算穷举或限制本发明到精确的形式，根据上述论述，其他的修改和变化是可能的。为了最好地解释本发明的原理及其实际应用，选择和描述了这些实施例，以使本领域的普通技术人员在可适于特定需求的各种实施例和各种变换中最佳地使用本发明。所附的权利要求包括了本发明的其他替换实施例，但现有技术所限制的范围除外。

Claims (28)

1.一种用来确定集成电路阵列中故障位置的方法，其特征在于，包括：

为通过串联连接的互连模块的阵列中若干行串联连接的互连模块的选通定时信号确定行传输速度；

根据所述的行传输速度确立行基准传输速度；

个别地比较所述行传输速度与所述行基准传输速度，确定行故障判据；

为通过串联连接的互连模块的阵列中若干列串联连接的互连模块的选通定时信号确定列传输速度；

根据所述的列传输速度确立列基准传输速度；

个别地比较所述列传输速度与所述列基准传输速度，确定列故障判据；

根据行和列故障判据，生成行和列故障状态的矩阵；和

利用对应于阵列位置的所述矩阵中所述行和列故障状态，确定所述互连模块阵列中所述故障的位置。

2.如权利要求1所述的方法，其特征在于，为通过串联连接的互连模块的阵列中若干行串联连接的互连模块的选通定时信号确立行传输速度的步骤进一步包括：

大体平行于第一轴地对准所述若干行串联连接的互连模块。

3.如权利要求1所述的方法，其特征在于，为通过串联连接的互连模块的阵列中若干行列串联连接的互连模块的选通定时信号确立列传输速度的步骤进一步包括：

与大体垂直于所述第一轴和第二轴大体平行地对准所述若干列串联连接的互连模块。

4.如权利要求1所述的方法，其特征在于，进一步包括步骤：

施加输入到所述互连模块阵列的行选择信号，以切换只通过所述互连模块阵列的所述行的数据进入信号通路。

5.如权利要求1所述的方法，其特征在于，进一步包括步骤：

施加输入到所述互连模块阵列的列选择信号，以切换只通过所述互连模块阵列的所述列的数据进入信号通路。

6.如权利要求1所述的方法，其特征在于，进一步包括步骤：

为带有行扫描触发逻辑电路的所述子阵列的串联连接的互连模块的所述行登记所述传输速度。

7.如权利要求6所述的方法，其特征在于，

所述为带有行扫描触发逻辑电路的所述子阵列的串联连接的互连模块的所述行登记所述传输速度的步骤进一步包括：

驱动带选通时钟的行时钟电路并产生选通的行时钟信号，以加载来自行扫描触发逻辑电路的数据。

8.如权利要求7所述的方法，其特征在于，进一步包括步骤：

改变所述选通的行时钟脉冲信号，使所述行时钟脉冲在预定时间到达。

9.如权利要求1所述的方法，其特征在于，进一步包括步骤：

为使用列扫描触发逻辑电路的所述子阵列的串联连接的互连模块的所述列登记所述列传输速率。

10.如权利要求9所述的方法，其特征在于，

所述为使用列扫描触发逻辑电路的所述子阵列的串联连接的互连模块的所述列登记所述列传输速率的步骤进一步包括：

驱动带选通时钟的列时钟电路并产生选通的列时钟信号，以加载来自列扫描触发逻辑电路的数据。

11.如权利要求10所述的方法，其特征在于，进一步包括步骤：

改变所述选通的列时钟脉冲信号，使所述列时钟脉冲在预定时间到达。

12.如权利要求1所述的方法，其特征在于，用所述特定行的物理上附近的所述行传输速度为所述特定行确定所述行基准传输速度。

13.如权利要求1所述的方法，其特征在于，通过对串联连接的互连模块的所述行的一或多个行传输速度实施统计方法，为特定行确定所述行基准传输速度。

14.如权利要求1所述的方法，其特征在于，用所述特定列的物理上附近的所述列传输速度为所述特定列确定所述列基准传输速度。

15.如权利要求1所述的方法，其特征在于，通过对串联连接的互连模块的所述列的一或多个列传输速度实施统计方法，为特定列确定所述列基准传输速度。

16.如权利要求1所述的方法，其特征在于，

所述在集成电路工艺过程的阵列中确定故障位置的方法对所述串联连接的互连模块阵列的多层重复进行。

17.如权利要求16所述的方法，其特征在于，进一步包括步骤：

根据所述行和列故障判据，对所述串联连接的互连模块的每一所述层生成所述行和所述列故障状态的层矩阵；和

利用两个或多个所述行和所述列故障状态的所述层矩阵，确定所述三维互连模块阵列内的故障位置。

18.一种测试互连模块阵列的方法，其特征在于包括：

提供速度故障可靠性和产品测试载体，所述测试载体包括：

第一选通时钟电路，具有至少包含若干行串联连接的互连模块的一层，其行输出连接在串联连接的互连模块阵列中；

第二选通时钟电路，具有至少包含若干列串联连接的互连模块的一层，其列输出连接在串联连接的互连模块阵列中；

电平选择电路，允许从一或多个所述行输出或一或多个所述列输出的输入；

行扫描触发逻辑电路，从所述电平选择电路接收所述串联连接的互连模块的行的行输出，并以并联方式将数据从每一行加载到行移位寄存器；

列扫描触发逻辑电路，从所述电平选择电路接收所述串联连接的互连模块的行的列输出，并以并联方式将数据从每一列加载到列移位寄存器；

输入到所述第一选时钟电路、所述第二选通时钟电路的行选择开关和列选择开关，它切换所述数据进入信号通路，或通过所述互连模块阵列的所述行，或通过所述互连模块阵列的的所述列；

选通时钟信号，它当所述列选信号被选时将所述列扫描触发逻辑电路定时到通过列数据信号输出，输出数据，或当所述行选信号被选时将所述行扫描触发逻辑电路定时到通过行数据输出信号输出，扫描数据输出；

选择使能输入，用于复位所述行和列扫描触发逻辑电路并允许数据进入信号的输入，所述数据进入信号是输入到所述互连模块的阵列，所述数据信号或通过所述互连模块阵列的所述行或通过其所述列传播并登记传播定时；

当所述数据进入信号通过所述互连模块的所述行发送时从所述行移位寄存器输出的行数据输出信号，它包含所述互连模块的每一所述行的传播定时；

当所述数据进入信号通过所述互连模块的所述列发送时从所述列移位寄存器输出的列数据输出信号，它包含所述互连模块的每一所述列的传播定时；

施加信号到所述选择输入或所述列选择输入；

施加信号到所述电平选择电路的电平选择输入；

施加第一选择使能信号到所述选择使能输入；

施加第一时钟信号到所述时钟信号输入；

施加第一数据进入信号到所述数据进入输入；

从所述行数据输出读行数据信号；

施加第二扫描使能信号到所述扫描使能输入；

施加第二时钟信号到所述时钟信号输入；

施加第二数据进入信号到所述数据进入输入；

从所述列数据输出读列数据信号；

通过比较输出的所述行和列数据与期望值，确定所述行和列数据是否在技术要求范围内；

利用行和列输出不在技术要求之内的数据形成错误矩阵阵列，确定在所述测试载体上故障的位置，其中所述错误矩阵阵列对应于所述互连模块阵列的行和列；和

对所述串联连接的互连模块阵列的每一所述层确定所述和列数据并建立所述错误矩阵阵列，以形成所述互连模块的空间的错误阵列位图。

19.一种用来确定互连模块阵列内故障位置的速度故障测试载体，其特征在于，包括：

第一选通时钟电路，具有至少包含若干行串联连接的互连模块的一层，其行输出连接在串联连接的互连模块阵列中，从而为每一串联连接的互连模块的所述行确立行传播特性；

第二选通时钟电路，具有至少包含若干列串联连接的互连模块的一层，其列输出连接在串联连接的互连模块阵列中，从而为每一串联连接的互连模块的所述列确立列传播特性；

电平选择电路，允许一或多个所述行传播特性或一或多个所述列传播特性的串行输入；

行扫描触发逻辑电路，接收所述行传播特性；

列扫描触发逻辑电路，接收所述列传播特性；

第一比较器，将第一串联连接的互连模块的所述行的所述行传播特性与基准行值作比较，以确立行故障判据；

第二比较器，将第一串联连接的互连模块的所述列的所述列传播特性与基准列值作比较，以确立列故障判据；

根据一或多个所述行和列故障判据的所述层产生的行和列故障状态的矩阵；和

利用在对应于阵列位置的所述矩阵内的所述行和列故障状态的所述层，产生故障位置位图。

20.如权利要求19所述的装置，其特征在于，所述若干行串联连接的互连模块基本平行于第一轴，所述若干列串联连接的互连模块基本平行与所述第一轴大致垂直的第二轴。

21.如权利要求19所述的装置，其特征在于，输入到所述互联模块阵列的行/列选择信号用来切换数据进入信号通路，或通过所述互连模块阵列的所述行，或通过所述互连模块阵列的所述列。

22.如权利要求19所述的装置，其特征在于，改变选通的行时钟脉冲信号，使行时钟脉冲在预定时间到达所述行扫描触发逻辑电路。

23.如权利要求19所述的装置，其特征在于，改变选通的列时钟脉冲信号，使列时钟脉冲在预定时间到达所述列扫描触发逻辑电路。

24.如权利要求19所述的装置，其特征在于，通过串联连接的互连模块的特定行的物理位置附近中所述的行传播特性，为该特定行确立所述基准的行值。

25.如权利要求19所述的装置，其特征在于，通过对串联连接的互连模块的行的一或多个行传播特性实施统计科学方法，为该特定行确立所述基准的行值。

26.如权利要求19所述的装置，其特征在于，通过串联连接的互连模块的特定列的物理位置附近中所述的列传播特性，为该特定列确立所述基准的列值。

27.如权利要求19所述的装置，其特征在于，通过对串联连接的互连模块的列的一或多个列传播特性实施统计科学方法，为该特定列确立所述基准的列值。

28.一种用来确定互连模块阵列内故障位置的速度故障测试载体，其特征在于，包括；

第一选通时钟电路，具有至少包含若干行串联连接的互连模块的一层，其行输出连接在串联连接的互连模块阵列中，从而为每一串联连接的互连模块的所述行确立行传播特性；

第二选通时钟电路，具有至少包含若干列串联连接的互连模块的一层，其列输出连接在串联连接的互连模块阵列中，从而为每一串联连接的互连模块的所述列确立列传播特性；

电平选择电路，允许从一或多个所述行输出或一或多个所述列输出的输入；

行扫描触发逻辑电路，从所述电平选择电路接收所述串联连接的互连模块的行的行输出，并以并联方式将数据从每一行加载到行移位寄存器；

列扫描触发逻辑电路，从所述电平选择电路接收所述串联连接的互连模块的行的列输出，并以并联方式将数据从每一列加载到列移位寄存器；

输入到所述第一选时钟电路、所述第二选通时钟电路的行选择开关和列选择开关，它切换所述数据进入信号通路，或通过所述互连模块阵列的所述行，或通过所述互连模块阵列的所述列；

选通时钟信号，它当所述列选信号被选时将所述列扫描触发逻辑电路定时到通过列数据信号输出，输出数据，或当所述行选信号被选时将所述行扫描触发逻辑电路定时到通过行数据输出信号输出，扫描数据输出；

选择使能输入，用于复位所述行和列扫描触发逻辑电路并允许数据进入信号的输入，所述数据进入信号是输入到所述互连模块的阵列，所述数据信号或通过所述互连模块阵列的所述行或通过其所述列传播并登记传播定时；

当所述数据进入信号通过所述互连模块的所述行发送时从所述行移位寄存器输出的行数据输出信号，它包含所述互连模块的每一所述行的传播定时；

当所述数据进入信号通过所述互连模块的所述列发送时从所述列移位寄存器输出的列数据输出信号，它包含所述互连模块的每一所述列的传播定时。

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