CN101881812A - 一种混合模式的内建自测试系统及其方法 - Google Patents

Abstract

本发明涉及一种混合模式的内建自测试系统及其方法，其测试系统包括被测电路(CUT)、自测试控制电路、多输入特征分析寄存器(MISR)、存储器(ROM)和比较分析电路，其改进在于它它还包括用于产生伪随机测试图形的线性反馈移位寄存器(LFSR)和多路开关；所述线性反馈移位寄存器(LFSR)的输入端接存储器(ROM)，所述多路开关的一个输入端接线性反馈移位寄存器(LFSR)的输出端，所述多路开关的另一路输入端接存储器(ROM)，所述多路开关的输出端接至被测电路(CUT)的输入端；其测试方法是基于伪随机方法和确定性生成方法的混合模式内建自测试方法。本发明的有益效果是该自测试系统及其方法的故障覆盖率高、测试时间短、测试功耗低、构造简单。

Description

一种混合模式的内建自测试系统及其方法

技术领域

本发明涉及电子设备测试技术领域，尤其涉及一种混合模式的内建自测试系统及其方法。

背景技术

测试性设计主要是指在进行电路设计时需充分考虑测试问题，使设备本身具有自检测和为诊断提供方便的设计特性。随着集成电路设计复杂度的提高，传统的自动测试设备(ATE)已经不能满足集成电路测试的需求。在电路设计过程中增加测试电路来降低芯片测试难度的测试性设计技术，能显著提高测试的故障覆盖率，缩短芯片的上市时间，降低测试设备对ATE设备的依赖，测试性设计技术已经成为解决芯片测试问题和降低测试成本的主要手段。

内建自测试BIST是测试性设计的一个重要的方法，它的基本思想是让电路自己生成测试向量，而不是要求外部施加测试向量，而且它依靠自身来判断所得到的测试结果是否正确。当前，高端测试仪的成本越来越高，而内建自测试减小了对测试仪器的依赖性从而极大地降低了测试成本。内建自测试技术已经成为测试性设计中的主流技术。

构建内建自测试BIST时的测试图形生成技术主要分为两种：确定性测试生成方法和伪随机测试生成方法。伪随机测试生成方法的优点是生成测试图形过程简单，实现起来要比确定性测试生成方法容易的多。参见图6，在典型的内建自测试BIST结构中，一般采用线性反馈移位寄存器LFSR作为其测试图形生成电路。测试人员事先合适的少许种子存储在BIST内部的存储器中，在测试时只需调用存储的种子便可由LFSR生成指定长度的测试图形并将它施加到被测电路CUT上；经多输入特征分析寄存器MISR把测试响应数据压缩成特征符号，从而减少测试响应数据所用的空间并使之容易分析；比较分析电路将压缩后的测试响应数据与存储器ROM中理想的数据进行比较并给出结果(通过或不通过)；以上的步骤都是在自测试控制电路的控制下完成的。但是该伪随机测试生成方法也有很多缺点：如果要满足比较高的故障覆盖率，其生成的测试图形长度一般都需要很长，大大增加了测试时间、测试功耗；随机测试图形中存在大量的、不断变化的位码，会使测试功耗大大增加，导致电路的热效应，严重影响器件的寿命；另外伪随机测试图形主要针对的是固定型故障模型，无法满足对延迟、桥接、恒定开路等故障类型的测试要求。

确定性测试生成方法的优点是生成的测试图形长度短，测试时间与功耗低，故障覆盖率高，而且可以描述固定型故障模型、延迟、桥接、恒定开路等故障类型。但同时也有生成过程复杂，测试施加困难等缺点。

发明内容

本发明所要解决的技术问题是提供一种故障覆盖率高、测试时间短、测试功耗低、构造简单的混合模式的内建自测试系统及其方法。

为解决上述技术问题，本发明所采取的技术方案是：

技术方案一：一种混合模式的内建自测试系统

本内建自测试系统包括被测电路CUT、自测试控制电路、多输入特征分析寄存器MISR、存储器ROM和比较分析电路；所述自测试控制电路分别接被测电路CUT、多输入特征分析寄存器MISR和存储器ROM的控制端，所述被测电路CUT的输出端接多输入特征分析寄存器MISR的输入端，所述比较分析电路的输入端分别接多输入特征分析寄存器MISR的输出端与存储器ROM的输出端，PI为所述自测试控制电路的信号输入端，PO为所述比较分析电路的信号输出端，其改进在于它还包括用于产生伪随机测试图形的线性反馈移位寄存器LFSR和多路开关；所述线性反馈移位寄存器LFSR的输入端接存储器ROM，所述多路开关的一个输入端接线性反馈移位寄存器LFSR的输出端，所述多路开关的另一路输入端接存储器ROM，所述多路开关的输出端接至被测电路CUT的输入端。

技术方案二：一种混合模式的内建自测试方法

第一步，通过多路开关选择线性反馈移位寄存器LFSR作为测试图形生成电路，调用存储器ROM中所存储的种子后生成所需的测试图形然后施加到被测电路CUT上，其输出响应经过多输入特征分析寄存器MISR分析后通过比较分析电路与存储器ROM中预存的特征响应进行比较，并给出通过/不通过的结果；

第二步，通过多路开关选择存储器ROM中存储的确定性测试图形作为被测电路CUT的测试图形，被测电路CUT的输出响应经多输入特征分析寄存器MISR分析后通过比较分析电路与存储器ROM中预存的特征响应进行比较，并给出通过/不通过的结果。

所述测试图形获取过程：对能够用伪随机测试图形描述的故障采用伪随机测试图形测试，通过设置故障找到合理的LFSR种子，所述合理的种子是采用了改进二进制粒子群算法进行优选后获得的，然后将该LFSR种子存储到存储器ROM中。

所述测试图形获取过程：对于具有抗伪随机测试的故障，则在电路中设置该故障，采用D算法生成相应的确定性测试图形，所述确定性测试图形采用粒子群算法进行排序，然后将排序后的确定性测试图形存储到存储器ROM中，作为对伪随机测试图形的补充。

采用上述技术方案所产生的有益效果在于：本发明结合伪随机测试生成方法和确定性测试生成方法的优点，通过优化算法获取故障覆盖率高、测试功耗小的测试图形。在设计BIST时采用混合模式的结构，使得BIST测试功耗大大降低，经实验该BIST的测试功耗能比单一结构的BIST降低20％～40％。

附图说明

图1是本发明混合模式的内建自测试系统的结构原理框图

图2是本发明混合模式的内建自测试方法的测试流程图

图3是典型外接型LFSR电路原理图

图4是外接型多输入特征分析寄存器电路原理图

图5是测试图形获取流程图

图6是现有的普通内建自测试结构原理框图

图7是用于确定性图形生成的D算法流程图

具体实施方式

下面结合附图对本发明作进一步详细说明。

实施例1(本发明的内建自测试系统的实施例)：

参见图1，一种混合模式的内建自测试系统，包括被测电路CUT、自测试控制电路、多输入特征分析寄存器MISR、存储器ROM和比较分析电路；所述自测试控制电路分别接被测电路CUT、多输入特征分析寄存器MISR和存储器ROM的控制端，所述被测电路CUT的输出端接多输入特征分析寄存器MISR的输入端，所述比较分析电路的输入端分别接多输入特征分析寄存器MISR的输出端与存储器ROM的输出端，PI为所述自测试控制电路的信号输入端，PO为所述比较分析电路的信号输出端，其改进在于它还包括用于产生伪随机测试图形的线性反馈移位寄存器LFSR和多路开关；所述线性反馈移位寄存器LFSR的输入端接存储器ROM，所述多路开关的一个输入端接线性反馈移位寄存器LFSR的输出端，所述多路开关的另一路输入端接存储器ROM，所述多路开关的输出端接至被测电路CUT的输入端。

实施例2(本发明的内建自测试方法的实施例)：

参见图2，一种混合模式的内建自测试方法，第一步，通过多路开关选择线性反馈移位寄存器LFSR作为测试图形生成电路，调用存储器ROM中所存储的种子后生成所需的测试图形然后施加到被测电路CUT上，其输出响应经过多输入特征分析寄存器MISR分析后通过比较分析电路与存储器ROM中预存的特征响应进行比较，并给出通过/不通过的结果；

第二步，通过多路开关选择存储器ROM中存储的确定性测试图形作为被测电路CUT的测试图形，被测电路CUT的输出响应经多输入特征分析寄存器MISR分析后通过比较分析电路与存储器ROM中预存的特征响应进行比较，并给出通过/不通过的结果。

参见图5，所述测试图形获取过程：对能够用伪随机测试图形描述的故障采用伪随机测试图形测试，通过设置故障找到合理的LFSR种子，所述合理的种子是采用了改进二进制粒子群算法进行优选后获得的，然后将该LFSR种子存储到存储器ROM中。

所述测试图形获取过程：对于具有抗伪随机测试的故障，则在电路中设置该故障，采用D算法生成相应的确定性测试图形，所述确定性测试图形采用粒子群算法进行排序，然后将排序后的确定性测试图形存储到存储器ROM中，作为对伪随机测试图形的补充。因此本发明可以具有很高的故障覆盖率，并且因为采用了确定性测试图形所以其测试图形长度会得到缩短。

在CMOS电路中功耗分静态功耗和动态功耗两种。漏电流或从电源供给中持续流出的其它电流导致静态功耗；信号翻转时的短路电流和对负载的充放电引起的功耗被称为动态功耗。一般认为对节点负载的充放电引起的功耗是动态功耗的主要组成部分。CMOS电路在节点i上的功耗：

$E_i=\frac{1}{2}{S}_i{F}_i{C}_0{V}_{\mathrm{DD}}^2---\left(1\right)$

在式(1)中，Si是单周期内翻转的次数，F_i是节点i的扇出，C₀是最小输出负载电容，V_DD是电源电压。从式中看出，门级的功耗估计与S_i和F_i的乘积和节点i的翻转次数有关，该乘积被称为WSA(Weighted Switching Activity)。

由式(1)中可知，CMOS电路动态功耗与节点单位周期内的翻转次数成正比。因此，研究海明距离与CMOS电路动态功耗间的关系转化为研究海明距离与电路节点之间的关系。

经实验研究得出结论：

(1)海明距离增大，节点翻转数与WSA数不一定随着增大；

(2)但从总体趋势上看，节点翻转数与WSA数是随着海明距离增大而增大的。

由此可以看出，测试图形的海明距离与电路测试功耗基本上成正比，因此研究如何降低测试图形的海明距离对降低测试功耗具有重要的意义，求测试图形总的海明距离最小就是找到一条最优的途径。

以下为应用粒子群优化算法对测试图形进行排序的算法流程：

STEP.1初始化粒子群：随机设定每个粒子的初始位置与初始速度；

STEP.2计算每个粒子适应度值；

STEP.3对每个粒子，比较其当前适应度值和其经历的最好位置pbest，如果比pbest好，更新pbest；

STEP.4对每个粒子，比较其当前pbest和粒子群经历的最好位置gbest，如果比gbest好，更新gbest；

STEP.5按照粒子群优化算法的更新公式对粒子位置及速度进行更新；

STEP.6如果达到结束条件(迭代次数达到最大)，结束循环；否则转STEP.2。

经研究可知，在BIST设计时合理选择LFSR的种子，可以在不增加硬件开销的情况下有效的降低测试引起的功耗。

在应用改进二进制粒子群算法优选LFSR种子时，每一个粒子代表一个可能的最优种子，通过计算WSA和故障覆盖率来确定粒子的优劣。根据实际需要，将改进粒子群中的位置更新公式改为：

$x_i^{k+1}=\left\{\begin{array}{cc}1,& {\mathrm{\&rho;}}_i^{k+1}<v_i^{k+1}\\ 0,& {\mathrm{\&rho;}}_i^{k+1}\&GreaterEqual;v_i^{k+1}\end{array}\right.---\left(2\right)$

其中ρ的区间改为[-1，1]，而适应度函数定义为：

$\begin{array}{cc}\mathrm{fitness}=\frac{W_{\mathrm{TS}}}{c}& \mathrm{FC}\&GreaterEqual;95\%\end{array}---\left(3\right)$

在式(3)中，c为常数，可根据实际情况选取；W_TS为以当前粒子为种子生成的测试矢量集TS所对应的WSA总和。

采用改进二进制粒子群算法对种子进行优选的算法流程：

STEP.1初始化粒子群：随机设定每个粒子的初始位置(粒子必须在测试矢量集里面)；

STEP.2计算每个粒子的故障覆盖率和每个粒子对应的测试矢量集的WSA总值，即WTS；

STEP.3对每个粒子，比较其当前适应度值和其经历的最好位置pbest，如果比pbest好，更新pbest；

STEP.4对每个粒子，比较其当前pbest和粒子群经历的最好位置gbest，如果比gbest好，更新gbest；

STEP.5按照改进粒子群算法的更新公式对粒子位置进行更新；

STEP.6如果达到结束条件(迭代次数达到最大)，结束循环；否则转STEP.2。

采用改进二进制粒子群算法对种子经过优选后，WSA得到大幅度降低。

图3是典型外接型LFSR电路，也是本发明所采用的测试图形生成电路。下面为外接型LFSR的数学描述。用移位算子X^k表示触发器移位k次，则第j次触发器输出Y_j可表示为：

Y_j＝Y₀X^j            (1)

其中，Y₀为反馈信号，Y₀为：

$Y_0=C_0\underset{j=1}{\overset{j=n}{\mathrm{\&Sigma;}}}{C}_j{Y}_j---\left(2\right)$

这里加法为异或操作XOR，反馈系数C_j＝{0，1}，由式(1)和式(2)得：

$Y_0=C_0\underset{j=1}{\overset{j=n}{\mathrm{\&Sigma;}}}{C}_j{Y}_0{X}^j---\left(3\right)$

改写成特征方程的形式：

Y₀P_n(X)＝0                 (4)

P_n(X)为LFSR特征多项式，n为多项式的阶次，同时也是寄存器的数目。在给定一非零向量的种子后，n位LFSR可以产生长度最大为2ⁿ-1的测试矢量集。该LFSR生成的测试序列的每一位在最大长度内都不满足周期性，即符合随机性的要求。

图4为现有的外接型的多输入特征分析寄存器电路，是本发明中所采用的响应数据压缩技术，多输入特征分析寄存器把测试响应数据压缩成特征符号，减少测试响应数据所用的空间并使之容易分析。多输入特征分析器优点是节省芯片面积，特征符号比较时间相对短。

图7是用于确定性图形生成的D算法流程图，D算法的具体思路是：先对于给定的电路设定某一故障，并在故障位置上加上错误信号D；再求出错误信号D驱动的敏化通路，从设定的故障位置出发，利用按位求交操作，求出错误信号D向电路某一可检测的输出端的通路；最后再进行一致性操作，求出满足错误信号D驱动的各端点的条件，以求出测试码。

Claims (4)

1.一种混合模式的内建自测试系统，包括被测电路(CUT)、自测试控制电路、多输入特征分析寄存器(MISR)、存储器(ROM)和比较分析电路；所述自测试控制电路分别接被测电路(CUT)、多输入特征分析寄存器(MISR)和存储器(ROM)的控制端，所述被测电路(CUT)的输出端接多输入特征分析寄存器(MISR)的输入端，所述比较分析电路的输入端分别接多输入特征分析寄存器(MISR)的输出端与存储器(ROM)的输出端，PI为所述自测试控制电路的信号输入端，PO为所述比较分析电路的信号输出端，其特征在于它还包括用于产生伪随机测试图形的线性反馈移位寄存器LFSR和多路开关；所述线性反馈移位寄存器(LFSR)的输入端接存储器(ROM)，所述多路开关的一个输入端接线性反馈移位寄存器(LFSR)的输出端，所述多路开关的另一路输入端接存储器(ROM)，所述多路开关的输出端接至被测电路(CUT)的输入端。

2.一种混合模式的内建自测试方法，其特征在于：

第一步，通过多路开关选择线性反馈移位寄存器(LFSR)作为测试图形生成电路，调用存储器(ROM)中所存储的种子后生成所需的测试图形然后施加到被测电路(CUT)上，其输出响应经过多输入特征分析寄存器(MISR)分析后通过比较分析电路与存储器(ROM)中预存的特征响应进行比较，并给出通过/不通过的结果；

第二步，通过多路开关选择存储器(ROM)中存储的确定性测试图形作为被测电路(CUT)的测试图形，被测电路(CUT)的输出响应经多输入特征分析寄存器(MISR)分析后通过比较分析电路与存储器(ROM)中预存的特征响应进行比较，并给出通过/不通过的结果。

3.根据权利要求2所述的一种混合模式的内建自测试方法，其特征在于所述测试图形获取过程：对能够用伪随机测试图形描述的故障采用伪随机测试图形测试，通过设置故障找到合理的LFSR种子，所述合理的种子是采用了改进二进制粒子群算法进行优选后获得的，然后将该LFSR种子存储到存储器(ROM)中。

4.根据权利要求2所述的一种混合模式的内建自测试方法，其特征在于所述测试图形获取过程：对于具有抗伪随机测试的故障，则在电路中设置该故障，采用D算法生成相应的确定性测试图形，所述确定性测试图形采用粒子群算法进行排序，然后将排序后的确定性测试图形存储到存储器(ROM)中。

Images