CN101776730B - 一种集成电路的测试图形生成器及其测试方法 - Google Patents

Abstract

本发明涉及集成电路测试领域，公开了一种集成电路的测试图形生成器及其测试方法。该测试图形生成器包括可重构的单个位变化的循环码线性反馈移位寄存器，基于本原多项式的线性反馈移位寄存器，二维异或门阵列；与传统的测试图形生成器相比，硬件开销较小，重复的测试图形数量少，测试时间短，生成的测试图形均匀分布，能够获得较高的故障覆盖率；并且所生成的单跳变测试序列降低了被测电路输入端的转换次数，从而大大降低被测集成电路的测试功耗。

Description

一种集成电路的测试图形生成器及其测试方法

技术领域

本发明涉及集成电路测试领域，特别涉及一种集成电路的测试图形生成器及其测试方法。

背景技术

集成电路的内建自测试(Built-in-Self Test，简称BIST)结构中，线性反馈移位寄存器(Linear Feedback Shift Register，简称LFSR)通常用来构成测试图形生成器(Test Pattern Generator，简称TPG)和测试响应分析器(OutputResponse Analyzer，简称ORA)。目前用于BIST的测试方案主要分为两种，包括按时钟内建自测试(test-per-clock BIST)方案和按扫描内建自测试(test-per-scan BIST)方案，前者用于包含存储器结构的集成电路测试，后者用于含有扫描设计的集成电路测试。

目前，在按时钟内建自测试方案中，主要有：采用双速线性反馈移位寄存器(Dual Speed Linear Feedback Shift Register，简称DS-LFSR)的方法，随机存取扫描(Random Access Scan，简称RAS)方法，以及SIC(Single InputChange)序列生成方法。在按时钟内建自测试方案中，每个系统周期内，对被测电路(Circuit under Test，简称CUT)施加一个测试图形并捕获相应的测试响应，其优点在于测试时间短，对于许多电路的固定型故障(Stuck-at Fault，简称SAF)覆盖率高。该方案的主要缺点在于较大的面积开销以及不兼容包含扫描设计的集成电路。另外，在测试过程中，被测电路内的跳变密度显著高于其在正常工作模式下的跳变密度，这可能导致超额功耗，进而引起电路损坏，同时也增加了验证电路性能的难度。同样，SIC序列在降低测试功耗方面有着很好的应用前景，能将输入跳变降低到最小，进而降低电路内部节点的跳变活动，但是该方法的缺点在于硬件开销大和结构复杂。

发明内容

本发明的一个目的在于提供一种集成电路的测试图形生成器，能够产生SIC序列，而且硬件开销少、测试功耗低、测试时间短。

本发明的另一个目的在于提供上述集成电路的测试图形生成器的测试方法。

技术方案1：一种集成电路的测试图形生成器，其特征在于，包括可重构的单个位变化的循环码线性反馈移位寄存器，基于本原多项式的线性反馈移位寄存器，二维异或门阵列；所述可重构的单个位变化的循环码线性反馈移位寄存器的时钟频率为f_cyclic，生成序列J＝[J₁ J₂...J_n]，其中n为自然数，Johnson序列的生成端对应连接二维异或门阵列的横向输入端；所述的基于本原多项式的线性反馈移位寄存器的时钟频率为f_seed，其生成序列S＝[S₁ S₂...S_m]，其中m为自然数，种子序列的生成端对应连接二维异或门阵列的纵向输入端；所述二维异或门阵列输出测试序列X＝[X₁ X₂...X_N]，其中N为被测电路输入端的数目，并满足N＝m×n；所述可重构的单个位变化的循环码线性反馈移位寄存器，线性反馈移位寄存器，二维异或门阵列满足以下逻辑关系：

所述可重构的单个位变化的循环码线性反馈移位寄存器包含依次首尾串接的n个D触发器和一个具有控制输出选择的c_mode使能控制端的二输入多路选择器；所述二输入多路选择器的输出端连接第一个D触发器的输入端，两个输入端分别连接第n个D触发器的Q输出端和

输出端；n个D触发器的Q输出端构成Johnson序列J＝[J₁ J₂...J_n]的生成端。

技术方案2：上述集成电路的测试图形生成器的测试方法，其特征在于，包括以下步骤：

(1)线性反馈移位寄存器运行一个时钟频率为f_seed的时钟周期，生成一个种子序列S＝[S₁ S₂...S_m]；

(2)将c_mode使能控制端置为低电平时，可重构的单个位变化的循环码线性反馈移位寄存器中二输入多路选择器选通第n个寄存器的输出端，并工作在Johnson计数器模式下，每运行一个时钟频率为f_cyclic的时钟周期，生成一个Johnson序列J＝[J₁ J₂...J_n]；

(3)再将c_mode使能控制端设置为高电平，可重构的单个位变化的循环码线性反馈移位寄存器中多路选择器选通第n个寄存器的Q输出端，工作在环形移位寄存器模式下，每运行一个时钟频率为f_cyclic的时钟周期，生成一个Johnson序列J＝[J₁ J₂...J_n]，共产生n个Johnson序列；

(4)依次重复步骤(2)、(3)，直至生成2n²个Johnson序列，对应2n²个Johnson序列J＝[J₁ J₂...J_n]，异或门阵列相应地输出2n²个测试序列X＝[X₁ X₂...X_N]，其中N为被测电路输入端的数目，并满足N＝m×n；

(5)最后，依次重复步骤(1)～(4)，直至满足被测集成电路的故障覆盖率或测试长度的要求。

本发明的集成电路的测试图形生成器采用二维异或门阵列、位宽为n的可重构的单个位变化的循环码线性反馈移位寄存器和位宽为m的线性反馈移位寄存器构成，位宽为m和n远小于被测集成电路的原始输入端个数N，所生成的测试序列可在空间域减少测试图形转换次数。与传统伪随机测试图形器比较，测试效率相当，但硬件开销较小，测试功耗大大降低，测试长度短，测试时间短，故障覆盖率高，可以有效地提高测试质量和产品良品率。

附图说明

下面结合附图和具体实施方式对本发明做进一步详细说明。

图1为本发明的集成电路的测试图形生成器的结构示意图；

图2为可重构的单个位变化的循环码线性反馈移位寄存器结构示意图；

图3为可重构的单个位变化的循环码线性反馈移位寄存器工作在Johnson计数器模式下的结构示意图；

图4为可重构的单个位变化的循环码线性反馈移位寄存器工作在环形移位计数器模式下的结构示意图。

具体实施方式

参照图1，为本发明的集成电路的测试图形生成器，主要包括：可重构的单个位变化的循环码线性反馈移位寄存器(Reconfigurable-cyclic LFSR)1，线性反馈移位寄存器(LFSR)2以及二维异或门阵列(two-dimensional bit-XORarray)3。

可重构的单个位变化的循环码线性反馈移位寄存器(Reconfigurable-cyclicLFSR)1的时钟频率为f_cyclic，其生成Johnson序列J＝[J₁ J₂...J_n]，其中n为自然数。Johnson序列的生成端对应连接二维异或门阵列的横向输入端。

基于本原多项式的线性反馈移位寄存器(LFSR)2用来产生种子序列，其时钟频率为f_seed，生成种子序列S＝[S₁ S₂...S_m]，m为自然数。种子序列的生成端对应连接二维异或门阵列的纵向输入端。

二维异或门阵列(two-dimensional bit-XOR array)3的输出序列即为测试图形生成器输出的测试序列X＝[X₁ X₂...X_N]，其中N为被测电路输入端的数目，满足N＝m×n。

其中，测试序列X、Johnson序列J＝[J₁ J₂...J_n]和种子序列S＝[S₁ S₂...S_m]满足以下逻辑关系：

按照上述逻辑关系，连接电路形成集成电路的测试图形生成器。

在集成电路自测试模式下，基于本原多项式的线性反馈移位寄存器2在时钟频率为f_seed的时钟驱动下生成m位的种子序列S＝[S₁ S₂...S_m]。n位可重构的单个位变化的循环码线性反馈移位寄存器在时钟频率为f_cyclic的驱动下生成Johnson序列J＝[J₁ J₂...J_n]。二维异或门阵列包含N个两输入异或门，其中N为被测电路输入端的数目，满足N＝m×n，用于对种子序列S＝[S₁ S₂...S_m]和Johnson序列J＝[J₁ J₂...J_n]按位异或，得到测试序列X＝[X₁ X₂...X_N]。

在按时钟内建自测试(test-per-clock BIST)方案中，测试序列X＝[X₁ X₂...X_N]被加到被测组合逻辑集成电路的原始输入端。种子序列的位宽m和可重构的单个位变化的循环码线性反馈移位寄存器的位宽n的乘积等于被测电路输入的数目N。时钟f_seed运行一个周期，对应时钟f_cyclic运行2n²个周期，在时钟f_seed一个周期时间内可生成长度为2n²的SCI序列。

参照图2，可重构的单个位变化的循环码线性反馈移位寄存器包含：依次首尾串接的n个D触发器和一个具有控制输出选择的c_mode使能控制端的二输入多路选择器。二输入多路选择器的输出端连接第一个D触发器的输入端，两个输入端分别连接第n个D触发器的Q输出端和

输出端；n个D触发器的Q输出端构成Johnson序列J＝[J₁ J₂...J_n]的生成端。c_mode使能控制端为高电平选通第n个D触发器的Q输出端，低电平选通第n个D触发器的

输出端。

在可重构的单个位变化的循环码线性反馈移位寄存器结构中，设置c_mode使能控制端可以在测试过程中设置电路的工作模式。参照图3，当c_mode为低电平时，可重构的单个位变化的循环码线性反馈移位寄存器工作在Johnson计数器模式下，对应的时钟f_cyclic每运行一个周期就产生一个Johnson序列；参照图4，当c_mode为高电平时，可重构的单个位变化的循环码线性反馈移位寄存器的工作在环形移位寄存器模式下，对应的时钟f_cyclic运行2n周期就产生2n个测试序列。

本发明测试方法，基于上述的集成电路的测试图形生成器，具体包括以下步骤：

(1)线性反馈移位寄存器运行一个时钟频率为f_seed的时钟周期，生成一个种子序列S＝[S₁ S₂...S_m]；

(2)将c_mode使能控制端置为低电平时，可重构的单个位变化的循环码线性反馈移位寄存器中二输入多路选择器选通第n个寄存器的

输出端，并工作在Johnson计数器模式下，每运行一个时钟频率为f_cyclic的时钟周期，生成一个Johnson序列J＝[J₁ J₂...J_n]；

(3)再将c_mode使能控制端设置为高电平，可重构的单个位变化的循环码线性反馈移位寄存器中多路选择器选通第n个寄存器的Q输出端，工作在环形移位寄存器模式下，每运行一个时钟频率为f_cyclic的时钟周期，生成一个Johnson序列J＝[J₁ J₂...J_n]，共产生n个Johnson序列；

(4)依次重复步骤(2)、(3)，直至生成2n²个Johnson序列，对应2n²个Johnson序列J＝[J₁ J₂...J_n]，异或门阵列相应地输出2n²个测试序列X＝[X₁ X₂...X_N]，其中N为被测电路输入端的数目，并满足N＝m×n；

(5)最后，依次重复步骤(1)～(4)，直至满足被测集成电路的故障覆盖率或测试长度的要求。

本发明的可重构的单个位变化的循环码线性反馈移位寄存器1输出的Johnson序列与基于本原多项式的线性反馈移位寄存器2输出的种子序列S在二维异或门阵列(two-dimensional bit-XOR array)3中按位异或，从而得到测试序列X。

本发明的测试图形发生器中两个时钟的频率满足如下关系：

f_cyclic＝2n²×f_seed            (2)

即基于本原多项式的线性反馈移位寄存器的状态在2n²个f_cyclic时钟周期内保持不变。而在每个f_cyclic时钟周期内，二维异或门阵列中每列异或门单元的输出仅有一次跳变。对于被测集成电路的输入端而言，其平均输入跳变密度近似为：

$\frac{{2n}^2\×m}{{2n}^2\×(m\×n)}=\frac{1}{n}---\left(3\right)$

由(3)式可以看出，本发明的测试图形发生器能有效降低被测集成电路的输入端的跳变密度。

发明人将本发明的测试图形生成器所述应用于标准测试集电路ISCAS’85的实验中，实验中线性反馈移位寄存器(LFSR)根据本原多项式进行设计。

实验得到本发明的测试图形生成器TPG和采用普通LFSR的TPG(简称为LFSR型TPG)的功耗数据如表1所示。

表1本发明的TPG与LFSR型TPG的功耗比较表

表1中：P_avg为测试平均功耗，ΔP_avg表示以LFSR型TPG为比较基准，本发明的TPG测试平均功耗下降的比例数据。

从表1可以得出：本发明的TPG能将平均功耗降低20％-50％，因此，总体而言，本发明的TPG能够显著降低电路测试中平均功耗。

实验得到本发明的TPG和LFSR型TPG故障覆盖率及硬件开销的比较数据如表2所示。

表2本发明的TPG和LFSR型TPG故障覆盖率及硬件开销比较数据表

表2中：序列位宽表示相应电路输出序列的位数；测试长度表示用于测试的图形数目；SFC表示固定型故障覆盖率；面积开销表示以原始电路的面积为基准，两种TPG的硬件开销所占比例。对于标准测试集电路ISCAS’85中的电路，本发明的TPG与LFSR型TPG的固定型故障覆盖率基本相同。由此可以得出本发明的TPG的测试效率与LFSR型TPG基本相同。

实验中LFSR型TPG中D触发器包含Q和

两个输出端口，而可重构的单个位变化的循环码线性反馈移位寄存器中的D触发器被简化为仅有一个Q输出端口，这样可以降低本发明的TPG的硬件开销。本发明的TPG硬件开销用其相对于标准测试集电路面积的百分比来表示。对于标准测试集电路ISCAS’85中的电路，本发明的TPG硬件开销在6.67％-57.89％的范围内变化，而LFSR型TPG的硬件开销在7.28％-85.38％之间。

实验结果表明，本发明的TPG所产生的测试序列能够有效降低测试功耗，而其对测试效率和硬件开销的影响较小。

Claims (2)

1.一种集成电路的测试图形生成器，其特征在于，包括可重构的单个位变化的循环码线性反馈移位寄存器，基于本原多项式的线性反馈移位寄存器，二维异或门阵列；所述可重构的单个位变化的循环码线性反馈移位寄存器的时钟频率为f_cyclic，生成序列J＝[J₁ J₂...J_n]，其中n为自然数，Johnson序列的生成端对应连接二维异或门阵列的横向输入端；所述的基于本原多项式的线性反馈移位寄存器的时钟频率为f_seed，其生成序列S＝[S₁ S₂...S_m]，其中m为自然数，种子序列的生成端对应连接二维异或门阵列的纵向输入端；所述二维异或门阵列输出测试序列X＝[X₁ X₂...X_N]，其中N为被测电路输入端的数目，并满足N＝m×n；所述可重构的单个位变化的循环码线性反馈移位寄存器，线性反馈移位寄存器，二维异或门阵列满足以下逻辑关系：

(a)

所述可重构的单个位变化的循环码线性反馈移位寄存器包含依次首尾串接的n个D触发器和一个具有控制输出选择的c_mode使能控制端的二输入多路选择器；所述二输入多路选择器的输出端连接第一个D触发器的输入端，两个输入端分别连接第n个D触发器的Q输出端和

输出端；n个D触发器的Q输出端构成Johnson序列J＝[J₁ J₂...J_n]的生成端。

2.根据权利要求1所述集成电路的测试图形生成器的测试方法，其特征在于，包括以下步骤：

(1)线性反馈移位寄存器运行一个时钟频率为f_seed的时钟周期，生成一个种子序列S＝[S₁ S₂...S_m]；

(2)将c_mode使能控制端置为低电平时，可重构的单个位变化的循环码线性反馈移位寄存器中二输入多路选择器选通第n个寄存器的

输出端，并工作在Johnson计数器模式下，每运行一个时钟频率为f_cyclic的时钟周期，生成一个Johnson序列J＝[J₁ J₂...J_n]；

(3)再将c_mode使能控制端设置为高电平，可重构的单个位变化的循环码线性反馈移位寄存器中多路选择器选通第n个寄存器的Q输出端，工作在环形移位寄存器模式下，每运行一个时钟频率为f_cyclic的时钟周期，生成一个Johnson序列J＝[J₁ J₂...J_n]，共产生n个Johnson序列；

(4)依次重复步骤(2)、(3)，直至生成2n²个Johnson序列，对应2n²个Johnson序列J＝[J₁ J₂...J_n]，异或门阵列相应地输出2n²个测试序列X＝[X₁ X₂...X_N]，其中N为被测电路输入端的数目，并满足N＝m×n；

(5)最后，依次重复步骤(1)～(4)，直至满足被测集成电路的故障覆盖率或测试长度的要求。

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