CN1690724A - 测试半导体器件的电路和方法 - Google Patents

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Abstract

一种测试电路包括：寄存器电路、TAP控制器、图形生成电路和数据比较器；其中在数据按照复位指令被清除之后，数据被写入寄存器电路，寄存器电路在随后的复位指令输入之前保持该写入的数据；TAP控制器接收用于选择测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；图形生成电路按照寄存器电路中保持的数据生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；数据比较器与第二时钟同步地接收待测电路输出的数据，并按照测试图形和待测电路输出的数据评价性能。

Description

测试半导体器件的电路和方法
技术领域
本发明涉及一种例如内建式自测试(BIST)电路的测试电路，和用于测试高速半导体存储器或其它待测电路以及半导体集成电路器件的方法，半导体集成电路器件设置在同一半导体衬底上的包括测试电路和逻辑电路(例如，CPU)。
背景技术
已经提出了各种用于测试半导体集成电路，例如半导体存储器的性能的测试电路。例如，日本专利申请Kokai(已公开)公开第2004-93421，公开了用于测试同步动态随机存取存储器(SDRAM)的BIST电路。BIST电路接收测试输入图形(测试时钟tck、测试模式信号tms和测试数据输入信号tdi)，该输入图形是按照JTAG标准的标准串行接口信号，例如基于按照测试模式信号tms和测试数据输入信号tdi确定的测试模式选择信号ctrl生成测试图形(test pattern)，并使用生成的测试图形测试作为待测电路的SDRAM。
但是，上述传统的BIST电路在提供测试输入图形(测试时钟tck、测试模式信号tms和测试数据输入信号tdi)时用于测试SDRAM。因此，如果在测试SDRAM时输入测试图形被中断或修改，则测试可能中断或无效。
发明内容
本发明的一个目的是提供一种测试电路和测试方法，即使在测试期间输入测试图形被中断或修改，该方法也能够完成给定的测试而没有任何中断。
本发明的另一目的是提供一种利用测试电路的半导体集成电路器件，以便减小设计外形(footprint)和测试时间。
按照本发明，一种测试电路包括：寄存器电路、第一电路、第二电路和第三电路；其中在按照复位信号执行的复位指令清除数据之后，向寄存器电路中写入数据，寄存器电路在下一个复位信号执行的复位指令之前保持该写入的数据；第一电路接收用于选择将被施加用来测试待测电路的测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；第二电路按照寄存器电路中保持的数据生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；第三电路与第二时钟同步地接收待测电路输出的数据，并按照测试图形和待测电路输出的数据评价待测电路的性能。
此外，按照本发明，半导体集成电路器件包括形成在半导体衬底上的上述的测试电路；形成在该半导体衬底上的逻辑电路；形成在该半导体衬底上并连接到测试电路的第一电路及逻辑电路的第一公共布线；以及形成在该半导体衬底上并连接到第一公共布线的第一公共接线端。
此外，按照本发明的用于测试待测电路的方法，使用包括寄存器电路的测试电路，在按照由复位信号执行的复位指令清除数据之后，向寄存器电路中写入数据，在由随后的复位信号执行复位指令之前，该寄存器电路保持所写入的数据。该方法包括：为测试电路提供用于选择所应用的用来测试待测电路的测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；按照寄存器电路中保持的信号生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；与第二时钟同步地为测试电路提供从待测电路输出的数据，按照测试图形和待测电路输出的数据评价待测电路的性能。
附图说明
参照附图并阅读下面给出的详细说明，将更充分的理解本发明，附图是仅通过示例方式给出的因此本发明不限于此，其中：
图1给出了作为本发明第一实施例的测试电路的BIST电路、测试装置和SDRAM的示意性结构方块图；
图2给出了图1所示BIST电路的示意性结构的方块图；
图3给出了图1所示SDRAM的示意性结构的方块图；
图4给出了图2所示BIST控制电路的示意性结构的方块图；
图5给出了图4所示多位数据寄存器的一位单元数据寄存器的示意性结构的方块图；
图6是用于说明第一实施例的BIST电路操作的操作时序图；
图7给出了作为本发明第二实施例的半导体集成电路器件的系统LSI电路以及测试装置的示意性结构方块图；
图8给出了第二实施例的比较电路的示意性结构的方块图；
图9是用于说明第二实施例的半导体集成电路器件操作的操作时序图；
图10给出了另一个单元数据寄存器的示意性结构的方块图。
具体实施方式
从下面给出的详细说明将更清楚的了解本发明的其它应用范围。但是应当理解，表示本发明优选实施例的详细说明和具体示例仅是示例性的，因为各种变化和修改对于阅读过下面的详细说明的本领域技术人员来说是显而易见的。
第一实施例
图1给出了作为本发明第一实施例的测试电路的BIST电路1、连接到BIST电路1的测试装置65和作为待测电路的SDRAM 50的示意性结构方块图。图2给出了图1所示BIST电路1的示意性结构的方块图。
BIST电路1是用于生成待测电路SDRAM50(一种类型的半导体存储器)的指令的电路，以便测试SDRAM50。在图1中，BIST电路1连接到测试装置65。BIST电路1包括BIST控制电路10，图形生成电路20，数据比较器30和输出控制电路40，其中来自测试装置65的信号输入BIST控制电路10。BIST控制电路10的输出信号ctrl被提供给图形生成电路20和数据比较器30。数据比较器30的输出信号compout被提供给输出控制电路40。例如，BIST控制电路10、图形生成电路20、数据比较器30和输出控制电路40形成在同一半导体衬底上。
例如，BIST控制电路10接收来自测试装置65的用于选择SDRAM50等的测试模式的信号。在第一实施例中，BIST控制电路10接收作为满足JTAG标准的标准串行接口数据的测试时钟tck、测试模式信号tms、测试数据输入信号tdi和测试复位信号trstn，其中测试时钟tck是大约40MHz的第一时钟。BIST控制电路10与输入测试时钟tck同步地将表示测试模式选择结果的多位BIST控制信号ctrl输出到图形生成电路20。在第一实施例中，BIST控制电路10包括数据寄存器12A，数据寄存器12A是用于保持表示测试模式选择结果的BIST控制信号ctrl的电路。
图形生成电路20接收BIST控制信号ctrl和测试装置65提供的外部时钟exck(例如，100MHz或更高的外部时钟)。图形生成电路20响应输入BIST控制信号ctrl并与外部时钟exck同步地生成测试图形。测试图形包括作为SDRAM50输入信号的时钟sck(与外部时钟exck同步的时钟)，多位指令(控制信号)csb、rasb、casb和web，多位地址adr，和多位输入数据din。时钟sck，指令csb、rasb、casb和web，地址adr，和输入数据din被提供给SDRAM50。图形生成电路20还将输入数据din作为预期值输出到数据比较器30。
图形生成电路20输出的控制信号csb是低电位有效的片选(芯片选择)信号，用于在SDRAM50中选择一个存储单元阵列。图形生成电路20输出的控制信号rasb是低电位有效的行地址选通信号，用于锁定行地址并按照该行地址选择字线或刷新存储单元。图形生成电路20输出的控制信号casb是低电位有效的列地址选通信号，用于锁定列地址，并按照该列地址选择位线，进行读或写操作。图形生成电路20输出的控制信号web是低电位有效的写使能信号，用于确定由行地址和列地址所选存储单元的读或写模式。
数据比较器30与外部时钟exck同步地接收作为SDRAM50的测试结果的输出数据dout，BIST控制信号ctri和提供给SDRAM50的测试图形(例如，作为多位输入数据din的预期值)。数据比较器30比较作为预期值的输入数据din与SDRAM50的输出数据dout，并将表示输入数据din与输出数据dout是否匹配的比较结果compout输出到输出控制电路40。
输出控制电路40接收并保持比较结果compout。输出控制电路40以与来自测试装置65的外部时钟exck同步的方式，将对应于比较结果compout的测试数据输出信号tdo输出到测试装置65。
图3给出了图1所示SDRAM50的示意性结构的方块图。
当来自图1所示的图形生成电路20的指令csb、rasb、casb和web被提供给SDRAM50中的指令控制器51时，指令控制器51与时钟sck同步地输出多个用于控制整个SDRAM的控制信号。当指令控制器51输出的控制信号被提供给输入/输出(I/O)控制器52和I/O缓冲器53时，在I/O控制器52的控制下数据din被输入到I/O缓冲器53或从I/O缓冲器53输出数据dout。
当图形生成电路20提供的地址adr被提供给SDRAM50时，具有由内部行地址计数器54指定的输出地址的行地址缓冲器55保持该地址adr。地址adr由行地址译码器58-1和58-2译码，并且存储单元阵列61-1和61-2中对应的字线在字线驱动器59-1和59-2驱动下被选择。地址adr也被保持在具有由内部列地址计数器56指定的输出地址的列地址缓冲器57中。地址adr由列地址译码器60-1和60-2译码，并且存储单元阵列61-1和61-2中对应的位线被选择。I/O缓冲器53提供的输入数据din被写入与所选字线和所选位线连接的存储单元，或者从存储单元读取存储的数据。所读的数据由读出放大器62-1和62-2放大，然后作为输出数据dout从I/O缓冲器53输出。
参照图2，进一步说明第一实施例的BIST电路1的结构。
BIST控制电路10包括TAP控制器11和控制寄存器12。TAP控制器11的输出连接到控制寄存器12。TAP控制器11接收串行的测试时钟tck、测试模式信号tms和串行的测试数据输入信号tdi，并将寄存器控制信号S11输出到控制寄存器12。控制寄存器12接收寄存器控制信号S11、串行的测试数据输入信号tdi和测试复位信号trstn。控制寄存器12生成被设置为1(高电位)有效的多位BIST控制信号ctrl，在内部数据寄存器12A保持该信号ctrl，并将BIST控制信号ctrl(ctrl0、ctrl1、ctrl2)提供给图形生成电路20和数据比较器30。
图形生成电路20包括状态机21、指令生成电路22、地址生成电路23、数据生成电路24和缓冲器25。指令生成电路22、地址生成电路23和数据生成电路24连接到状态机21的输出，缓冲器25连接到状态机21的输入。当控制寄存器12提供的BIST控制信号ctrl变成高电位时，状态机21开始操作，与输入外部时钟exck同步地产生多种类型的状态，并输出用于控制指令生成电路22、地址生成电路23和数据生成电路24的控制信号。缓冲器25由外部时钟exck驱动，并将时钟sck提供给SDRAM50。
由于状态机21的控制，指令生成电路22生成多位指令csb、rasb、casb和web，地址生成电路23生成多位地址adr，且数据生成电路24生成多位输入数据din。这些信号作为测试信号被提供给SDRAM50。
数据比较器30根据BIST控制信号ctrl操作，并且包括触发器(FF)电路31，触发器电路31与外部时钟exck同步地从SDRAM50获取多位输出数据dout。在FF电路31的输出一侧，级联了用于比较数据的两输入异或门(XOR电路)32和用于比较数据的多输入XOR电路33。XOR电路32比较由FF电路31获取的SDRAM50的多位输出数据dout与由数据生成电路24提供的作为预期值的多位输入数据din。两个输入相异时XOR电路32的输出变为高，两个输入相同时XOR电路32的输出变为低。连接到XOR电路32输出的XOR电路33比较XOR电路32的个别输出信号，并将比较结果compout输出到输出控制电路40。
输出控制电路40包括两输入的逻辑或门(OR电路)41和触发器电路42。两输入的逻辑或门(OR电路)41接收比较结果compout和串行的测试数据输出信号tdo。FF电路42连接到OR电路41的输出端，并保持输出信号。FF电路42与外部时钟exck同步地保持OR电路41的输出信号，并将该保持的结果发送返回到OR电路41的输入端。FF电路42由测试复位信号trstn清除。如果比较结果compout为高，则输出控制电路40保持该信号，并与外部时钟exck同步地将对应于所保持的内容的串行测试数据输出信号tdo输出到测试装置65。该电路中保持的高信号由测试复位信号trstn清除。
图4给出了图1和图2所示BIST控制电路10的示意性结构的方块图。
BIST电路10中包括的TAP控制器11含有状态机11A，指令寄存器11B和指令译码器11C。BIST电路10中包括的控制寄存器12含有用于保持数据的多位数据寄存器12A，多位数据译码器12B和三输入的OR电路12C。
TAP控制器11的状态机11A按照提供的测试时钟tck和测试模式信号tms，通过输出控制信号来控制指令寄存器11B和控制寄存器12中的数据寄存器12A：时钟信号clock-IR、移位信号shift-IR和更新信号update-IR被提供给指令寄存器(IR)11B；时钟信号clock-DR、移位信号shift-DR和更新信号update-DR被提供给数据寄存器(DR)12A。指令寄存器11B按照测试数据输入信号tdi和状态机11A提供的控制信号(时钟信号clock-IR、移位信号shift-IR和更新信号update-IR)保持测试指令。指令寄存器11B的输出连接到指令译码器11C。指令译码器11C译码测试指令，并将寄存器控制信号S11输出到控制寄存器12。
控制寄存器12中的数据寄存器12A按照测试数据输入信号tdi、状态机11A提供的控制信号(时钟信号clock-IR、移位信号shift-IR和更新信号update-IR)以及控制信号ctrl_or保持作为测试模式选择结果的控制数据，其中控制信号ctrl_or是通过OR电路12C获得的逻辑OR。数据寄存器12A的输出连接到数据译码器12B。例如，数据译码器12B将控制数据译码成三个BIST控制信号ctrl(ctrl0、ctrl1和ctrl2)，并将该信号输出到图形生成电路20和数据比较器30。数据译码器12B的输出连接到OR电路12C。OR电路12C接收三个BIST控制信号ctrl0、ctrl1和ctrl2，并将逻辑OR作为控制信号ctrl_or输出到数据寄存器12A。
图5给出了图4所示多位数据寄存器12A中的一位单元数据寄存器12-n的示意性结构的方块图。
多位数据寄存器12A具有多个级联在移位数据输出侧的一位单元数据寄存器12A-n(n是正整数并且表示该寄存器处于级联的寄存器中的第n位置)。每个单元数据寄存器12A-n包括多路选(MUX)电路71，连接到MUX电路71之输出的FF电路72，连接到FF电路72之输出的第二MUX电路73，和连接到MUX电路73之输出的第二FF电路74。MUX电路71按照来自状态机11A的移位信号shift-DR选择从先前单元数据寄存器12A-n输入的输入数据Dn-1或移位数据SDn-1。FF电路72按照时钟信号clock-DR移位从MUX电路71输出的数据，并将该移位数据SDn输出到下一级单元数据寄存器12A-(n+1)。当测试复位信号trstn变为低时(在如图6所示的t5至t6期间)，FF电路72被复位。MUX电路73按照控制信号ctrl_or选择并输出来自FF电路72的移位数据SDn或来自FF电路74的数据Dn。FF电路74按照更新信号update-DR保持从MUX电路73输出的数据，并将该输出数据发送返回到MUX电路73的输入端。当测试复位信号trstn变为低时(在如图6所示的t5至t6期间)，FF电路74被复位。
在单元数据寄存器12A-n中，当移位信号shift-DR是“0”时，MUX电路71将输入数据Dn-1输出到FF电路72。当移位信号shift-DR是“1”时，MUX电路71将前一级单元数据寄存器12A-n所提供的移位数据SDn-1输出到FF电路72。FF电路72按照时钟信号clock-DR移位从MUX电路71输出的数据，并将该移位数据SDn发送到下一级单元数据寄存器12A-(n+1)和MUX电路73。当控制信号ctrl_or是“0”时，MUX电路73将移位数据SDn输出到FF电路74。当控制信号ctrl_or是“1”时，MUX电路73将FF电路74提供的数据Dn输出到FF电路74。FF电路74按照更新信号update-DR保持从MUX电路73提供的数据。MUX电路73和FF电路74形成数据锁存电路。
如上所述，单元数据寄存器12A-n能够按照控制信号shift-DR和时钟clock-DR移动由前一级单元数据寄存器12A-(n-1)提供的移位数据，并连续地将该数据发送到下一级单元数据寄存器12A-(n+1)。单元数据寄存器12A-n还能够按照更新信号update-DR，将保持在由MUX电路73和FF电路74形成的数据锁存电路中的数据输出到数据译码器12B。当控制信号ctrl_or是“1”时，不接受Ff电路72输出的数据，由MUX电路73和FF电路74形成的数据锁存电路中的数据仍被保持。只有当测试复位信号trstn变为低时该保持的数据被清除，并且不以其它方式被写入。由MUX电路73和FF电路74形成的数据锁存电路保持并输出该数据。
图6是用于说明第一实施例(第一实施例的测试方法)的BIST电路1操作的操作时序图。该时序图给出了SDRAM50的读操作。
首先将简要的说明用于测试SDRAM50的写操作。测试装置65向BIST电路1提供串行的测试时钟tck、测试模式信号tms、测试数据输入信号tdi和外部时钟exck。BIST电路1中的BIST控制电路10与测试时钟tck同步地输出多位BIST控制信号ctrl。图形生成电路20由多位BIST控制信号ctrl触发，并与外部时钟exck同步地生成和提供时钟sck，多位指令csb、rasb、casb和web，多位地址adr和多位输入数据din至SDRAM50。提供至SDRAM50的多位输入数据din被连续地写入图3所示的存储单元阵列61-1和61-2的存储单元中。
下面将参照图6说明SDRAM50的读操作。
当测试装置65在图6中时刻t0为BIST电路1提供测试时钟tck、测试模式信号tms和测试数据输入信号tdi时，将用于确定如地址扫描方法的测试模式的测试图形和数据输入到BIST控制电路10。来自测试装置65的外部时钟exck被提供给图形生成电路20中的缓冲器25，与外部时钟exck同步的时钟sck从缓冲器25输出并被提供给SDRAM50。
BIST控制电路10在时刻t1选择测试模式。对应的多位BIST控制信号ctrl变为高，并且与测试时钟tck同步地从控制寄存器12被输出到图形生成电路20和数据比较器30。在控制寄存器12中，当控制信号ctrl为高时，OR电路12C提供到数据寄存器12A的控制信号ctrl_or变高。然后，在BIST控制信号ctrl变低之前，数据寄存器12A中的FF电路74与测试时钟tck、测试模式信号tms和测试数据输入信号tdi无关(不考虑输入图形是否被中断或者图形的内容是否被改变)地保持并输出数据。
当BIST控制信号ctrl为高时，状态机11A被触发，并与外部时钟exck同步地操作。在图形生成电路20中，在时刻t2指令生成电路22产生指令csb、rasb、casb和web，并且地址生成电路23产生地址adr。指令csb、rasb、casb和web以及地址adr的测试图形被提供给SDRAM50。此外，数据生成电路24产生并提供输入数据din至SDRAM50和数据比较器30。
当控制信号csb为低时，控制信号rasb变低。然后，当控制信号casb为低时，从图3所示的存储单元阵列61-1和61-2中顺序的读取测试数据Q1、Q2、Q3、Q4等，并将其作为输出数据dout提供给数据比较器30。
在数据比较器30中，FF电路31由BIST控制信号ctrl驱动。FF电路31与外部时钟exck同步地获取输出数据dout。XOR电路32和33比较输出数据dout与预期值的输入数据din。如果输出数据dout与预期值的输入数据din匹配，则从XOR电路33输出的比较结果compout变低。如果数据不匹配，则比较结果compout变高。
如果在时刻t3来自SDRAM50的输出数据dout的数据Q3表示存在缺陷，则数据比较器30提供的比较结果compout变高。
在输出控制电路40中，在时刻t4将比较结果compout提供给OR电路41，并与外部时钟exck同步地被FF电路42获得，保持该状态。与外部时钟exck同步提供的测试数据输出信号tdo被送到测试装置65。测试装置65能够按照测试数据输出信号tdo基于通过/失败评价SDRAM50。
当测试装置65在时刻t5将测试复位信号trstn变为低时，数据寄存器12A中的FF电路72和74被复位，BIST控制信号ctrl变低。此外，输出控制电路40中的FF电路42被复位，测试数据输出信号tdo变低。
当测试装置65在时刻t6将测试复位信号trstn变为高时，能够重复时刻t0之后的操作。数据寄存器12A中的FF电路74在从时刻t1至时刻t6期间内(图6中测试时钟tck、测试模式信号tms和测试数据输入信号tdi的交叉排线画出的阴影部分表示的期间)保持数据输出，因此测试时钟tck、测试模式信号tms和测试数据输入信号tdi的任何输入状态都不影响BIST操作。
如上所述，第一实施例使用控制寄存器12，控制寄存器12在按照复位信号执行复位之后被写入，并且在按照随后的复位信号trstn执行复位之前(图6中时刻t1至时刻t6的期间内)保持该写入的数据。控制寄存器12保持该写入的数据，直到按照复位信号trstn被复位。输入到BIST电路1的数据的任何改变都不改变保持在控制寄存器12中的数据，除非按照复位信号trstn被复位。当通过根据保持在控制寄存器12中的数据生成测试图形、通过为SDRAM50提供基于该测试图形的数据、且通过按照从SDRAM50输出的数据dout评价SDRAM50的性能，而进行测试SDRAM50时，输入到控制寄存器12中的测试时钟tck、测试模式信号tms和测试数据输入信号tdi将不影响测试操作。因此，通过第一实施例的BIST电路1或测试方法，即使在测试期间输入到BIST电路1的测试图形(测试时钟tck、测试模式信号tms和测试数据输入信号tdi)被中断或修改，也能够完成给定的测试而没有任何中断。
在上述的实施例中，测试时钟tck是从测试装置65提供的，但是BIST电路1可以包括用于生成测试时钟tck的振荡器。
在上述的实施例中，外部时钟exck是从测试装置65提供的，但是BIST电路1可以包括用于生成外部时钟exck的振荡器。
第二实施例
图7给出了作为本发明第二实施例的半导体集成电路器件的系统LSI电路100以及连接到系统LSI电路100的测试装置65的示意性结构方块图。图8给出了第二实施例的比较电路的示意性结构的方块图。
在图8所示的比较系统LSI电路100a中，公共接线端pi1至pi3和po1连接到用于选择信号的选择器111a。选择器111a选择一个公共接线端，并将其连接到控制芯片110a中的BIST电路1a或逻辑电路130。该结构能够降低系统LSI电路100a的外部接线端的数量，但是会出现以下的问题。由于在通过使用BIST电路1a测试SDRAM50时不能中断向BOST电路1a输入测试图形，所以不能同时测试SDRAM50和逻辑电路130。因为选择器111a选择输入信号并将其送至BIST电路1a或逻辑电路130，所以由选择器111a中包括的元件导致的信号延迟将延迟测试操作。因为选择器111a含有多个转换模块(switching block)(图8中有四个转换模块)，所以系统LSI电路将具有较大的设计外形(footprint)。
第二实施例的半导体集成电路器件使用上述第一实施例的BIST电路1，因此能够同时测试SDRAM50和逻辑电路130，并且能够避免测试操作中的延迟和引脚的增加。
图7中所示的第二实施例的系统LSI电路100包括用于控制整个系统的控制芯片110和单片封装的SDRAM50。系统LSI电路100的封装具有用于电连接测试装置65的测试接线端模块(terminal block)pi1至pi5和po1。封装具有应用所需的其他的接线端(没有显示)。图7中所示的测试接线端模块是输入接线端pi1至pi5和输出接线端po1。
输入接线端pi1是公共接线端(第一时钟接线端)，用于通过公共布线101将第一时钟或测试时钟tck以及用于测试逻辑电路130的第三时钟clk提供给BIST电路1和逻辑电路130。输入接线端pi2是公共接线端(第一输入接线端)，用于通过公共布线102将测试模式信号tms和第一输入信号in1提供给BIST电路1和逻辑电路130。输入接线端Pi3是公共接线端(第二输入接线端)，用于通过公共布线103将测试数据输入信号tdi和第二输入信号in2提供给BIST电路1和逻辑电路130。输入接线端Pi4是用于将测试复位信号trstn提供给BIST电路1的接线端。输入接线端Pi5是用于将模式信号“mode”提供给选择器111的接线端。输出接线端Po1是用于将测试数据输出信号tdo从BIST电路1输出到外部或用于将输出信号“out”从逻辑电路130输出到外部的公共接线端。
控制芯片110包括选择器111、如图1和2(第一实施例)所示的BIST电路1、时钟发生装置和例如CPU的逻辑电路130，这些元件形成在单个半导体衬底上。选择器111选择内部测试数据输出信号tdo或输出信号“out”并将其输出到外部。时钟发生装置(例如，振荡器120)产生外部时钟exck。逻辑电路130执行用于控制整个系统LSI电路的逻辑处理。
选择器111的输出连接到输出接线端po1，其输入由测试数据输出信号tdo和输出信号“out”提供。选择器111按照模式信号“mode”选择测试数据输出信号tdo或输出信号“out”，并将选择的信号输出到输出接线端po1。选择器111包括门电路和其它的电路。
BIST电路1具有经由公共布线101连接到输入接线端pi1的测试时钟tck的接线端，经由公共布线102连接到输入接线端pi2的测试模式信号tms的接线端，经由公共布线103连接到输入接线端pi3的测试数据输入信号tdi的接线端，连接到输入接线端pi4的测试复位信号trstn的接线端，连接到选择器111的测试数据输出信号tdo的接线端，和外部时钟exck的输入接线端。BIST电路1还具有用于输入SDRAM50的输出数据dout的输入接线端，以及用于将被输入的信号(时钟sck，指令csb、rasb、casb和web，地址adr和输入数据din)输出到SDRAM50的接线端。
逻辑电路130具有经由公共布线101连接到输入接线端pi1的时钟clk的接线端，经由公共布线102连接到输入接线端pi2的输入信号in1的接线端，经由公共布线103连接到输入接线端pi3的输入信号in2的接线端，和连接到选择器111的输出信号out的接线端。逻辑电路130具有用于与测试时钟clk同步地对测试装置65所提供的测试输入信号in1和in2执行逻辑操作、并将测试结果作为输出信号“out”输出到测试装置65的功能。
图9是图7所示的系统LSI电路100的测试操作(测试方法)的操作时序图。
当测试开始时，测试装置65在步骤ST1为系统LSI电路100的输入接线端pi1至pi3提供输入信号。例如，输入信号被提供给逻辑电路130和BIST电路1，但是在步骤ST1提供了某种输入图形，因此该信号在BIST电路1中变得很重要。因此，测试模式信号tms和测试数据输入信号tdi(用于确定例如地址扫描方法的测试模式和测试图形的数据)与测试时钟tck同步地被提供给BIST电路1，BIST电路1被激活。
在步骤ST2，激活的BIST电路1与振荡器120提供的外部时钟exck同步地产生时钟sck，指令csb、rasb、casb和web和将被提供给SDRAM50的地址adr，并以步骤ST1中确定的测试模式测试SDRAM50。在步骤ST2(图6或图9中测试时钟tck、测试模式信号tms和测试数据输入信号tdi的交叉排线画出的阴影部分所表示的期间)，BIST电路1与外部时钟exck同步地工作，与任何其它输入信号无关。换言之，即使从公共接线端pi1、pi2并经由公共布线101、102和103提供了用于操作逻辑电路130的输入信号，BIST电路1的操作也不受影响。
例如，为了与BIST电路1并行地测试逻辑电路130，在步骤ST2，测试装置65向系统LSI电路100的输入接线端pi1至pi3提供输入信号。在步骤ST2给出了对于逻辑电路130重要的输入图形，并且选择器111按照模式信号“mode”选择逻辑电路130的输出信号“out”。逻辑电路130被测试，结果作为输出信号“out”从外部接线端po1提供给测试装置65，然后基于通过/失败评价逻辑电路130。
在步骤ST3，选择器111按照模式信号“mode”选择BIST电路1的测试数据输出信号tdo。SDRAM50的测试结果作为测试数据输出信号tdo从输出接线端po1提供给测试装置65，然后基于通过/失败评价SDRAM50。然后，测试装置65将测试复位信号trstn经由输入接线端pi4提供给BIST电路1。BIST1被复位，测试结束。
如上所述，系统LSI电路100或第二实施例的半导体集成电路器件包括逻辑电路130和BIST电路1(第一实施例的BIST电路)，即使在测试电路时输入到寄存器电路的测试图形被中断或修改，该BIST电路1也能够完成给定的测试而没有任何中断。因此，在BIST电路1测试SDRAM50(步骤ST2)的同时，能够通过公共接线端pi1、pi2和pi3以及公共布线101、102和103向逻辑电路130提供输入信号。因此，第二实施例的半导体集成电路器件在没有用于选择输入信号的电路(例如在图9所示比较电路中的大规模选择器111a)的情况下，能够向测试电路和逻辑电路提供信号，因此减少了引脚。此外，由于消除了传统的输入选择器所导致的信号延迟，所以能够执行高速测试。
修改的实施例
本发明不限于上述的第一和第二实施例的构造，下面所述的各种变化和修改是可能的。
第一实施例的单元数据寄存器12A-n中的数据锁存电路包括MUX电路73和FF电路74，如图5所示。像图10所示的单元数据寄存器12A-na一样，单元数据寄存器可以不包括图5所示的MUX电路73，并且可以被配置成用于将控制信号ctrl_or和更新信号update_DR输入至两输入的逻辑与门(AND电路)75，将AND电路75的输出信号输入至FF电路74的时钟输入端，并将FF电路74的数据输入端连接到FF电路72的数据输出端。这种配置使用AND逻辑，以便从更新信号update_DR获得选通时钟。数据能够以与图5所示结构中相同的方式保持在图10所示的结构中。
上述的第二实施例的半导体集成电路器件包括BIST电路1和一个并行连接的逻辑电路130，如图7所示。本发明也可应用到包括BIST电路1和多个并行连接的逻辑电路的半导体集成电路器件。
在上述的第一和第二实施例中，待测电路是SDRAM50。但是，本发明也可用于各种待测电路，包括例如静态RAM(SRAM)、快闪ROM和产品编程ROM(P2ROM)的半导体存储器以及例如逻辑电路的半导体集成电路。
如此说明了本发明，显而易见能以多种方式做出相同的改变。这种改变不能视为脱离本发明的实质和范围，所有的这种修改对本领域技术人员是很明显的，并且倾向于包含在权利要求书的范围内。

Claims (13)

1.一种测试电路，包括：
寄存器电路，在按照由复位信号执行的复位指令清除数据之后，向寄存器电路中写入数据，该寄存器电路在由下一个复位信号执行复位指令之前保持该写入的数据；
第一电路，其接收用于选择将被应用于测试待测电路的测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；
第二电路；其按照寄存器电路中保持的数据生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；以及
第三电路，其与第二时钟同步地接收待测电路输出的数据，并按照测试图形和待测电路输出的数据评价待测电路的性能。
2.如权利要求1所述的测试电路，进一步包括：
第四电路，其与第二时钟同步地将第三电路产生的评价结果输出到外部。
3.如权利要求1所述的测试电路，其中通过判断测试图形与待测电路输出的数据是否匹配来执行由第三电路实施的评价。
4.如权利要求1所述的测试电路，其中
第一时钟是从第一电路外部提供给第一电路的时钟；
第二时钟是第二和第三电路外部提供给第二和第三电路的时钟。
5.如权利要求1所述的测试电路，进一步包括：
产生第二时钟的振荡器。
6.如权利要求1所述的测试电路，其中第二时钟具有与待测电路的实际工作频率相同的频率。
7.一种半导体集成电路器件，包括：
形成在半导体衬底上的如权利要求1所述的测试电路；
形成在该半导体衬底上的逻辑电路；
形成在该半导体衬底上并连接到测试电路的第一电路和逻辑电路的第一公共布线；以及
形成在该半导体衬底上并连接到第一公共布线的第一公共接线端。
8.如权利要求7所述的半导体集成电路器件，其中第一公共接线端接收第一时钟或用于为逻辑电路的操作定时的第三时钟。
9.如权利要求7所述的半导体集成电路器件，其中第一公共接线端接收用于选择测试模式的信号或用于操作逻辑电路的数据。
10.如权利要求8所述的半导体集成电路器件，进一步包括：
形成在该半导体衬底上并连接到测试电路的第一电路和逻辑电路的第二公共布线；以及
形成在该半导体衬底上并连接到第二公共布线的、用于接收从测试电路输出的信号或从逻辑电路输出的信号的第二公共接线端。
11.一种用于测试待测电路的方法，使用包括寄存器电路的测试电路，在按照由复位信号执行的复位指令清除数据之后向寄存器电路中写入数据，在由随后的复位信号执行复位指令之前，该寄存器电路保持所写入的数据；该方法包括：
为测试电路提供用于选择将被应用于测试待测电路的测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；
按照寄存器电路中保持的数据生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；
与第二时钟同步地为测试电路提供从待测电路输出的数据，按照测试图形和待测电路输出的数据评价待测电路的性能。
12.如权利要求11所述的方法，进一步包括：
与第二时钟同步地将评价结果输出到外部。
13.如权利要求11所述的方法，其中通过判断测试图形与待测电路输出的数据是否匹配来执行评价。
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