CN1525490A - 测试半导体存储器件的方法和半导体存储器件的测试电路 - Google Patents

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Abstract

与具有频率为外时钟ECK频率的四倍的PLL时钟PCK同步，产生包括外部地址EAD的n个内部地址IAD，与PLL时钟PCK同步，产生n位内部写入数据ITD以写入RAM宏12中。此后，锁存外部地址EAD，与PLL时钟PCK同步产生包括外部地址EAD的n个内部地址IDA，与PLL时钟PCK同步从RAM宏12读取对应n个内部地址IAD的n位内部读取数据ITQ，并且输出在n个内部地址IAD中对应与锁存地址LAD一致的内部地址IAD的内部读取数据ITQ。

Description

测试半导体存储器件的方法和半导体存储器件的测试电路
技术领域
本发明涉及用于测试半导体存储器件的方法，用于半导体存储器件的测试电路，该半导体存储器件和半导体器件。更具体地，本发明涉及用于测试可否正常地对半导体存储器件写入数据和从半导体存储器件读取数据的方法，用于半导体存储器件的测试电路，包括该测试电路的半导体存储器件和包括SOC(芯片上的系统)(商标)的半导体器件等等。特别地，在SOC中，包括测试电路、半导体存储器件、CPU(中央处理器)、多个输入/输出装置等等的系统，它们全部通过总线彼此相连，被置于一块半导体芯片中。
背景技术
近年来，众所周知信息电子设备包括SOC(芯片上的系统)(商标)，其中包括半导体存储器件、CPU(中央处理器)、多个输入/输出器件等等的系统，它们全部通过总线彼此相连，被置于一块半导体芯片中。也是众所周知的用于测试上述SOC的功能和性能的各种方法也获得了发展。特别地，公知用于测试安装在SOC上的半导体存储器件的方法。例如，日本专利公开公报平7(1995)-78495中公开了用于测试半导体存储器件的这种方法。
图1勾画了用常规测试半导体存储器件的方法测试部分半导体器件的结构实例框图。
该实例的半导体器件包括：PLLC(锁相环电路)1；AGC(地址形成电路)2；DGC(数据生成电路)3；同步RAM宏4；DC(数据比较器)5；开关6至10。开关6至10在该实例的半导体器件的正常工作中都开启并在测试中都关闭。在测试中，PLLC1产生具有频率为外时钟ECK的四倍的内时钟ICK。在测试中，与内时钟ICK同步，AGC2产生将提供给RAM宏4的n位(n是自然数)的地址A0至An的LSB两位的地址。
在测试中，与内时钟ICK同步，DGC3生成对应外界提供的外部数据EDT的内部数据IDT。在测试中，与内时钟ICK同步，根据外界提供的写入启动信号WE，同步RAM宏4将DGC3提供的内部数据IDT存储到存储区域，该存储区域对应外界提供的MSB(n-2)位的地址A2至An和AGC2提供的LSB两位的地址A0及A1。在测试中，DC5将从同步RAM宏4读取的输出数据与外界提供的预期值模式相比较。
结果，DC5确定输出数据是否为交替的1和0的字符串以及它的第一数据与预期值图形是否一致并输出一个确定的结果TR。
本发明者意识到半导体存储器件的存储容量逐年增加。因此，增加芯片面积并提出图形的最小化。因而，在一个半导体存储器件中消除不能读取和写入数据的缺陷存储单元的产生就变得越来越困难。
为避免上述问题，以下面的方式常规执行存储单元的补救。特别地，在半导体存储器件中提供大于必要存储容量的存储单元(冗余存储单元)的额外行和列，在测试电特性等的检测步骤中，用冗余存储单元的行或它的列替换包括缺陷存储单元的行或包括缺陷存储单元的列。因而，提供了作为产品的半导体存储器件的产量。
为用冗余存储单元替换上述缺陷存储单元，需要执行用于半导体存储器件的每个存储单元的数据写入和读取并确定存储单元是正常存储单元还是缺陷存储单元。
然而，在用于测试半导体存储器件的上述常规方法中，DC5将从同步RAM宏4读取的4-位输出数据与外界提供的4-位预期值图形相比较并确定数据与图形是否彼此一致。因此，存在缺点，即使确定4-位输出数据与4-位预期值图形不一致，也不可能确定对应该4-位输出数据的四个存储单元的哪一个是无用的(故障的)。因此，用于测试半导体存储器件的上述常规方法不能用于上述的检测步骤。
在上述要点上，可实现下面描述的高速确定。特别地，通过与用于半导体存储器件作为高速内时钟ICK的相同时钟同步一次一个地从外界提供地址，来逐位执行数据的写入和读取以高速确定一个对应的存储单元是可用的(合格的)还是无用的(故障的)。
然而，在上述检测步骤中，需要执行算术处理以确定形成在半导体晶片上的哪一个半导体存储器件的哪一个存储单元是缺陷存储单元并将其结果存储到称为故障存储器件的存储装置中。
因此，上述算术处理不能跟上这种高速测试方法。因而，这种方法不能用于前述的检测步骤。
考虑上述情况实施本发明。本发明的目的是提供一种用于测试半导体存储器件的方法，该方法能获得逐个对应一个外部地址的读取数据，即使使用通过倍增低速外时钟获得的高速内时钟、用于半导体存储器件的一种测试电路，半导体存储器件和一种半导体器件。
发明内容
在根据本发明的用于测试半导体存储器件的方法中，第一步，首先，与具有频率为外时钟频率的n倍(n使自然数)并同步于外时钟的高速时钟同步，生成包括外部地址的内部地址，提供该外部地址用于为将被写入半导体存储器件的存储单元的1位指定数据的存储区域。同时，与高速时钟同步产生对应n个内部地址的n位内部写入数据。
第二步，锁存外部地址，该外部地址用于为将从存储单元读取的1位指定数据存储区域，并与高速时钟同步形成包括外部地址的n个内部地址。同时，与高速时钟同步从存储单元读取对应n个内部地址的n位内部读取数据，以及从n个内部地址中输出对应与锁存的外部地址一致的内部地址的内部读取数据。
附图说明
图1是对其运用测试常规半导体存储器件的方法的部分半导体器件的结构实例框图。
图2是对其运用本发明一个实施例的用于测试半导体存储器件的方法的部分半导体存储器件的结构框图。
图3是包括于半导体存储器件的高速地址形成电路16的结构框图。
图4是包括于半导体存储器件的高速数据生成电路17的局部结构框图。
图5是表示PLL时钟PCK、外时钟ECK、测试开关信号HSPT、内时钟ICK、和时钟CK在高速控制信号产生电路15和连接开关电路18中的关系的时序图。
图6是说明用于测试半导体存储器件的该方法的时序图。
图7是说明用于测试半导体存储器件的该方法的流程图。
图8是说明测试半导体存储器件的该方法的另一个时序图。
具体实施方式
现在参考示例性的实施例在此描述本发明。本领域技术人员可知使用本发明的教导可实现一些可替换的实施例并且本发明不限于解释目的的实施例。
首先，参考附图，详细描述本发明的实施例。
图2是对其运用本发明第一个实施例的用于测试半导体存储器件的方法的部分半导体存储器件结构框图。
该实施例的半导体存储器件包括测试电路11和RAM宏12。测试电路11包括：PLL控制电路(PLLCTC)13；PLLC14；高速控制信号产生电路15；高速地址形成电路16；高速数据生成电路17；连接开关电路18；控制总线19至22。
PLL控制电路13基于分别由外界提供外时钟ECK、外部芯片选择信号ECSB、外部写入启动信号EWEB、测试开关信号HSPT和外部地址EAD通过控制总线19控制PLLC14。
外部芯片选择信号ECSB是能接收外界提供的命令的低有源信号。
特别地，当外部芯片选择信号ECSB在“L”电平时，测试电路11能接收写入命令WCM或者读取命令RCM，该写入命令指令将外界提供的外部写入数据ETD写入到RAM宏12，该读取命令指令向外读出从RAM宏12读取的读取数据TQ。
另一方面，当外部芯片选择信号ECSB在“H”电平，测试电路11在不能接收命令的NOP(不工作)状态。
外部写入启动信号EWEB是能将外界提供的外部写入数据ETD写入RAM宏12或向外读取从RAM宏12读取的读取数据TQ的低有源信号。
特别地，如果当外部芯片选择信号ECSB在“L”电平时外部写入启动信号EWEB也在“L”电平，与外时钟ECK的上升同步测试电路11接收写入命令WCM。
另一方面，如果当外部芯片选择信号ECSB在“L”电平时外部写入启动信号EWEB在“H”电平，测试电路11接收读取命令RCM。
测试开关信号HSPT是指令使用从“H”电平的PLLC14输出的PLL时钟PCK的高速测试并指令使用从“L”电平的外界提供的外时钟ECK的常规测试的信号。
通过PLL控制电路13控制PLLC14。在高速测试中，PLLC14产生具有外时钟ECK频率的n倍(n是自然数，例如4)并与外时钟ECK同步的PLL时钟PCK。高速控制信号产生电路15产生内部芯片选择信号ICSB和内部写入启动信号IWEB，其根据分别从外界提供的外时钟ECK、外部芯片选择信号ECSB、外部写入启动信号EWEB、测试开关信号HSPT和外部地址EAD被用于高速测试中。同时，当测试开关信号HSPT在“H”电平时，高速控制信号产生电路15输出PLLC14提供的PLL时钟PCK作为内时钟ICK。
如图3所示，高速地址形成电路16包括：外部地址提取/锁存电路21；内部地址形成电路22；和控制总线23。在读取命令RCM接收后提供的提取和锁存外部地址EAD之后，外部地址提取/锁存电路21将外部地址EAD提供给高速数据生成电路17作为锁存地址LAD。
而且，外部地址提取/锁存电路21通过控制总线23将提取的外部地址EAD传送给内部地址形成电路22。外部地址EAD用于指定将从RAM宏12读取的1-位的数据的存储区域。与PLL时钟PCK上升同步，内部地址形成电路22形成包括通过控制总线23从外部地址提取/锁存电路21提供的外部地址EAD的四个内部地址IAD。例如，当外部地址EAD是(2，0)，四个内部地址IAD是(0，0)、(1，0)、(2，0)和(3，0)。这里，在(x，y)中的x是十六进制表示的二进制4-位行地址以及这里的y是十六进制表示的二进制4-位列地址。
在高速测试写入中，基于分别从外界提供的外时钟ECK、外部芯片选择信号ECSB、外部写入启动信号EWEB、测试开关信号HSPT和外部地址EAD以及从PLLC14提供的PLL时钟PCK，，高速数据生成电路17生成对应包括RAM宏12的外部地址EAD的n位地址AD的n位内部写入数据ITD。
而且，在高速测试读取中，基于分别从外界提供的外时钟ECK、外部芯片选择信号ECSB、外部写入启动信号EWEB、测试开关信号HSPT和外部地址EAD以及从PLLC14提供的PLL时钟PCK，高速数据生成电路17从RAM宏12读取并通过连接开关电路18提供的n-位内部读取数据ITQ选择对应外部地址EAD的1位读取数据并输出选择的读取数据作为外部读取数据ETQ。
如图4所示，高速数据生成电路17包括读取数据选择电路24和数据-输出缓冲电路25。读取数据选择电路24包括：“同”门31至38；2-输入“与”门39至47；3-输入“与”门48；“或非”门49；反相器50至52；延迟器53；开关信号产生电路54；和传输门55和56。
当包括于从外部地址提取/锁存电路21提供的锁存地址LAD中的行地址的第一位Lx0与包括于从内部地址形成电路22提供的内部地址IAD中的行地址的第一位ix0彼此一致时，”同”门31输出“H”电平的输出数据。
同样地，当包括于锁存地址LAD中的行地址的第二位Lx1与包括于内部地址IAD中的行地址的第二位ix1彼此一致时，“同”门32输出“H”电平的输出数据。当包括于锁存地址LAD中的行地址的第三位Lx2与包括于内部地址IAD中的行地址的第三位ix2彼此一致时，“同”门33输出“H”电平的输出数据。当包括于锁存地址LAD的行地址的第四位Lx3与包括于内部地址IAD的行地址的第四位ix3彼此一致时，“同”门34输出“H”电平的输出数据。
而且，当包括于从外部地址提取/锁存电路21中提供的锁存地址LAD中的列地址的第一位Ly0与包括于从内部地址形成电路22提供的内部地址IAD中的列地址的第一位iy0彼此一致时，”同”门35输出“H”电平的输出数据。
同样地，当包括于锁存地址LAD中的列地址的第二位Ly1与包括于内部地址IAD中的列地址的第二位iy1彼此一致时，“同“门36输出“H”电平的输出数据。当包括于锁存地址LAD中的列地址的第三位Ly2与包括于内部地址IAD中的列地址的第三位iy2彼此一致时，“同”门37输出“H”电平的输出数据。当包括于锁存地址LAD中的列地址的第四位Ly3与包括于内部地址IAD中的列地址的第四位iy3彼此一致时，“同”门38输出“H”电平的输出数据。
2-输入”与”门39获得”同”门31的输出数据和”同”门32的输出数据的逻辑乘积。2-输入”与”门40获得”同”门33的输出数据和”同”门34的输出数据的逻辑乘积。2-输入”与”门41获得”与”门39的输出数据和”与”门40的输出数据的逻辑乘积。2-输入”与”门42获得”同”门35的输出数据和”同”门36的输出数据的逻辑乘积。2-输入”与”门43获得”同”门37的输出数据和”同”门38的输出数据的逻辑乘积。2-输入”与”门44获得”与”门42的输出数据和”与”门43的输出数据的逻辑乘积。
反相器50反相PLL时钟PCK。2-输入”与”门45获得反相器50的输出数据和读取启动信号RE的逻辑乘积。读取启动信号RE是变成“H”电平的信号以在外时钟ECK的一个周期中从RAM宏12读取4-位数据并且该信号由高速控制信号产生电路15提供。3-输入“与”门48获得“与”门41、44和45的输出数据的逻辑乘积并输出它们的结果作为选择信号RHIT。延迟器53将读取启动信号RE延迟外时钟ECK的一个周期。反相器51使延迟器53的输出数据反相。“或非”门49获得外时钟ECK和反相器51的输出数据的逻辑和，并反相它们的结果以及输出该结果作为数据启动信号DE。开关信号产生电路54产生通过选择信号RHIT的上升变化的开关信号RHS。2-输入”与”门46获得选择信号RHIT和开关信号RHS的逻辑乘积。当“与”门46的输出信号是“H”电平时，传输门55只输出对应4-位内部读取数据ITQ中的外部地址EAD的奇数1-位数据，该4-位内部读取数据ITQ从RAM宏12读取出并通过连接开关电路18提供。反相器52反相开关信号RHS。2-输入“与”门47获得选择信号RHIT和反相器52的输出数据的逻辑乘积。当“与”门47的输出信号是“H”电平时，传输门56只输出对应4-位内部读取数据ITQ中的外部地址EAD的偶数1-位数据，该4-位内部读取数据ITQ从RAM宏12读取出并通过连接开关电路18提供。
数据-输出缓冲电路25包括：除法电路61；”与”门62和63；锁存器64至66；传输门67和68；反相器69至75。除法电路61由延迟触发器(DFF)构成并输出通过将外时钟ECK一分为二获得的分开的时钟ECKS。”与”门62获得等分时钟ECKS和数据启动信号DE的逻辑乘积。锁存64包括反相器70和71并锁存传输门55的输出数据。当”与”门62的输出数据是“H”电平，传输门67与外时钟ECK的下降同步输出锁存器64的输出数据。反相器69将分开的时钟ECKS反相。”与”门63获得反相器69的输出数据和数据启动信号DE的逻辑乘积。锁存器65包括反相器72和73并锁存传输门56的输出数据。当”与”门63的输出数据在“H”电平，传输门68与外时钟ECK的下降同步输出锁存65的输出数据。锁存器66包括反相器74、75和，在锁存传输门67或68的输出数据之后，输出锁存的数据作为外部读取数据ETQ。
当测试开关信号HSPT在“L”电平时，图2所示的连接开关电路18向RAM宏12提供外部地址EAD、外时钟ECK、外部写入数据TD，外部芯片选择信号ECSB和外部写入启动信号EWEB，它们从外界提供，分别作为地址AD、时钟CK、写入数据TD、芯片选择信号CSB和写入启动信号WEB。同时，连接开关电路18将向外输出从RAM宏12读取的数据作为外部读取数据TQ。
其间，当测试开关信号HSPT在“H”电平时，连接开关电路18将从高速地址形成电路16提供的内部地址IAD、从高速控制信号产生电路15提供的内时钟ICK、内部芯片选择信号ICSB、从高速数据生成电路17提供的内部写入启动信号IWEB和内部写入数据ITD提供给RAM宏12，以分别作为地址AD、时钟CK、写入数据TD、芯片选择信号CSB和写入启动信号WEB。同时，连接开关电路18将从RAM宏12读取的数据提供给高速数据生成电路17以作为内部读取数据ITQ。
基于从连接开关电路18提供的写入启动信号WEB，RAM宏12与由连接开关电路18提供的时钟CD同步将由连接开关电路18提供的写入数据TD存储到对应由连接开关电路18提供的地址AD的存储区域中。
此外，与连接开关电路18提供的时钟CD同步，RAM宏12从对应由连接开关电路18提供的地址AD的存储区域读取读取数据TQ。
这里，图5表示在高速控制信号产生电路15与连接开关电路18中的PLLK时钟PCK、外时钟ECK、测试开关信号HSPT、内时钟ICK、和时钟CK之间的关系。在正常测试中，图5(3)所示的测试开关信号HSPT在“L”电平，图5(1)所示的PLL时钟PCK并不提供给高速控制信号产生电路15并且连接开关电路18将图5(2)所示的外时钟ECK提供给RAM宏12以作为时钟CK(见图5(5))。另一方面，在高速测试中，图5(3)所示的测试开关信号HSPT在“H”电平，将图5(1)所示的PLL时钟PCK提供给高速控制信号产生电路15，由此高速控制信号产生电路15将图5(1)所示的PLL时钟PCK提供给连接开关电路18作为图5(4)所示的内时钟ICK。因此，连接开关电路18将图5(4)所示的内时钟ICK提供给RAM宏12作为时钟CK(见图5(5))。
接下来，描述在具有上述结构的半导体存储器件中的测试方法。首先，参考图6所示的时序图图解描述该测试方法。在测试开关信号HSPT被设置为图6(3)所示的“H”电平之后，在设置周期TS中，设置图6(1)所示的外时钟ECK的每周期PLLC14产生的PLL时钟PCK(见图6(2))的脉冲数n(n是自然数)、用于形成内部地址IAD的方法和用于生成内部写入数据ITD的方法。作为该设定方法的一个实例，在测试开关信号HSPT在“H”电平并且外部芯片选择信号ECSB也在“H”电平的情况下，存在一种情况：其中外部写入启动信号EWEB被设定为“L”电平，地址键进入外部地址EAD并且通过外时钟ECK的上升获得模式引入。这里，用于形成内部地址IAD的方法意味着下面三种模式中任何一种，例如：通过顺次增加第一给定外部地址EAD的地址来形成n个内部地址IADk(＝EAD)(k是自然数)、IADk+1(＝EAD+1)、...、IADk+n-1(＝EAD+n-1)；通过顺次减少第一给定外部地址EAD的地址来形成n个内部地址IADk(＝EAD)(k是自然数)、IADk-1(＝EAD-1)、...、IADk-n+1(＝EAD-n+1)；产生包括第一给定外部地址EAD并每隔n个隔开的n个内部地址IAD0、IAD1、...、IADk(＝END)(k是自然数)，IADn-1。此外，用于生成内部写入数据ITD的方法意味着下面四种模式中的任何一种，例如：连续生成n个值“1“；连续生成n个值“0”；交替重复值“1”和“0”如“101010...”；以及交替重复值“0”和“1”如“010101...”。
接下来，如图6(4)和(5)所示，在写入周期TW中，外部芯片选择信号ECSB被设定在“L”电平并且外部写入启动信号EWEB被设定在“L”电平预定周期。因而，测试电路11接收写入命令WCM。其后，如图6(8)和(6)所示，将被写入RAM宏12的外部写入数据ETD和用于指定写入外部写入数据ETD的存储区域的外部地址EAD被从外界提供给测试电路11。在图6(8)中，“0”表示外部写入数据ETD为值“0”。此外，在图6(6)中，“0”表示外部地址EAD是(0，0)，也就是，行地址是二进制4-位值“0000”而列地址是二进制4-位值“0000”。
在该写入周期TW中，如图6(9)所示，在高速数据生成电路17中产生用于外时钟ECK的一个周期的n位内部写入数据ITD并且内部写入数据ITD的这些n位被写入对应用于n位(见图6(7))内部地址IAD的RAM宏12的存储区域，所述n位的内部地址形成于高速地址生成电路16中。在这种情况中，根据用于生成内部写入数据ITD的方法和用于形成内部写入地址IAD的方法执行内部写入数据ITD的生成和内部地址IAD的形成，其设定在前面的设定周期TS中。在图6(9)中，“0至n-1”表示根据用于生成内部写入数据ITD的方法在高速数据生成电路17中生成n个内部写入数据ITD，其设定在前面的设定周期TS中。在图6(7)中，从图左边的第一个“0至n-1”表示根据用于形成内部地址IAD的方法形成的n个内部地址IAD通过连接开关电路18提供给RAM宏12，内部地址IAD的形成方法设定在前面的设定周期TS中。此外，在图6(12)中，从图左边的第一个“0至n-1”表示n个内部地址IAD通过连接开关电路18从高速地址形成电路17提供给RAM宏12，并且根据n个内部地址IAD执行n个写入数据TD的写入操作。
注意，在上述写入周期TW之后的外时钟ECK的各个周期中，通过用n增加或减少外部地址EAD获得的新的外部地址EAD被提供给测试电路11并重复提供外部数据ETD的操作，因而，可将需要的数据写入RAM宏12的所有存储区域。
接下来，在第一读取周期TR1，如图6(4)和(5)所示，外部芯片选择信号ECSB被设定在“L”电平，并且外部写入启动信号EWEB被设定在“H”电平。因而，测试电路11接收读取命令RCM。此后，如图6(6)所示，从外界提供外部地址EAD给测试电路11，该外部地址EAD用于指定从RAM宏12读取作为外部读取数据ETQ的数据的存储区域。在图6(6)中，“0”表示外部地址EAD是(0，0)，也就是，行地址是二进制4-位值“0000”和列地址是二进制4-位值“0000”。
在该第一读取周期TR1中，如图6(7)所示，对应用于外部时钟ECK一个周期的外部地址EAD的n位的内部地址IAD形成于高速地址形成电路16中。根据用于形成内部地址IAD的方法执行在这种情况内部地址IAD的形成，其在前面的设定周期TS中设定。在图6(7)中，从图左边的第二“0至n-1”表示根据用于形成内部地址IAD的方法形成的n个内部地址IAD，形成内部地址IAD的方法设定在前面的设定周期TS中，n个内部地址IAD被提供给RAM宏12。此外，在图6(12)中从图左边的第二“0至n-1”表示根据通过连接开关电路18从高速地址形成电路17提供n个内部地址IAD在RAM宏12中执行n个读取数据TQ的读取操作。
因此，如图6(10)所示，从对应n个RAM宏12的内部地址IAD的存储区域读取n个读取数据TQ并通过连接开关电路18将其提供给高速数据生成电路17作为n个内部读取数据ITQ。因此，如图6(11)所示，高速地址形成电路17从n个内部读取数据ITQ中选择逐个对应外部地址EAD的1-位内部读取数据ITQ并向外输出选择的数据外部读取数据ETQ。
因此，在该第一读取周期TR1之后的外时钟ECK的各自周期中，重复对测试电路11提供新地址EAD的操作，该新地址EADD通过给外部地址EAD加1获得。因此，可从RAM宏12的所有存储区域读取需要的数据。图6表示了第2至第4读取周期TR2至TR4。
接下来，参考图7所示的流程图以及图8所示的时序图，将详细描述前面的第一至第四读取周期TR1到TR4。这里，作为一个实例，描述上述n为4的情况，也就是，PLL时钟PCK具有四倍于外时钟ECK的频率，并且顺次获得(2，0)、(3，0)、(0，0)和(1，0)作为外部地址EAD。
首先，当在测试电路11中接收读取命令RCM时(图7的步骤SP1)，在图8(1)(步骤SP2)所示的外时钟ECK的第一读取周期TR1中，图3所示的外部地址提取/锁存电路21提取图8(2)所示的外部地址EAD(在这种情况为(2，0)。同时，与外时钟ECK的上升同步，PLL14输出具有用于外时钟ECK的一个周期的四个脉冲的PLL时钟PCK(见图8(5))，也就是，具有四倍于外时钟ECK(步骤SP3)的频率。同时，将外部芯片选择信号ECSB和外部写入启动信号EWEB提供给高速控制信号产生电路15、高速地址形成电路16和高速数据生成电路17(步骤SP4)。接下来，图3所示的外部地址提取/锁存电路21锁存外部地址EAD并将锁存的外部地址EAD提供给高速数据生成电路17作为锁存地址LAD(在这种情况为(2，0))(见图8(4))(步骤SP5)。同时，外部地址提取/锁存电路21通过控制总线23将外部地址EAD传送给内部地址形成电路22(步骤SP6)。
接下来，在图8(1)所示的外时钟ECK的第二读取周期TR2中，外部地址提取/锁存电路21提取图8(2)(步骤SP2)中所示的外部地址EAD(在这种情况为(3，0))。此后，外部地址提取/锁存电路21锁存外部地址EAD并将锁存的外部地址EAD提供给高速数据生成电路17作为锁存地址LAD(在这种情况为(3，0))(见图8(4))(步骤SP5)。同时，外部地址提取/锁存电路21通过控制总线23将外部地址EAD传送给内部地址形成电路22(步骤SP6)。
同时，与PLL时钟PCK的上升同步，内部地址形成电路22形成包括从外部地址提取/锁存电路21通过控制总线23提供的外部地址EAD(在这种情况为(2，0))的四个内部地址IAD(在这种情况为(0，0)、(1，0)、(2，0)、和(3，0))(见图8(6))(步骤SP7)。而且，在图8(1)所示的外时钟ECK的第一和第二读取周期TR1和TR2中，与上述操作并行，高速控制信号产生电路15基于外部芯片选择信号ECSB以及外部写入启动信号EWEB产生内部芯片选择信号ICSB和内部写入启动信号IWEB。同时，根据PLL时钟PCK和外部地址EAD，高速控制信号产生电路15产生图8(7)所示的读取启动信号RE(步骤SP8)。
因此，四个内部地址IAD通过连接开关电路18被提供给RAM宏12作为四个地址AD(在这种情况下(0，0)、(1，0)、(2，0)、(3，0))。因此，与连接开关电路18提供的时钟CK同步从对应于RAM宏12的四个地址的存储区域读取四条(piece)读取数据TQ，并通过连接开关电路18将其提供给高速数据生成电路17作为四条内部读取数据ITQ(在这种情况为4位数据Q0至Q3)(见图8(8))(步骤SP9)。在高速数据生成电路17中，在图4所示的读取数据选择电路24中，将包括于从外部地址提取/锁存电路21提供的锁存地址LAD中的行地址(Lx3、Lx2、Lx1、Lx0)与包括于从内部地址形成电路22提供的内部地址IAD中的行地址(ix3、ix2、ix1、ix0)彼此进行比较。同时，将包括于锁存地址LAD中的列地址(Ly3、Ly2、Ly1、Ly0)与包括于内部地址IAD中的列地址(iy3、iy2、iy1、iy0)彼此相比较。当行地址的所有位与列地址的所有位彼此一致时，与PLL时钟PCK同步，从3-输入”与”门48输出图8(9)所示的“H”电平的选择信号RHIT。因此，从传输门55只输出对应图8(8)所示的四条内部读取数据ITQ中的外部地址EAD(在这种情况为(2，0))的奇数的1-位数据。
接下来，在图8(1)所示的外时钟ECK的第三读取周期TR3中，外部地址提取/锁存电路21提取图8(2)所示的外部地址EAD(在这种情况为(0，0))(步骤SP2)。此后，外部地址提取/锁存电路21锁存外部地址EAD并将锁存的外部地址EAD提供给高速数据生成电路17作为锁存地址LAD(在这种情况为(0，0))(见图8(4))(步骤5)。同时，外部地址提取/锁存电流21通过控制总线23将外部地址EAD传送给内部地址形成电路22(步骤SP6)。
同时，与PLL时钟PCK的上升同步，内部地址形成电路22形成四个内部地址IAD(在这种情况为(0，0)、(1，0)、(2，0)和(3，0))(见图8(6)，该四个内部地址IAD包括通过控制总线23从外部地址提取/锁存电路21提供的外部地址EAD(在这种情况为(3，0))(步骤SP7)。而且，在图8(1)所示的外时钟ECK的第一和第二读取周期TR1和TR2中，与上述操作并行，高速控制信号产生电路15基于外部芯片选择信号ECSB和外部写入启动信号EWEB产生内部芯片选择信号ICSB和内部写入启动信号IWEB。同时，根据PLL时钟PCK和外部地址EAD，高速控制信号产生电路15产生图8(7)所示的读取启动信号RE。(步骤SP8)。
因此，通过连接开关电路18将四个内部地址IAD提供给RAM宏12作为四个地址AD(在这种情况为(0，0)、(1，0)、(2，0)和(3，0))。因此，与从连接开关电路18提供的时钟CK同步，从对应RAM宏12的四个地址AD的存储区域读取四条读取数据TQ并通过连接开关电路18将其提供给高速数据产生电路17作为四条内部读取数据ITQ(在这种情况为4-位数据Q0至Q3)(见图8(8))(步骤SP9)。在高速数据产生电路17中，在图4所示的读取数据选择电路24中，将包括于从外部地址提取/锁存电路21提供的锁存地址LAD的中行地址(Lx3、Lx2、Lx1、Lx0)与包括于从内部地址形成电路22提供的内部地址IAD中的行地址(ix3、ix2、ix1、ix0)彼此相比较。同时，将包括于锁存地址LAD中的列地址(Ly3、Ly2、Ly1、Ly0)与包括于内部地址IAD中的列地址(iy3、iy2、iy1、iy0)彼此相比较。当行地址的所有位与列地址的所有位彼此一致时，与PLL时钟PCK同步，从3-输入”与”门48输出图8(9)所示的“H”电平的选择信号RHIT。因此，从传输门56只输出图8(8)所示的四条内部读取数据ITQ对应外部地址EAD(在这种情况为(3，0))的偶数的1-位数据。
此外，在图4所示的数据-输出缓冲电路25，锁存器64锁存从传输门55输出的1-位数据(在这种情况为数据Q2)。同时，在读取数据选择电路24中，基于外时钟ECK和读取启动信号RE产生图8(11)所示的数据启动信号DE。因此，在数据-输出缓冲电路25中，将通过锁存器64锁存的1-位数据(在这种情况为数据Q2)从通过与外部时钟ECK的下降同步的”与”门62的输出数据开启的传输门66输出并在由反相器69反相后输出以作为图8(12)所示的外部读取数据ETQ输出(步骤SP10)。因此，在未说明的的测试器件中，与外时钟ECK同步，根据逐个对应外部地址EAD的外部读取数据ETQ的值，可能实时确定对应RAM宏12的外部地址EAD的一个存储单元是有用的(合格)还是无用的(故障)。
接下来，在图8(1)所示的外时钟ECK的第四个读取周期TR4中，外部地址提取/锁存电路21提取图8(2)所示的外部地址EAD(在这种情况为(1，0))(步骤SP2)。此后，外部地址提取/锁存电路21锁存外部地址EAD并将锁存的外部地址EAD提供给高速数据产生电路17作为锁存地址LAD(在这种情况为(1，0))(见图8(4))(步骤SP5)。同时，外部地址提取/锁存电路21通过控制总线23将外部地址EAD传送给内部地址形成电路22(步骤SP6)。
同时，与PLL时钟PCK的上升同步，内部地址形成电路22形成四个内部地址IAD(在这种情况为(0，0)、(1，0)、(2，0)和(0，0))(见图8(6)，该四个内部地址IAD包括通过控制总线23从外部地址提取/锁存电路21提供的外部地址EAD(在这种情况为(3，0))(步骤SP7)。而且，图8(1)所示的外时钟ECK的第三和第四读取周期TR3和TR4中，与上述操作并行，高速控制信号产生电路15基于外部芯片选择信号ECSB和外部写入启动信号EWEB产生内部芯片选择信号ICSB和内部写入启动信号IWEB。同时，根据PLL时钟PCK和外部地址EAD，高速控制信号产生电路15产生图8(7)所示的读取启动信号RE(步骤SP8)。
因此，通过连接开关电路18将四个内部地址IAD提供给RAM宏12作为四个地址AD(在这种情况为(0，0)、(1，0)、(2，0)和(3，0))。因此，与从连接开关电路18提供的时钟CK同步，从对应RAM宏12的四个地址AD的存储区域读取四条读取数据TQ以及通过连接开关电路18将其提供给高速数据产生电路17作为内部读取数据ITQ(在这种情况为4-位数据Q0至Q3)(见图8(8))(步骤SP9)。在高速数据产生电路17中，在图4所示的读取数据选择电路24中，将包括于外部地址提取/锁存电路21提供的锁存地址LAD的行地址(Lx3、Lx2、Lx1、Lx0)与包括于内部地址形成电路22提供的内部地址IAD的行地址(ix3、ix2、ix1、ix0)彼此相比较。同时，将包括于锁存地址LAD的列地址(Ly3、Ly2、Ly1、Ly0)与包括于内部地址IAD的列地址(iy3、iy2、iy1、iy0)彼此相比较。当行地址的所有位与列地址的所有位彼此一致时，与PLL时钟PCK同步，从3-输入”与”门48输出图8(9)所示的“H”电平的选择信号RHIT。因此，从传输门56只输出出自图8(8)所示的四条内部读取数据ITQ的对应外部地址EAD(在这种情况为(0，0))的奇数的1-位数据。
此外，在图4所示的数据-输出缓冲电路25中，锁存器64锁存从传输门55输出的1-位数据(在这种情况为数据Q3)。同时，在读取数据选择电路24中，基于外时钟ECK和读取启动信号RE产生图8(11)所示的数据启动信号DE。因此，在数据-输出缓冲电路25中，将通过锁存器64锁存的1-位数据(在这种情况为数据Q3)从通过与外部时钟ECK的下降同步的”与”门62的输出数据开启的传输门66输出并在由反相器反相以后输出以作为图8(12)所示的外部读取数据ETQ(步骤SP10)。因此，在未说明的测试器件中，与外时钟ECK同步，根据逐个对应外部地址EAD的外部读取数据ETQ的值，可能实时确定对应RAM宏12的外部地址EAD的一个存储单元是有用的(合格)还是无用的(故障的)。
注意后来的操作只是在将被输出的数据与上述描述不同因此在此剩略不具体说明。
如上描述，根据这个实施例的结构，在测试电路11中通过使用与低速外时钟ECK同步并具有频率为外时钟ECK n倍的PLL时钟PCK可实现高速将数据写入RAM宏12或高速从RAM宏12将数据读出。另外，与外时钟ECK同步，可执行逐个对应外部地址EAD的1-位数据的读取。因此，可实时确定对应读1位数据的RAM宏12的一个存储单元是有用的(合格)还是无用的(故障的)。因此，用于测试半导体存储器件的上述方法可用于测试RAM宏12的电特性等的测试步骤并执行存储单元的补救，其中用冗余存储单元的行或冗余存储单元的列替换包括缺陷存储单元的行或包括缺陷存储单元的列。而且，在用于测试半导体存储器件的上述方法中，与高速PLL时钟PCK同步，只通过将一个外部地址EAD提供给测试电路11来执行n个内部写入数据ITD的写入。因此，可相应缩短测试时间。
参考附图详细描述本发明的实施例。然而，具体的结构可不限于该实施例并且在不脱离本发明范围的设计变化等都包括在该发明中。
例如，在上述实施例中，给出了使用PLLC作为产生通过倍增外时钟获得的内时钟的电路的实施例描述。然而，不受其限制，可使用延迟锁定环路(DLLC)。
而且，在上述实施例中，给出了在图6所示的写入周期TW中从外界提供的外部地址EAD与在第一读取周期TR1中从外界提供的外部地址EAD是相同的实施例描述。然而，不限于此，上述的外部地址EAD可彼此不同。
而且，在上述实施例中，实施例中描述，与PLL时钟PCK的上升同步，内部地址形成电路22形成包括外部地址EAD的四个内部地址IAD，该外部地址通过控制总线23从外部地址提取/锁存电路21提供。然而，在这方面没有限制。例如，内部地址形成电路22可配置为通过控制总线23并与PLL时钟PCK下降同步形成包括从外部地址提取锁存电路21提供的外部地址EAD的四个内部地址LAD。
而且，在上述实施例中，描述了n为4的实例。然而，并不限于此，n可是2、3、5、6、7、8、12、16、32和64中的任意一个。
而且，在上述实施例中，描述了将本发明运用于具有RAM宏的半导体存储器件件的测试中。然而，并不限于此，本发明也可用于如SRAM的单片半导体存储器件上或用于SOC和ASIC(特殊用途的集成电路)，半导体器件如SRAM和DRAM在其上混合安装。如前面的DRAM，除了普通的同步DRAM，具有能DDR(双数据率)操作的同步DRAM和能高速数据传送的DRAM，称为RambusDRAM(商标)，这里DDR操作表示通过控制数据的输入/输出与包括时钟的上升和下降的两端以常规同步DRAM两倍快的数据传送速度进行的操作。
如上所述，根据本发明的结构，与具有n倍(n是自然数)于外时钟频率的高速时钟同步并于外时钟同步，产生包括被提供用于指定用于1位写入半导体存储器件的存储单元的数据的存储区域的外部地址的n个内部地址。另外，本发明包括：第一步骤，其中与高速时钟同步产生对应n个内部地址的n位内部写入数据的并将其写入存储单元；第二步骤，其中锁存被提供用于指定用于将1位从存储单元读出的数据的存储区域的外部地址，与高速时钟同步产生包括外部地址的n个内部地址，与高速时钟同步从存储单元读取对应n个内部地址的n位内部读取数据，并输出自n个内部地址对应与锁定外部地址一致的内部地址的内部读取数据。
因此，即使在使用通过倍增低速外时钟获得的高速内时钟的情况，可获得逐个对应一个外部地址的读取数据。而且，数据写入存储单元的写入时间被减少到常规写入时间的n分之一由此可相应缩短测试时间。
很显然本发明不限于上述实施例，在不脱离本发明范围和精神下可改进和变化本发明。

Claims (9)

1、一种用于测试半导体存储器件的方法，包括：
第一步骤，与具有频率为外时钟频率的n倍(n是自然数)并且与外时钟同步的高速时钟同步，产生n个内部地址，该n个内部地址包括提供用于为将被写入半导体存储器件的存储单元中的1位指定数据的存储区域的外部地址，与高速时钟同步产生对应n个内部地址的n位内部写入数据并且将产生的内部写入数据写入存储单元；以及
第二步骤，锁存外部地址，提供该外部地址用于为将从存储单元读出的1位指定数据的存储区域，与高速时钟同步产生包括外部地址的n个内部地址，与高速时钟同步从存储单元读取对应n个内部地址的n位内部读取数据，并输出自n个内部地址中对应与锁存的外部地址一致的内部地址的内部读取数据。
2、根据权利要求1的用于测试半导体存储器件的方法，其中
在第二步骤中，输出根据n个内部地址中与锁存的外部地址一致并与高速时钟同步的内部地址之一从存储单元读取1位内部读取数据。
3、根据权利要求1的用于测试半导体存储器件的方法，其中
使用通过顺次增加外部地址的地址来形成内部地址的第一地址形成方法，通过顺次减少外部地址的地址来形成内部地址的第二地址形成方法以及在包括外部地址并分成n份的范围中形成内部地址的第三地址形成方法中任何一种方法来产生n个内部地址。
4、根据权利要求1的用于测试半导体存储器件的方法，其中
通过使用连续产生n个值“1”的第一数据生成方法、连续产生n个值“0”的第二数据生成方法、依此次序交替重复值“1”和值“0”的第三数据生成方法以及依此次序交替重复值“0”和值“1”的第四数据生成方法中的任何一种方法生成n位内部写入数据。
5、一种用于半导体存储器件的测试电路，包括：
产生高速时钟的高速时钟产生电路，所述高速时钟具有n倍(n是自然数)于外时钟频率的频率并与外时钟同步；
高速地址形成电路，该高速地址形成电路与高速时钟同步形成包括第一外部地址的n个第一内部地址，提供该第一外部地址用于为将被写入半导体存储器件的存储单元中的1位指定数据的存储区域，并且该高速地址形成电路锁存第二外部地址，提供该第二外部地址用于为将从存储单元中读取的1位指定数据的存储区域，以及该高速地址形成电路输出第二外部地址作为锁存地址并与高速时钟同步产生包括第二外部地址的n个第二内部地址；以及
高速数据生成电路，该高速数据生成电路与高速时钟同步生成对应n个第一内部地址的n位内部写入数据，并将内部写入数据提供到存储单元并与高速时钟同步输出从存储单元读取的n位内部读取数据中的对应n个第二内部地址中与锁存地址一致的一个的内部读取数据。
6、根据权利要求5的用于半导体存储器件的测试电路，其中高速数据生成电路根据n个内部地址中与锁存地址一致并与高速时钟同步的一个内部地址输出从存储单元读取的1位内部读取数据。
7、根据权利要求5的用于半导体存储器件的测试电路，其中，高速地址形成电路包括通过顺次增加外部地址的地址来形成内部地址的第一地址形成装置、通过顺次减少外部地址的地址来形成内部地址的第二地址形成装置以及在包括外部地址并被分成n份的范围内形成内部地址的第三地址形成装置中的任何一种。
8、根据权利要求5的用于半导体存储器件的测试电路，其中，高速数据生成电路通过使用连续生成n个值“1”的第一数据生成方法、连续生成n个值“0”的第二数据生成方法、依此次序交替重复值“1”和值“0”的第三数据生成方法以及依此次序交替重复值“0”和值“1”的第四数据生成方法中的任何一种来生成n位内部写入数据。
9、根据权利要求5的用于半导体存储器件的测试电路，其中
高速地址形成电路包括外部地址提取/锁存电路和内部地址形成电路，
外部地址提取/锁存电路提取外部地址，锁存将被提供给高速数据生成电路作为锁存地址的外部地址并将提取的外部地址传送给内部地址形成电路，以及
内部地址形成电路与高速时钟同步形成包括从外部地址提取/锁存电路提供的外部地址的n个内部地址。
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