KR20040047612A - 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 - Google Patents

반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 Download PDF

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Abstract

본 발명은 반도체 기억 장치의 테스트 방법, 반도체 기억 장치의 테스트 회로, 반도체 기억 장치 및 반도체 장치에 관한 것으로, 본 발명에 따르면, 저속의 외부 클록을 체배한 고속의 내부 클록을 이용하여도, 하나의 외부 어드레스에 대해 1대1로 대응한 판독 데이터를 얻는다. 상기 반도체 기억 장치의 테스트 방법에서는 외부 클록(ECK)의 4배의 주파수의 PLL 클록(PCK)에 동기하여 외부 어드레스(EAD)를 포함한 n개의 내부 어드레스(IAD)를 발생하고, PLL 클록(PCK)에 동기하여 n비트의 내부 라이트 데이터(ITD)를 발생하여 RAM 매크로(12)에 기록한 후, 외부 어드레스(EAD)를 래치하고, 외부 어드레스(EAD)를 포함한 n개의 내부 어드레스(IAD)를 PLL 클록(PCK)에 동기하여 발생하고, PLL 클록(PCK)에 동기하여 n개의 내부 어드레스(IAD)에 대응한 n비트의 내부 리드 데이터(ITQ)를 RAM 매크로(12)로부터 판독하고, n개의 내부 어드레스(IAD)중, 래치 어드레스(LAD)와 일치한 내부 어드레스(IAD)에 대응한 내부 리드 데이터(ITQ)를 출력한다.

Description

반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의 테스트 회로{METHOD FOR TESTING SEMICONDUCTOR MEMORY DEVICE AND TEST CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
기술분야
본 발명은 반도체 기억 장치의 테스트 방법, 반도체 기억 장치의 테스트 회로, 반도체 기억 장치 및 반도체 장치에 관한 것으로, 상세하게는 반도체 기억 장치에 데이터를 정상적으로 기록 및 판독을 할 수 있는지의 여부를 테스트하는 반도체 기억 장치의 테스트 방법, 반도체 기억 장치의 테스트 회로, 상기 테스트 회로를 구비한 반도체 기억 장치, 및 SOC(System On a Chip)(상표명) 등을 포함하는 반도체 장치에 관한 것이다. 특히 상기 SOC에 있어서, 상기 테스트 회로, 반도체 기억 장치, CPU(중앙 처리 장치), 복수개의 입출력 수단 등을 버스를 통하여 서로 접속하여 구성한 시스템은 1개의 반도체 칩 내에 마련된다.
종래기술
최근에, 정보 전자 장치는 테스트 회로, 반도체 기억 장치, CPU(중앙 처리장치), 복수개의 입출력 수단 등을 버스를 통하여 접속하여 구성한 시스템을 1개의 반도체 칩 내에 조립한 SOC(System On a Chip)(상표명)를 포한다. 또한, 상기 SOC의 기능 및 성능을 테스트하는 방법이 개발되어 왔다. 특히, 상기 SOC상에 장착된 반도체 기억 장치를 테스트하는 방법이 공지되어 있다. 반도체 기억 장치를 텟트하는 상기 방법은 예컨대, 일본국 특허공개공보 H7(1995)-78495호 공보에 개시되어 있다.
도 1은 종래의 반도체 기억 장치의 테스트 방법을 적용한 반도체 장치의 일부의 구성예를 도시한 블록도이다.
상기 종래기술에 의한 실시예의 반도체 장치는 위상 동기 루프 회로(PLLC ; Phase Locked Loop Circuit)(1)와, 어드레스 발생 회로(AGC ; Address Generating Circuit)(2)와, 데이터 발생 회로(DGC ; Data Generating Circuit)(3)와, 동기형 SRAM 매크로(4)와, 데이터 비교 회로(DC ; Data Comparator)(5)와, 스위치(6 내지 10)를 갖고 있다. 스위치(6 내지 10)는 상기 종래기술에 의한 실시예의 반도체 장치가 보통 동작시에 전부 온 하고, 테스트시에 전부 오프 한다. PLLC(1)는 테스트시에 외부 클록(ECK)의 주파수의 4배의 주파수를 갖는 내부 클록(ICK)을 발생한다. AGC(2)는 테스트시에 SRAM 매크로(4)에 공급해야 할 n비트(n은 자연수)의 어드레스(A0 내지 An)중에서 LSB 2비트를 내부 클록(ICK)에 동기하여 발생한다.
DGC(3)는 테스트시에 내부 클록(ICK)에 동기하여, 외부로부터 공급되는 외부 데이터(EDT)에 대응한 내부 데이터(IDT)를 발생한다. 동기형 SRAM 매크로(4)는 테스트시에 외부로부터 공급되는 라이트 인에이블 신호(WE)에 의거하여, DGC(3)로부터 공급되는 내부 데이터(IDT)를 외부로부터 공급되는 상위 (n-2)비트의 어드레스(A2 내지 An) 및 AGC(2)로부터 공급되는 하위 2비트의 어드레스(A0, A1)에 대응한 기억 영역에, 내부 클록(ICK)에 동기하여 기억한다. DC(5)는 테스트시에 동기형 SRAM 매크로(4)로부터 판독된 출력 데이터를 외부로부터 공급되는 기대치 패턴과 비교한다.
그 결과, 출력 데이터가 0과 1의 교대의 스트링이며 또한 그 제1의 데이터가 기대치 패턴과 일치하고 있는지의 여부를 판정하고 그 판정 결과(TR)를 출력한다.
본 발명자는 반도체 기억 장치는 매년 기억 용량이 증대하는 경향이 있다는것을 인지하였다. 따라서, 칩 면적이 증대함과 함께 패턴의 미세화가 진행되고 있다. 따라서, 1개의 반도체 기억 장치 내에서 데이터의 기록 및 판독이 정상적으로 행하여지지 않는 결함 메모리 셀의 발생을 제거하는 것이 곤란하게 되었다.
상기한 문제점을 회피하기 위해, 종래에는 반도체 기억 장치 내에 필요한 기억 용량보다도 여분으로 메모리 셀(용장 메모리 셀)의 열 및 행을 마련하고, 전기적 특성 등을 검사하는 프로브 테스트 공정에서, 결함 메모리 셀을 포함한 열 또는 행을 용장 메모리 셀의 열 또는 행으로 치환하는 메모리 셀의 구제가 행하여지고 있다. 이로써, 반도체 기억 장치의 제품으로서의 수율의 향상이 도모되고 있다.
상기한 결함 메모리 셀로부터 용장 메모리 셀로의 치환을 행하기 위해서는 반도체 기억 장치의 각 메모리 셀마다 데이터의 기록 및 판독을 행하여 정상적인 메모리 셀인지 결함 메모리 셀인지를 판정할 필요가 있다.
그러나, 상기한 종래의 반도체 기억 장치의 테스트 방법에서는 DC(5)에서,동기형 SRAM 매크로(4)로부터 판독된 4비트의 출력 데이터와, 외부로부터 공급되는 4비트의 기대치 패턴을 비교하여 일치하고 있는지의 여부를 판정하고 있다. 상기 때문에, 4비트의 출력 데이터가 4비트의 기대치 패턴과 불일치이라고 판정되더라도, 해당 4비트의 출력 데이터에 대응한 4개의 메모리 셀의 어느 메모리 셀이 사용 불능(fail)인지를 판단할 수 없다는 결점이 있다. 따라서, 상기한 종래의 반도체 기억 장치의 테스트 방법은 상기한 프로브 테스트 공정에 이용할 수 없다.
상기한 기술에 대해, 반도체 기억 장치의 내부에서 사용되고 있는 고속의 내부 클록(ICK)과 동일한 클록에 동기하여 외부로부터 하나씩 어드레스를 공급함에 의해 1비트씩 데이터의 기록 및 판독을 행하고 대응한 1개의 메모리 셀이 사용 가능(pass)인지 사용 불능(fail)인지를 고속으로 판단하는 것이 고려될 수 있다.
그러나, 상기한 반도체 기억 장치의 테스트 방법에서는 반도체 기억 장치가 다수 형성된 반도체 웨이퍼의 어느 반도체 기억 장치의 어느 메모리 셀이 결함 메모리 셀인지에 관해 연산 처리하여 페일 메모리라고 불리는 기억 수단에 기억할 필요가 있다.
따라서 이와 같은 고속의 테스트 방법은 상기 연산 처리가 맞지 않기 때문에, 상기한 프로브 테스트 공정에는 이용할 수 없다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 저속의 외부 클록을 채배한 고속의 내부 클록을 이용한 경우에도, 하나의 외부 어드레스에 대해 1대1로 대응한 판독 데이터를 얻을 수 있는 반도체 기억 장치의 테스트 방법, 반도체 기억장치의 테스트 회로, 반도체 기억 장치 및 반도체 장치를 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위한 본 발명에 관한 반도체 기억 장치의 테스트 방법은, 외부 클록의 주파수의 n배(n은 자연수)의 주파수를 가지며 상기 외부 클록에 동기하는 고속 클록에 동기하여, 반도체 기억 장치의 기억부에 기록하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 외부 어드레스를 포함한 n개의 내부 어드레스를 발생함과 함께, 상기 고속 클록에 동기하여 n개의 상기 내부 어드레스에 대응한 n비트의 내부 라이트 데이터를 발생하여 상기 기억부에 기록하는 제 1의 단계와,
상기 기억부로부터 판독하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 외부 어드레스를 래치하고, 상기 외부 어드레스를 포함한 n개의 내부 어드레스를 상기 고속 클록에 동기하여 발생함과 함께, 상기 고속 클록에 동기하여 n개의 상기 내부 어드레스에 대응한 n비트의 내부 리드 데이터를 상기 기억부로부터 판독하고, n개의 상기 내부 어드레스중, 래치한 상기 외부 어드레스와 일치한 상기 내부 어드레스에 대응한 상기 내부 리드 데이터를 출력하는 제 2의 단계를 갖는 것을 특징으로 하고 있다.
도 1은 종래의 반도체 기억 장치의 테스트 방법을 적용한 반도체 장치의 일부의 구성예를 도시한 블록도.
도 2는 본 발명의 한 실시예인 반도체 기억 장치의 테스트 방법을 적용한 반도체 기억 장치의 일부의 구성을 도시한 블록도.
도 3은 상기 반도체 기억 장치를 구성하는 고속 어드레스 발생 회로(16)의 구성을 도시한 블록도.
도 4는 상기 반도체 기억 장치를 구성하는 고속 데이터 발생 회로(17)의 일부의 구성을 도시한 블록도.
도 5는 고속 제어 신호 발생 회로(15) 및 접속 전환 회로(18)에서, PLL 클록(PCK)과, 외부 클록(ECK), 테스트 전환 신호(HSPT)와, 내부 클록(ICK)과, 클록(CK)과의 관계를 도시한는 타이밍 차트.
도 6은 반도체 기억 장치의 테스트 방법을 설명하기 위한 타이밍 차트.
도 7은 반도체 기억 장치의 테스트 방법을 설명하기 위한 플로우 차트.
도 8은 반도체 기억 장치의 테스트 방법을 설명하기 위한 다른 타이밍 차트.
<도면의 부호 설명>
11 : 테스트 회로12 : RAM 매크로(기억부)
14 : PLLC(고속 클록 발생 회로)16 : 고속 어드레스 발생 회로
17 : 고속 데이터 발생 회로21 : 외부 어드레스 페치/래치 회로
22 : 내부 어드레스 발생 회로24 : 리드 데이터 선택 회로
25 : 데이터 아웃 버퍼 회로
본 발명이 실시예를 참조하여 이하에서 기술될 것이다. 본 분야의 당업라면 본 발명의 변형 실시예, 수정 실시예가 본 발명의 기술을 사용하여 실시될 수 있고, 본 실시예는 실시예에 한정되는 것이 아니고 단지 설명을 위한 실시예라는 점을 인식할 수 있을 것이다.
먼저, 도면을 참조하여 본 발명의 실시예가 이하에서 상세히 설명될 것이다.
도 2는 본 발명의 한 실시예인 반도체 기억 장치의 테스트 방법을 적용한 반도체 기억 장치의 일부의 구성을 도시한 블록도이다.
상기 실시예의 반도체 기억 장치는 테스트 회로(11)와, RAM 매크로(12)를 갖고 있다. 테스트 회로(11)는 PLL 제어 회로(PLLCTC ; PLL Controlling Circuit)(13)와, PLLC(14)와, 고속 제어 신호 발생 회로(15)와, 고속 어드레스 발생 회로(16)와, 고속 데이터 발생 회로(17)와, 접속 전환 회로(18)와, 제어 버스(19 내지 22)로 구성되어 있다.
PLL 제어 회로(13)는 외부로부터 공급되는 외부 클록(ECK), 외부 칩 실렉트 신호(ECSB), 외부 라이트 인에이블 신호(EWEB), 테스트 전환 신호(HSPT), 외부 어드레스(EAD)에 의거하여, 제어 버스(19)를 통하여 PLLC(14)를 제어한다.
외부 칩 실렉트 신호(ECSB)는 외부로부터 공급되는 커맨드의 접수를 허가하는 로우 액티브의 신호이다.
특히, 테스트 회로(11)는 외부 칩 실렉트 신호(ECSB)가 "L"레벨인 때, 외부로부터 공급되는 외부 라이트 데이터(ETD)의 RAM 매크로(12)에의 기록을 지시하는 라이트 커맨드(WCM) 또는 RAM 매크로(12)로부터 판독된 리드 데이터(TQ)의 외부로의 판독을 지시하는 리드 커맨드(RCM)의 접수가 허가된다.
한편, 테스트 회로(11)는 외부 칩 실렉트 신호(ECSB)가 "H"레벨인 때, 커맨드의 접수가 허가되지 않는 NOP(No Operation) 상태로 된다.
외부 라이트 인에이블 신호(EWEB)는 외부로부터 공급되는 외부 라이트 데이터(TD)의 RAM 매크로(12)에의 기록 또는 RAM 매크로(12)로부터 판독된 리드 데이터(TQ)의 외부로의 판독을 허가하기 위한 로우 액티브의 신호이다.
특히, 테스트 회로(11)는 외부 칩 실렉트 신호(ECSB)가 "L"레벨인 때에, 외부 라이트 인에이블 신호(EWEB)가 "L"레벨이면, 외부 클록(ECK)의 상승에 동기하여, 라이트 커맨드(WCM)를 접수한다.
한편, 외부 칩 실렉트 신호(ECSB)가 "L"레벨인 때에, 외부 라이트 인에이블 신호(EWEB)가 "H"레벨이면, 테스트 회로(11)는 리드 커맨드(RCM)를 접수한다.
테스트 전환 신호(HSPT)는 "H"레벨인 때에 PLLC(14)로부터 출력되는 PLL 클록(PCK)을 이용한 고속 테스트를 지시하고, "L"레벨인 때에 외부로부터 공급되는 외부 클록(ECK)을 이용한 보통 테스트를 지시하는 신호이다.
PLLC(14)는 PLL 제어 회로(13)에 제어되고, 고속 테스트시에 외부 클록(ECK)의 주파수의 n배(n은 자연수, 예를 들면, 4)의 주파수를 가지며, 외부 클록(ECK)에 동기한 PLL 클록(PCK)을 발생한다. 고속 제어 신호 발생 회로(15)는 외부로부터 공급되는 외부 클록(ECK), 외부 칩 실렉트 신호(ECSB), 외부 라이트 인에이블 신호(EWEB), 테스트 전환 신호(HSPT), 외부 어드레스(EAD)에 의거하여 고속 테스트에서 이용하는 내부 칩 실렉트 신호(ICSB), 내부 라이트 인에이블 신호(IWEB)를 발생함과 함께, 테스트 전환 신호(HSPT)가 "H"레벨인 때에 PLLC(14)로부터 공급되는 PLL 클록(PCK)을 내부 클록(ICK)으로서 출력한다.
도 3에 도시한 바와 같이, 고속 어드레스 발생 회로(16)는 외부 어드레스 페치(fetch)/래치(latch) 회로(21)와, 내부 어드레스 발생 회로(22)와, 제어 버스(23)로 구성되어 있다. 외부 어드레스 페치/래치 회로(21)는 리드 커맨드(RCM)를 접수한 후에 공급되는 외부 어드레스(EAD)를 페치하고, 래치한 후, 래치 어드레스(LAD)로서 고속 데이터 발생 회로(17)에 공급한다.
또한, 외부 어드레스 페치/래치 회로(21)는 페치한 외부 어드레스(EAD)를 제어 버스(23)를 통하여 내부 어드레스 발생 회로(22)에 전송한다. 외부 어드레스(EAD)는 RAM 매크로(12)로부터 판독하여야 할 1비트의 데이터의 기억 영역을 지정하기 위한 것이다. 내부 어드레스 발생 회로(22)는 외부 어드레스 페치/래치 회로(21)로부터 제어 버스(23)를 통하여 공급되는 외부 어드레스(EAD)를 포함한 4개의 내부 어드레스(IAD)를 PLL 클록(PCK)의 상승에 동기하여 발생한다. 예를 들면, 외부 어드레스(EAD)가 (2, 0)인 경우, 4개의 내부 어드레스(IAD)는 (0, O), (1, 0), (2, 0), (3, 0)으로 된다. 이로, (x, y)란, x가 2진수의 4비트의 로우 어드레스를 16진수로 나타낸 것이고, y가 2진수의 4비트의 칼럼 어드레스를 16진수로 나타낸 것이다.
고속 데이터 발생 회로(17)는 고속 테스트의 라이트시에, 외부로부터 공급되는 외부 클록(ECK), 외부 칩 실렉트 신호(ECSB), 외부 라이트 인에이블 신호(EWEB), 테스트 전환 신호(HSPT), 외부 어드레스(EAD)와, PLLC(14)로부터 공급되는 PLL 클록(PCK)에 의거하여, RAM 매크로(12)의 외부 어드레스(EAD)를 포함한 n비트분의 어드레스(AD)에 대응한 n비트분의 내부 라이트 데이터(ITD)를 발생한다.
또한, 고속 데이터 발생 회로(17)는 고속 테스트의 리드시에, 외부로부터 공급되는 외부 클록(ECK), 외부 칩 실렉트 신호(ECSB), 외부 라이트 인에이블 신호(EWEB), 테스트 전환 신호(HSPT), 외부 어드레스(EAD)와, PLLC(14)로부터 공급되는 PLL 클록(PCK)에 의거하여, RAM 매크로(12)로부터 판독되고, 접속 전환 회로(18)를 통하여 공급된 n비트의 내부 리드 데이터(ITQ) 중에서 외부 어드레스(EAD)에 대응한 1비트의 리드 데이터를 선택하고, 외부 리드 데이터(ETQ)로서 출력한다.
도 4에 도시된 바와 같이, 고속 데이터 발생 회로(17)는 리드 데이터 선택 회로(24)와, 데이터 아웃 버퍼 회로(25)를 갖고 있다. 리드 데이터 선택 회로(24)는 배타적 NOR 게이트(31 내지 38)와, 2-입력 앤드 게이트(39 내지 47)와, 3입력 앤드 게이트(48)와, 노어 게이트(49)와, 인버터(50 내지 52)와, 딜레이(53)와, 전환 신호 발생 회로(54)와, 트랜스퍼 게이트(55 및 56)로 구성되어 있다.
배타적 NOR 게이트(31)는 외부 어드레스 페치/래치 회로(21)로부터 공급되는 래치 어드레스(LAD)를 구성하는 로우 어드레스의 제 1의 비트(Lx0)와, 내부 어드레스 발생 회로(22)로부터 공급되는 내부 어드레스(IAD)를 구성하는 로우 어드레스의 제 1의 비트(ix0)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다.
마찬가지로, 배타적 NOR 게이트(32)는 래치 어드레스(LAD)를 구성하는 로우 어드레스의 제 2의 비트(Lx1)와, 내부 어드레스(IAD)를 구성하는 로우 어드레스의 제 2의 비트(ix1)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다. 배타적 NOR게이트(33)는 래치 어드레스(LAD)를 구성하는 로우 어드레스의 제 3의 비트(Lx2)와, 내부 어드레스(IAD)를 구성하는 로우 어드레스의 제 3의 비트(ix2)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다. 배타적 NOR 게이트(34)는 래치 어드레스(LAD)를 구성하는 로우 어드레스의 제 4위 비트(Lx3)와, 내부 어드레스(IAD)를 구성하는 로우 어드레스의 제 4위 비트(ix3)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다.
또한, 배타적 NOR 게이트(35)는 외부 어드레스 페치/래치 회로(21)로부터 공급되는 래치 어드레스(LAD)를 구성하는 칼럼 어드레스의 제 1의 비트(Ly0)와, 내부 어드레스 발생 회로(22)로부터 공급되는 내부 어드레스(IAD)를 구성하는 칼럼 어드레스의 제 1의 비트(iy0)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다.
마찬가지로, 배타적 NOR 게이트(36)는 래치 어드레스(LAD)를 구성하는 칼럼 어드레스의 제 2의 비트(Ly1)와, 내부 어드레스(IAD)를 구성하는 칼럼 어드레스의 제 2의 비트(iy1)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다. 배타적 NOR 게이트(37)는 래치 어드레스(LAD)를 구성하는 칼럼 어드레스의 제 3의 비트(Ly2)와, 내부 어드레스(IAD)를 구성하는 칼럼 어드레스의 제 3의 비트(iy2)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다. 배타적 NOR 게이트(38)는 래치 어드레스(LAD)를 구성하는 칼럼 어드레스의 제 4위 비트(Ly3)와, 내부 어드레스(IAD)를 구성하는칼럼 어드레스의 제 4위 비트(iy3)가 일치한 경우에 "H"레벨의 출력 데이터를 출력한다.
2-입력 앤드 게이트(39)는 배타적 NOR 게이트(31)의 출력 데이터와, 배타적 NOR 게이트(32)의 출력 데이터와의 논리곱을 취한다. 2-입력 앤드 게이트(40)는 배타적 NOR 게이트(33)의 출력 데이터와, 배타적 NOR 게이트(34)의 출력 데이터와의 논리곱을 취한다. 2-입력 앤드 게이트(41)는 앤드 게이트(39)의 출력 데이터와, 앤드 게이트(40)의 출력 데이터와의 논리곱을 취한다. 2-입력 앤드 게이트(42)는 배타적 NOR 게이트(35)의 출력 데이터와, 배타적 NOR 게이트(36)의 출력 데이터와의 논리곱을 취한다. 2-입력 앤드 게이트(43)는 배타적 NOR 게이트(37)의 출력 데이터와, 배타적 NOR 게이트(38)의 출력 데이터와의 논리곱을 취한다. 2-입력 앤드 게이트(44)는 앤드 게이트(42)의 출력 데이터와, 앤드 게이트(43)의 출력 데이터와의 논리곱을 취한다.
인버터(50)는 PLL 클록(PCK)을 반전한다. 2-입력 앤드 게이트(45)는 인버터(50)의 출력 데이터와, 리드 인에이블 신호(RE)와의 논리곱을 취한다. 리드 인에이블 신호(RE)는 외부 클록(ECK)의 1사이클의 동안에 RAM 매크로(12)로부터 4비트의 데이터를 판독하는 것을 허가하기 위해 "H"레벨로 되는 신호이고, 고속 제어 신호 발생 회로(15)로부터 공급된다. 3입력 앤드 게이트(48)는 앤드 게이트(41)의 출력 데이터와, 앤드 게이트(44)의 출력 데이터와, 앤드 게이트(45)의 출력 데이터와의 논리곱을 취하고, 그 결과를 선택 신호(RHIT)로서 출력한다. 딜레이(53)는 리드 인에이블 신호(RE)를 외부 클록(ECK)의 1사이클분만큼 지연한다. 인버터(51)는 딜레이(53)의 출력 데이터를 반전한다. 노어 게이트(49)는 외부 클록(ECK)과, 인버터(51)의 출력 데이터와의 논리합을 취하고, 그 결과를 반전하여 데이터 인에이블 신호(DE)로서 출력한다. 전환 신호 발생 회로(54)는 선택 신호(RHIT)의 하강에서 변화하는 전환 신호(RHS)를 발생한다. 2-입력 앤드 게이트(46)는 선택 신호(RHIT)와, 전환 신호(RHS)와의 논리곱을 취한다. 트랜스퍼 게이트(55)는 앤드 게이트(46)의 출력 신호가 "H"레벨인 때, RAM 매크로(12)로부터 판독되고, 접속 전환 회로(18)를 통하여 공급된 4비트의 내부 리드 데이터(ITQ) 중, 외부 어드레스(EAD)에 대응하며 또한 홀수번째의 1비트의 데이터만을 출력한다. 인버터(52)는 전환 신호(RHS)를 반전한다. 2-입력 앤드 게이트(47)는 선택 신호(RHIT)와, 인버터(52)의 출력 데이터와의 논리곱을 취한다. 트랜스퍼 게이트(56)는 앤드 게이트(47)의 출력 신호가 "H"레벨인 때, RAM 매크로(12)로부터 판독되고, 접속 전환 회로(18)를 통하여 공급된 4비트의 내부 리드 데이터(ITQ) 중, 외부 어드레스(EAD)에 대응하며 또한 짝수번째의 1비트의 데이터만을 출력한다.
데이터 아웃 버퍼 회로(25)는 분주 회로(61)와, 앤드 게이트(62 및 63)와, 래치(64 내지 66)와, 트랜스퍼 게이트(67 및 68)와, 인버터(69 내지 75)로 구성되어 있다. 분주 회로(61)는 딜레이·플립플롭(DFF)으로 이루어지고, 외부 클록(ECK)을 2분의1로 분주한 분주 클록(ECKS)을 출력한다. 앤드 게이트(62)는 분주 클록(ECKS)과 데이터 인에이블 신호(DE)와의 논리곱을 취한다. 래치(64)는 인버터(70 및 71)로 구성되어 있고, 트랜스퍼 게이트(55)의 출력 데이터를 래치한다. 트랜스퍼 게이트(67)는 앤드 게이트(62)의 출력 데이터가 "H"레벨인 때, 외부 클록(ECK)의 하강에 동기하여, 래치(64)의 출력 데이터를 출력한다. 인버터(69)는 분주 클록(ECKS)을 반전한다. 앤드 게이트(63)는 인버터(69)의 출력 데이터와 데이터 인에이블 신호(DE)와의 논리곱을 취한다. 래치(65)는 인버터(72 및 73)로 구성되어 있고, 트랜스퍼 게이트(56)의 출력 데이터를 래치한다. 트랜스퍼 게이트(68)는 앤드 게이트(63)의 출력 데이터가 "H"레벨인 때, 외부 클록(ECK)의 하강에 동기하여, 래치(65)의 출력 데이터를 출력한다. 래치(66)는 인버터(74 및 75)로 구성되어 있고, 트랜스퍼 게이트(67 또는 68)의 출력 데이터를 래치한 후, 외부 리드 데이터(ETQ)로서 출력한다.
테스트 전환 신호(HSPT)가 "L"레벨인 때, 도 2에 도시한 접속 전환 회로(18)는 외부로부터 공급되는 외부 어드레스(EAD), 외부 클록(ECK), 외부 라이트 데이터(TD), 외부 칩 실렉트 신호(ECSB), 외부 라이트 인에이블 신호(EWEB)를 각각 어드레스(AD), 클록(CK), 라이트 데이터(TD), 칩 실렉트 신호(CSB), 라이트 인에이블 신호(WEB)로서 RAM 매크로(12)에 공급함과 함께, RAM 매크로(12)로부터 판독된 데이터를 외부 리드 데이터(TQ)로서 외부로 출력한다.
한편, 테스트 전환 신호(HSPT)가 "H"레벨인 때, 접속 전환 회로(18)는 고속 어드레스 발생 회로(16)로부터 공급되는 내부 어드레스(IAD)와, 고속 제어 신호 발생 회로(15)로부터 공급되는 내부 클록(ICK), 내부 칩 실렉트 신호(ICSB), 내부 라이트 인에이블 신호(IWEB)와, 고속 데이터 발생 회로(17)로부터 공급되는 내부 라이트 데이터(ITD)를 각각 어드레스(AD), 클록(CK), 라이트 데이터(TD), 칩 실렉트신호(CSB), 라이트 인에이블 신호(WEB)로서 RAM 매크로(12)에 공급함과 함께, RAM 매크로(12)로부터 판독된 데이터를 내부 리드 데이터(ITQ)로서 고속 데이터 발생 회로(17)에 공급한다.
접속 전환 회로(18)로부터 공급되는 라이트 인에이블 신호(WEB)에 의거하여, RAM 매크로(12)는 접속 전환 회로(18)로부터 공급되는 라이트 데이터(TD)를 접속 전환 회로(18)로부터 공급되는 어드레스(AD)에 대응한 기억 영역에, 접속 전환 회로(18)로부터 공급되는 클록(CK)에 동기하여 기억한다.
또한, RAM 매크로(12)는 접속 전환 회로(18)로부터 공급되는 어드레스(AD)에 대응한 기억 영역으로부터, 접속 전환 회로(18)로부터 공급되는 클록(CK)에 동기하여 리드 데이터(TQ)를 판독한다.
여기서, 도 5는 고속 제어 신호 발생 회로(15) 및 접속 전환 회로(18)에 있어서의, PLL 클록(PCK)과, 외부 클록(ECK), 테스트 전환 신호(HSPT)와, 내부 클록(ICK)과, 클록(CK)과의 관계를 도시한다. 보통 테스트시에 있어서는 도 5의 (3)에 도시한 테스트 전환 신호(HSPT)는 "L"레벨이고, 고속 제어 신호 발생 회로(15)에는 도 5의 (1)에 도시한 PLL 클록(PCK)은 공급되지 않고, 또한 접속 전환 회로(18)는 도 5의 (2)에 도시한 외부 클록(ECK)을 클록(CK)으로서 RAM 매크로(12)에 공급한다(도 5의 (5) 참조). 한편, 고속 테스트시에 있어서는 도 5의 (3)에 도시한 테스트 전환 신호(HSPT)는 "H"레벨이고, 고속 제어 신호 발생 회로(15)에는 도 5의 (1)에 도시한 PLL 클록(PCK)가 공급되기 때문에, 고속 제어 신호 발생 회로(15)는 도 5의 (4)에 도시한 바와 같이, 도 5의 (1)에 도시한 PLL클록(PCK)을 내부 클록(ICK)으로서 접속 전환 회로(18)에 공급한다. 따라서 접속 전환 회로(18)는 도 5의 (4)에 도시한 내부 클록(ICK)을 클록(CK)으로서 RAM 매크로(12)에 공급한다(도 5의 (5) 참조).
다음에, 상기 구성의 반도체 기억 장치에서의 테스트 방법에 관해 설명한다. 우선, 테스트 방법의 개요에 관해 도 6에 도시한 타이밍 차트를 참조하여 설명한다. 도 6의 (3)에 도시한 바와 같이, 테스트 전환 신호(HSPT)를 "H"레벨로 한 후, 설정 사이클(TS)에서는 도 6의 (1)에 도시한 외부 클록(ECK)의 1사이클당의 PLLC(14)가 발생하는 PLL 클록(PCK)(도 6의 (2) 참조)의 펄스 수(n)(n은 자연수)와, 내부 어드레스(IAD)의 생성 방법과, 내부 라이트 데이터(ITD)의 생성 방법을 설정한다. 상기 설정 방법의 한 예로서는 테스트 전환 신호(HSPT)가 "H"레벨, 외부 칩 실렉트 신호(ECSB)가 "H"레벨인 상태에서, 외부 라이트 인에이블 신호(EWEB)를 "L"레벨로 하고, 외부 어드레스(EAD)에 어드레스 키를 입력하고, 외부 클록(ECK)의 상승에서 모드 엔트리한다는 것이다. 여기서, 내부 어드레스(IAD)의 생성 방법이란, 예를 들면, 최초에 준 외부 어드레스(EAD)로부터 그 번지를 순차적으로 잉크리먼트하여 n개분의 내부 어드레스(IADk(=EAD)(k는 자연수), IADk+1(=EAD+1), …, IADk+n-1(=EAD+n-1))를 생성하는 것인지, 최초에 준 외부 어드레스(EAD)로부터 그 번지를 순차적으로 디크리먼트하여 n개분의 내부 어드레스(IADk(=EAD)(k는 자연수), IADk-1(=EAD-1), …, IADk-n+1(=EAD-n+1))을 생성한 것인지, 또는 최초에 준 외부 어드레스(EAD)를 포함한 n개마다 구분된 n개의 내부 어드레스(IAD0, IAD1, …, IADk(=EAD)(k는 자연수), …IADn-1)를 생성하는 것인지의 어느 하나를 말한다. 또한, 내부 라이트 데이터(ITD)의 생성 방법이란, 예를 들면, 값 「1」을 n개 연속하는 것인지, 값 「0」을 n개 연속하는 것인지, 「101010…」로 교대로 값 「1」과 값 「0」을 반복하는 것인지, 「010101…」로 교대로 값 「0」과 값 「1」을 반복한 것인지를 말한다.
다음에, 라이트 사이클(Tw)에서는 도 6의 (4) 및 (5)에 도시한 바와 같이, 외부 칩 실렉트 신호(ECSB)를 "L"레벨로 설정함과 함께, 외부 라이트 인에이블 신호(EWEB)를 소정 기간 "L"레벨로 설정함에 의해, 테스트 회로(11)가 라이트 커맨드(WCM)를 접수한다. 그리고, 도 6의 (8) 및 (6)에 도시한 바와 같이, RAM 매크로(12)에 기록하여야 할 외부 라이트 데이터(ETD) 및 상기 외부 라이트 데이터(ETD)가 기록되는 기억 영역을 지정하기 위한 외부 어드레스(EAD)를 외부로부터 테스트 회로(11)에 공급한다. 도 6의 (8)에 있어서, 「0」은 외부 라이트 데이터(ETD)가 값 「0」인 것을 나타내고 있다. 또한, 도 6의 (6)에 있어서, 「0」은 외부 어드레스(EAD)가 (0,0)인 것, 즉, 로우 어드레스가 2진수로 4비트의 값 「0000」이고, 칼럼 어드레스가 2진수로 4비트의 값 「0000」인 것을 나타내고 있다.
상기 라이트 사이클(Tw)에서는 도 6의 (9)에 도시한 바와 같이, 고속 데이터 발생 회로(17)에서 외부 클록(ECK)의 1사이클에 대해 n비트분의 내부 라이트 데이터(ITD)가 발생되고, 이들 n비트분의 내부 라이트 데이터(ITD)가 고속 어드레스 발생 회로(16)에서 발생된 n비트분의 내부 어드레스(IAD)(도 6의 (7) 참조)에 대응한 RAM 매크로(12)의 기억 영역에 기록된다. 상기 경우의 내부 라이트 데이터(ITD)의 생성 및 내부 어드레스(IAD)의 생성은 상기한 설정 사이클(TS)에서 설정된 내부 라이트 데이터(ITD)의 생성 방법과 내부 어드레스(IAD)의 생성 방법에 따라서 행하여진다. 도 6의 (9)에 있어서, 「0 내지 n-1」은 상기한 설정 사이클(Ts)에서 설정된 내부 라이트 데이터(ITD)의 생성 방법에 따라 고속 데이터 발생 회로(17)에서 n개의 내부 라이트 데이터(ITD)가 생성되어 있는 것을 나타내고 있다. 도 6의 (7)에 있어서, 도면중 좌로부터 1번째의 「0 내지 n-1」은 상기한 설정 사이클(TS)에서 설정된 내부 어드레스(IAD)의 생성 방법에 따라 생성된 n개의 내부 어드레스(IAD)가 접속 전환 회로(18)를 통하여 RAM 매크로(12)에 공급되어 있는 것을 나타내고 있다. 또한, 도 6의 (12)에 있어서, 도면중 좌로부터 1번째의 「0 내지 n-1」은 RAM 매크로(12)에 고속 어드레스 발생 회로(17)로부터 접속 전환 회로(18)를 통하여 n개의 내부 어드레스(IAD)가 공급되고, 상기 n개의 내부 어드레스(IAD)에 따라 n개의 라이트 데이터(TD)의 기록 처리가 행하여지고 있는 것을 나타내고 있다.
상기 라이트 사이클(Tw)에 순차적으로 계속해서 외부 클록(ECK)의 각 사이클에서 외부 어드레스(EAD)에 n을 잉크리먼트 또는 디크리먼트한 새로운 외부 어드레스(EAD)를 테스트 회로(11)에 공급함과 함께, 외부 데이터(ETD)를 공급하는 처리를 반복하면, RAM 매크로(12)의 모든 기억 영역에 소망하는 데이터를 기록할 수 있다.
다음에, 제 1의 리드 사이클(TR1)에서는 도 6의 (4) 및(5)에 도시한 바와 같이, 외부 칩 실렉트 신호(ECSB)를 "L"레벨로 설정함과 함께, 외부 라이트 인에이블 신호(EWEB)를 "H"레벨로 설정함에 의해, 테스트 회로(11)가 리드 커맨드(RCM)를 접수한다. 그리고, 도 6의 (6)에 도시한 바와 같이, RAM 매크로(12)로부터 외부 리드 데이터(ETQ)로서 판독하여야 할 데이터의 기억 영역을 지정하기 위한 외부 어드레스(EAD)를 외부로부터 테스트 회로(11)에 공급한다. 도 6의 (6)에 있어서, 「0」은 외부 어드레스(EAD)가 (0.0)인 것, 즉, 로우 어드레스가 2진수로 4비트의 값 「0000」이고, 칼럼 어드레스가 2진수로 4비트의 값 「0000」인 것을 나타내고 있다.
상기 제 1의 리드 사이클(TR1)에서는 도 6의 (7)에 도시한 바와 같이, 고속 어드레스 발생 회로(16)에서 외부 클록(ECK)의 1사이클에 대해 외부 어드레스(EAD)에 대응한 n비트분의 내부 어드레스(IAD)가 발생된다. 상기 경우의 내부 어드레스(IAD)의 생성은 상기한 설정 사이클(TS)에서 설정된 내부 어드레스(IAD)의 생성 방법에 따라서 행하여진다. 도 6의 (7)에 있어서, 도면중 좌로부터 2번째의 「O 내지 n-1」은 상기한 설정 사이클(TS)에서 설정된 내부 어드레스(IAD)의 생성 방법에 따라 생성된 n개의 내부 어드레스(IAD)가 RAM 매크로(12)에 공급되고 있는 것을 나타내고 있다. 또한, 도 6의 (12)에 있어서, 도면중 좌로부터 2번째의 「O 내지 n-1」은 RAM 매크로(12)에서 고속 어드레스 발생 회로(17)로부터 접속 전환 회로(18)를 통하여 공급된 n개의 내부 어드레스(IAD)에 따라 n개의 리드데이터(TQ)의 판독 처리가 행하여저 있는 것을 나타내고 있다.
이로써, 도 6의 (10)에 도시한 바와 같이, RAM 매크로(12)의 n개의 내부 어드레스(IAD)에 대응한 기억 영역으로부터 n개의 리드 데이터(TQ)가 판독되고, 접속 전환 회로(18)를 통하여 n개의 내부 리드 데이터(ITQ)로서 고속 데이터 발생 회로(17)에 공급된다. 따라서 고속 발생 회로(17)는 도 6의 (11)에 도시한 바와 같이, n개의 내부 리드 데이터(ITQ) 중에서 외부 어드레스(EAD)에 1대1로 대응한 1비트의 내부 리드 데이터(ITQ)를 선택하고, 외부 리드 데이터(ETQ)로서 외부로 출력한다.
따라서, 상기 제 1의 리드 사이클(TR1)에 순차적으로 계속해서 외부 클록(ECK)의 각 사이클에서 외부 어드레스(EAD)에 1을 잉크리먼트한 새로운 외부 어드레스(EAD)를 테스트 회로(11)에 공급하는 처리를 반복하면, RAM 매크로(12)의 모든 기억 영역으로부터 소망하는 데이터를 판독할 수 있다. 도 6에 있어서는 제 2 내지 제 4의 리드 사이클(TR2내지 TR4)을 나타내고 있다.
다음에, 상기한 제 1 내지 제 4의 리드 사이클(TR1내지 TR4)의 상세에 관해, 도 7에 도시한 플로우 차트 및 도 8에 도시한 타이밍 차트를 참조하여 설명한다. 여기서는 한 예로서, 상기한 n이 4, 즉, PLL 클록(PCK)이 외부 클록(ECK)의 4배의 주파수를 갖고 있고, 외부 어드레스(EAD)로서 (2,0), (3,0), (0,0), (1,0)을 차례로 준 경우에 관해 설명한다.
먼저, 테스트 회로(11)에서, 리드 커맨드(RCM)가 접수되면(도 7의 단계SP1), 도 8의 (1)에 도시한 외부 클록(ECK)의 제 1의 리드 사이클(TR1)에서는 도 3에 도시한 외부 어드레스 페치/래치 회로(21)가 도 8의 (2)에 도시한 외부 어드레스(EAD)(지금의 경우, (2,0))를 페치함(단계 SP2)과 함께, PLLC(14)가 외부 클록(ECK)의 상승에 동기하여, 외부 클록(ECK)의 1사이클에 대해 4개의 펄스를 갖는 즉, 주파수가 4배인 PLL 클록(PCK)(도 8의 (5) 참조)을 출력한다(단계 SP3). 이와 동시에, 고속 제어 신호(15), 고속 어드레스 발생 회로(16) 및 고속 데이터 발생 회로(17)에 외부 칩 실렉트 신호(ECSB) 및 외부 라이트 인에이블 신호(EWEB)가 공급된다(단계 SP4). 다음에, 도 3에 도시한 외부 어드레스 페치/래치 회로(21)는 외부 어드레스(EAD)를 래치하여 래치 어드레스(LAD)(지금의 경우, (2,0))(도 8의 (4) 참조)로서 고속 데이터 발생 회로(17)에 공급함(단계 SP5)과 함께, 제어 버스(23)를 통하여 내부 어드레스 발생 회로(22)에 외부 어드레스(EAD)를 전송한다(단계 SP6).
다음에, 도 8의 (1)에 도시한 외부 클록(ECK)의 제 2의 리드 사이클(TR2)에서는 외부 어드레스 페치/래치 회로(21)가 도 8의 (2)에 도시한 외부 어드레스(EAD)(지금의 경우, (3,0))를 페치한다(단계 SP2). 다음에, 외부 어드레스 페치/래치 회로(21)는 외부 어드레스(EAD)를 래치하여 래치 어드레스(LAD)(지금의 경우, (3,0))(도 8의 (4) 참조)로서 고속 데이터 발생 회로(17)에 공급함(단계 SP5)과 함께, 제어 버스(23)를 통하여 내부 어드레스 발생 회로(22)에 외부 어드레스(EAD)를 전송한다(단계 SP6).
한편, 내부 어드레스 발생 회로(22)는 외부 어드레스 페치/래치 회로(21)로부터 제어 버스(23)를 통하여 공급되는 외부 어드레스(EAD)(지금의 경우, (2,0))를 포함한 4개의 내부 어드레스(IAD)(지금의 경우, (0.0), (1,O), (2,0), (3,0))(도 8의 (6) 참조)를 PLL 클록(PCK)의 상승에 동기하여 발생한다 (단계 SP7). 또한, 도 8의 (1)에 도시한 외부 클록(ECK)의 제 1 및 제 2의 리드 사이클(TR1및 TR2)에서는 상기한 처리와 병행하여, 고속 제어 신호 발생 회로(15)는 외부 칩 실렉트 신호(ECSB) 및 외부 라이트 인에이블 신호(EWEB)에 의거하여, 내부 칩 실렉트 신호(ICSB) 및 내부 라이트 인에이블 신호(IWEB)를 발생함과 함께, PLL 클록(PCK) 및 외부 어드레스(EAD)에 의거하여, 도 8의 (7)에 도시한 리드 인에이블 신호(RE)를 발생한다(단계 SP8).
이로써, 4개의 내부 어드레스(IAD)가 접속 전환 회로(18)를 통하여 4개의 어드레스(AD)(지금의 경우, (0,0), (1,0), (2,0), (3,0))로서 RAM 매크로(12)에 공급되기 때문에, RAM 매크로(12)의 4개의 어드레스(AD)에 대응한 기억 영역으로부터, 접속 전환 회로(18)로부터 공급되는 클록(CK)에 동기하여 4개의 리드 데이터(TQ)가 판독되고, 접속 전환 회로(18)를 통하여 4개의 내부 리드 데이터(ITQ)(지금의 경우, 4비트의 데이터(Q0 내지 Q3))(도 8의 (8) 참조)로서 고속 데이터 발생 회로(17)에 공급된다(단계 SP9). 고속 데이터 발생 회로(17)에서는 도 4에 도시한 리드 데이터 선택 회로(24)에서, 외부 어드레스 페치/래치 회로(21)로부터 공급되는 래치 어드레스(LAD)를 구성하는 로우 어드레스(Lx3, Lx2,Lx1, Lx0)와, 내부 어드레스 발생 회로(22)로부터 공급되는 내부 어드레스(IAD)를 구성하는 로우 어드레스(ix3, ix2, ix1, ix0)가 비교됨과 함께, 래치 어드레스(LAD)를 구성하는 칼럼 어드레스(Ly3, Ly2, Ly1, Ly0)와, 내부 어드레스(IAD)를 구성하는 칼럼 어드레스(iy3, iy2, iy1, iy0)가 비교되고, 로우 어드레스의 모든 비트 및 칼럼 어드레스의 모든 비트가 일치하면, 3입력 앤드 게이트(48)로부터 PLL 클록(PCK)에 동기하여, 도 8의 (9)에 도시한 "H"레벨의 선택 신호(RHIT)가 출력된다. 따라서 트랜스퍼 게이트(55)로부터는 도 8의 (8)에 도시한 4개의 내부 리드 데이터(ITQ) 중, 외부 어드레스(EAD)(지금의 경우, (2,0))에 대응하며 또한 홀수번째의 1비트의 데이터만이 출력된다.
다음에, 도 8의 (1)에 도시한 외부 클록(ECK)의 제 3의 리드 사이클(TR3)에서는 외부 어드레스 페치/래치 회로(21)가 도 8의 (2)에 도시한 외부 어드레스(EAD)(지금의 경우, (0.0))를 페치한다(단계 SP2). 다음에, 외부 어드레스 페치/래치 회로(21)는 외부 어드레스(EAD)를 래치하여 래치 어드레스(LAD)(지금의 경우, (0,0))(도 8의 (4) 참조)로서 고속 데이터 발생 회로(17)에 공급함(단계 SP5)과 함께, 제어 버스(23)를 통하여 내부 어드레스 발생 회로(22)에 외부 어드레스(EAD)를 전송한다(단계 SP6).
한편, 내부 어드레스 발생 회로(22)는 외부 어드레스 페치/래치 회로(21)로부터 제어 버스(23)를 통하여 공급되는 외부 어드레스(EAD)(지금의 경우, (3,0))를 포함한 4개의 내부 어드레스(IAD)(지금의 경우, (0,0), (1,0), (2,O), (3,0))(도 8의 (6) 참조)를 PLL 클록(PCK)의 상승에 동기하여 발생한다(단계 SP7). 또한, 도 8 (1)에 도시한 외부 클록(ECK)의 제 2 및 제 3의 리드 사이클(TR2및 TR3)에서는 상기한 처리와 병행하여, 고속 제어 신호 발생 회로(15)는 외부 칩 실렉트 신호(ECSB) 및 외부 라이트 인에이블 신호(EWEB)에 의거하여, 내부 칩 실렉트 신호(ICSB) 및 내부 라이트 인에이블 신호(IWEB)를 발생함과 함께, PLL 클록(PCK) 및 외부 어드레스(EAD)에 의거하여, 도 8의 (7)에 도시한 리드 인에이블 신호(RE)를 발생한다 (단계 SP8).
이로써, 4개의 내부 어드레스(IAD)가 접속 전환 회로(18)를 통하여 4개의 어드레스(AD)(지금의 경우, (0,0), (1,0), (2,0), (3,0))로서 RAM 매크로(12)에 공급되기 때문에, RAM 매크로(12)의 4개의 어드레스(AD)에 대응한 기억 영역으로부터, 접속 전환 회로(18)로부터 공급되는 클록(CK)에 동기하여 4개의 리드 데이터(TQ)가 판독되고, 접속 전환 회로(18)를 통하여 4개의 내부 리드 데이터(ITQ)(지금의 경우, 4비트의 데이터(Q0 내지 Q3))(도 8의 (8) 참조)로서 고속 데이터 발생 회로(17)에 공급된다(단계 SP9). 고속 데이터 발생 회로(17)에서는 도 4에 도시한 리드 데이터 선택 회로(24)에서, 외부 어드레스 페치/래치 회로(21)로부터 공급되는 래치 어드레스(LAD)를 구성하는 로우 어드레스(Lx3, Lx2, Lx1, Lx0)와, 내부 어드레스 발생 회로(22)로부터 공급되는 내부 어드레스(IAD)를 구성하는 로우 어드레스(ix3, ix2, ix1, ix0)가 비교됨과 함께, 래치 어드레스(LAD)를 구성하는 칼럼 어드레스(Ly3, Ly2, Ly1, Ly0)와, 내부 어드레스(IAD)를 구성하는 칼럼어드레스(iy3, iy2, iy1,iy0)가 비교되고, 로우 어드레스의 모든 비트 및 칼럼 어드레스의 모든 비트가 일치하면, 3입력 앤드 게이트(48)로부터는 PLL 클록(PCK)에 동기하여, 도 8의 (9)에 도시한 "H"레벨의 선택 신호(RHIT)가 출력된다. 따라서 트랜스퍼 게이트(56)로부터는 도 8의 (8)에 도시한 4개의 내부 리드 데이터(ITQ) 중, 외부 어드레스(EAD)(지금의 경우, (3,0))에 대응하며 또한 짝수번째의 1비트의 데이터만이 출력된다.
또한, 도 4에 도시한 데이터 아웃 버퍼 회로(25)에서, 트랜스퍼 게이트(55)로부터 출력된 1비트의 데이터(지금의 경우, 데이터(Q2))가 래치(64)에서 래치된다. 한편, 리드 데이터 선택 회로(24)에서는 외부 클록(ECK)과 리드 인에이블 신호(RE)에 의거하여, 도 8의 (11)에 도시한 데이터 인에이블 신호(DE)가 생성된다. 이로써, 데이터 아웃 버퍼 회로(25)에서, 래치(64)에서 래치된 1비트의 데이터(지금의 경우, 데이터(Q2))가 외부 클록(ECK)의 하강에 동기한 앤드 게이트(62)의 출력 데이터에 의해 열린 트랜스퍼 게이트(66)로부터 출력되고, 인버터(69)에 의해 반전된 후, 도 8의 (12)에 도시한 외부 리드 데이터(ETQ)로서 출력된다(단계 SP10). 따라서 도시하지 않은 테스트 장치에서는 외부 클록(ECK)에 동기하여, 외부 어드레스(EAD)에 1대1로 대응한 외부 리드 데이터(ETQ)의 값에 의거하여, RAM 매크로(12)의 외부 어드레스(EAD)에 대응한 1개의 메모리 셀이 사용 가능(pass)인지 사용 불능(fail)인지를 리얼타임으로 판단할 수 있다.
다음에, 도 8의 (1)에 도시한 외부 클록(ECK)의 제 4의 리드 사이클(TR4)에서는 외부 어드레스 페치/래치 회로(21)가 도 8의 (2)에 도시한 외부 어드레스(EAD)(지금의 경우, (1,0))를 페치한다(단계 SP2). 다음에, 외부 어드레스 페치/래치 회로(21)는 외부 어드레스(EAD)를 래치하여 래치 어드레스(LAD)(지금의 경우, (1,0))(도 8의 (4) 참조)로서 고속 데이터 발생 회로(17)에 공급함(단계 SP5)과 함께, 제어 버스(23)를 통하여 내부 어드레스 발생 회로(22)에 외부 어드레스(EAD)를 전송한다(단계 SP6).
한편, 내부 어드레스 발생 회로(22)는 외부 어드레스 페치/래치 회로(21)로부터 제어 버스(23)를 통하여 공급되는 외부 어드레스(EAD)(지금의 경우, (0,0))를 포함한 4개의 내부 어드레스(IAD)(지금의 경우, (0,0), (1,0), (2,0), (3,0))(도 8의 (6) 참조)를 PLL 클록(PCK)의 상승에 동기하여 발생한다(단계 SP7). 또한, 도 8의 (1)에 도시한 외부 클록(ECK)의 제 3 및 제 4의 리드 사이클(TR3및 TR4)에서는 상기한 처리와 병행하여, 고속 제어 신호 발생 회로(15)는 외부 칩 실렉트 신호(ECSB) 및 외부 라이트 인에이블 신호(EWEB)에 의거하여, 내부 칩 실렉트 신호(ICSB) 및 내부 라이트 인에이블 신호(IWEB)를 발생함과 함께, PLL 클록(PCK) 및 외부 어드레스(EAD)에 의거하여, 도 8의 (7)에 도시한 리드 이네불 신호(RE)를 발생한다(단계 SP8).
이로써, 4개의 내부 어드레스(IAD)가 접속 전환 회로(18)를 통하여 4개의 어드레스(AD)(지금의 경우, (0,0}, (1,0), (2,0), (3,0))로서 RAM 매크로(12)에 공급되기 때문에, RAM 매크로(12)의 4개의 어드레스(AD)에 대응한 기억 영역으로부터,접속 전환 회로(18)로부터 공급되는 클록(CK)에 동기하여 4개의 리드 데이터(TQ)가 판독되고, 접속 전환 회로(18)를 통하여 4개의 내부 리드 데이터(ITQ)(지금의 경우, 4비트의 데이터(Q0 내지 Q3))(도 8의 (8) 참조)로서 고속 데이터 발생 회로(17)에 공급된다(단계 SP9). 고속 데이터 발생 회로(17)에서는 도 4에 도시한 리드 데이터 선택 회로(24)에서, 외부 어드레스 페치/래치 회로(21)로부터 공급되는 래치 어드레스(LAD)를 구성하는 로우 어드레스(Lx3, Lx2, Lx1, Lx0)와, 내부 어드레스 발생 회로(22)로부터 공급되는 내부 어드레스(IAD)를 구성하는 로우 어드레스(ix3, ix2, ix1, ix0)가 비교됨과 함께, 래치 어드레스(LAD)를 구성하는 칼럼 어드레스(Ly3, Ly2, Ly1, Ly0)와, 내부 어드레스(IAD)를 구성하는 칼럼 어드레스(iy3, iy2, iy1, iy0)가 비교되고, 로우 어드레스의 모든 비트 및 칼럼 어드레스의 모든 비트가 일치하면, 3입력 앤드 게이트(48)로부터는 PLL 클록(PCK)에 동기하여, 도 8의 (9)에 도시한 "H"레벨의 선택 신호(RHIT)가 출력된다. 따라서 트랜스퍼 게이트(56)로부터는 도 8의 (8)에 도시한 4개의 내부 리드 데이터(ITQ) 중, 외부 어드레스(EAD)(지금의 경우, (0,0))에 대응하며 또한 홀수번째의 1비트의 데이터만이 출력된다.
또한, 도 4에 도시한 데이터 아웃 버퍼 회로(25)에서, 트랜스퍼 게이트(55)로부터 출력된 1비트의 데이터(지금의 경우, 데이터 Q3)가 래치(64)에서 래치된다. 한편, 리드 데이터 선택 회로(24)에서는 외부 클록(ECK)과 리드 인에이블 신호(RE)에 의거하여, 도 8의 (11)에 도시한 데이터 인에이블 신호(DE)가 생성된다. 이로써, 데이터 아웃 버퍼 회로(25)에서, 래치(64)에서 래치된 1비트의 데이터(지금의 경우, 데이터(Q3))가 외부 클록(ECK)의 하강에 동기한 앤드 게이트(62)의 출력 데이터에 의해 열린 트랜스퍼 게이트(66)로부터 출력되고, 인버터(69)에 의해 반전된 후, 도 8의 (12)에 도시한 외부 리드 데이터(ETQ)로서 출력된다(단계 SP10). 따라서 도시하지 않은 테스트 장치에서는 외부 클록(ECK)에 동기하여, 외부 어드레스(EAD)에 1대1로 대응한 외부 리드 데이터(ETQ)의 값에 의거하여, RAM 매크로(12)의 외부 어드레스(EAD)에 대응한 1개의 메모리 셀이 사용 가능(pass)인지 사용 불능(fail)인지를 리얼타임으로 판단할 수 있다.
여기서, 상기 이후의 동작에 관해서는 출력되는 데이터만 다르기 때문에를 뿐이기 때문에, 그 설명을 생략한다.
이와 같이, 상기 실시예의 구성에 의하면, 저속의 외부 클록(ECK)에 동기한, 그 주파수가 외부 클록(ECK)의 주파수의 n배의 PLL 클록(PCK)을 이용하여 테스트 회로(11)에서 RAM 매크로(12)에 대한 고속의 데이터의 기록 및 판독을 실현함과 함께, 외부 클록(ECK)에 동기하여 외부 어드레스(EAD)에 1대1로 대응한 1비트의 데이터의 판독이 가능해졌다. 따라서 판독된 1비트의 데이터에 대응한 RAM 매크로(12)의 1개의 메모리 셀이 사용 가능(pass)인지 사용 불능(fail)인지를 리얼타임으로 판단할 수 있다. 이로써, 상기한 반도체 기억 장치의 테스트 방법을, RAM 매크로(12)의 전기적 특성 등을 검사하고, 결함 메모리 셀을 포함한 열 또는 행을 용장 메모리 셀의 열 또는 행으로 치환하는 메모리 셀의 구제를 행하는 프로브 테스트 공정에 이용할 수 있다. 또한, 상기한 반도체 기억 장치의 테스트 방법에서는하나의 외부 어드레스(EAD)를 테스트 회로(11)에 줄 뿐으로 n개의 내부 라이트 데이터(ITD)의 기록이 고속의 PLL 클록(PCK)에 동기하여 행하여지기 때문에, 그만큼 테스트 시간을 단축할 수 있다.
이상, 본 발명의 실시예를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 상기 실시예에 한정된 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위의 설계의 변경 등이 있어도 본 발명에 포함된다.
예를 들면, 상술한 실시예에서는 외부 클록의 체배의 내부 클록을 발생하는 회로로서 PLLC를 이용한 예를 나타냈지만, 이에 한정되지 않고, 지연 동기 루프 회로(DLLC ; Delay Locked Loop Circuit)를 이용하여도 좋다.
또한, 상술한 실시예에서는 도 6에 도시한 라이트 사이클(Tw)인 때에 외부로부터 공급하는 외부 어드레스(EAD)와, 제 1의 리드 사이클(TR1)인 때에 외부로부터 공급한 외부 어드레스(EAD)가 동일한 예를 나타냈지만, 이에 한정되지 않고, 이들의 외부 어드레스(EAD)는 달라도 좋다.
또한, 상술한 실시예에서는 내부 어드레스 발생 회로(22)는 외부 어드레스 페치/래치 회로(21)로부터 제어 버스(23)를 통하여 공급되는 외부 어드레스(EAD)를 포함한 4개의 내부 어드레스(IAD)를 PLL 클록(PCK)의 상승에 동기하여 발생하는 예를 나타냈지만, 이에 한정되지 않는다. 예를 들면, 내부 어드레스 발생 회로(22)는 외부 어드레스 페치/래치 회로(21)로부터 제어 버스(23)를 통하여 공급되는 외부 어드레스(EAD)를 포함한 4개의 내부 어드레스(IAD)를 PLL 클록(PCK)의 하강에 동기하여 발생하도록 구성하여도 좋다.
또한, 상술한 실시예에서는 n이 4인 예를 나타냈지만, 이에 한정되지 않고, n은 2, 3, 5, 6, 7, 8, 12, 16, 32, 64의 어느 하나라도 좋다.
또한, 상술한 실시예에서는 본 발명을 RAM 매크로를 갖는 반도체 기억 장치의 테스트에 적용하는 예를 나타냈지만, 이에 한정되지 않고, 본 발명은 SRAM 등의 반도체 기억 장치 단체, 또는 SRAM 이나 RAM 등의 반도체 기억 장치를 혼재한 SOC나 ASIC(Application Specific Integrated Circuit)에도 적용할 수 있다. 상기한 DRAM으로서는 보통의 동기형 DRAM 외에, DDR(Double Data Rate) 동작 가능한 동기형 DRAM이나, 럼버스 DRAM(Rambus DRAM)(상표명)이라고 불리는 고속의 데이터 전송이 가능한 DRAM이 있다. 여기서, DDR 동작이란, 클록의 상승과 하강의 양 에지에 동기하여 데이터의 입출력을 제어함에 의해, 종래의 동기형 DRAM에 비하여 2배의 데이터 전송 레이트로 동작하는 것을 의미하고 있다.
이상 설명한 바와 같이, 본 발명의 구성에 의하면, 외부 클록의 주파수의 n배(n은 자연수)의 주파수를 가지며, 외부 클록에 동기한 고속 클록에 동기하여, 반도체 기억 장치의 기억부에 기록하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 외부 어드레스를 포함한 n개의 내부 어드레스를 발생함과 함께, 고속 클록에 동기하여 n개의 내부 어드레스에 대응한 n비트의 내부 라이트 데이터를 발생하여 기억부에 기록하는 제 1의 단계와, 기억부로부터 판독하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 외부 어드레스를 래치하고, 외부 어드레스를 포함한 n개의 내부 어드레스를 고속 클록에 동기하여 발생함과 함께, 고속 클록에 동기하여 n개의 내부 어드레스에 대응한 n비트의 내부 리드 데이터를 기억부로부터 판독하고, n개의 내부 어드레스중, 래치한 외부 어드레스와 일치한 내부 어드레스에 대응한 내부 리드 데이터를 출력하는 제 2의 단계를 갖고 있다.
따라서 저속의 외부 클록을 체배한 고속의 내부 클록을 이용한 경우라도, 1개의 외부 어드레스에 대해 1대1로 대응한 판독 데이터를 얻을 수 있다. 또한, 기억부에 대한 데이터의 기록 시간이 보통의 n분의1로 되기 때문에, 그 만큼 테스트 시간을 단축할 수 있다.
본 발명은 상기 실시예에 한정되는 것이 아니고 본 발명의 본질을 벗어남이 없이 변경 및 수정될 수 있다는 것은 자명하다.

Claims (9)

  1. 외부 클록의 주파수의 n배(n은 자연수)의 주파수를 가지며, 상기 외부 클록에 동기한 고속 클록에 동기하여, 반도체 기억 장치의 기억부에 기록하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 외부 어드레스를 포함한 n개의 내부 어드레스를 발생함과 함께, 상기 고속 클록에 동기하여 n개의 상기 내부 어드레스에 대응한 n비트의 내부 라이트 데이터를 발생하여 상기 기억부에 기록하는 제 1의 단계와,
    상기 기억부로부터 판독하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 외부 어드레스를 래치하고, 상기 외부 어드레스를 포함한 n개의 내부 어드레스를 상기 고속 클록에 동기하여 발생함과 함께, 상기 고속 클록에 동기하여 n개의 상기 내부 어드레스에 대응한 n비트의 내부 리드 데이터를 상기 기억부로부터 판독하고, n개의 상기 내부 어드레스중, 래치한 상기 외부 어드레스와 일치한 상기 내부 어드레스에 대응한 상기 내부 리드 데이터를 출력하는 제 2의 단계를 갖는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  2. 제 1항에 있어서,
    상기 제 2의 단계에서, n개의 상기 내부 어드레스중, 래치한 상기 외부 어드레스와 일치하며 또한 상기 고속 클록에 동기한 1개의 상기 내부 어드레스에 응하여 상기 기억부로부터 판독된 1비트의 상기 내부 리드 데이터를 출력하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  3. 제 1항에 있어서,
    n개의 상기 내부 어드레스는 상기 외부 어드레스로부터 그 번지를 순차적으로 잉크리먼트하여 생성하는 제 1의 어드레스 생성 방법, 상기 외부 어드레스로부터 그 번지를 순차적으로 디크리먼트하여 생성하는 제 2의 어드레스 생성 방법, 상기 외부 어드레스를 포함한 n개마다 구분된 범위 내에서 생성하는 제 3의 어드레스 생성 방법의 어느 하나로 생성되는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  4. 제 1항에 있어서,
    n비트의 상기 내부 라이트 데이터는 값 「1」을 n개 연속하여 생성하는 제 1의 데이터 생성 방법, 값 「0」을 n개 연속하여 생성하는 제 2의 데이터 생성 방법, 교대로 값 「1」과 값 「O」을 상기 순서로 반복하여 생성하는 제 3의 데이터 생성 방법, 교대로 값 「0」과 값 「1」을 상기 순서로 반복하여 생성하는 제 4의 데이터 생성 방법의 어느 하나로 생성되는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  5. 외부 클록의 주파수의 n배(n은 자연수)의 주파수를 가지며, 상기 외부 클록에 동기한 고속 클록을 발생하는 고속 클록 발생 회로와,
    반도체 기억 장치의 기억부에 기록하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 제 1의 외부 어드레스를 포함한 n개의 제 1의 내부 어드레스를 상기 고속 클록에 동기하여 발생함과 함께, 상기 기억부로부터 판독하여야 할 1비트분의 데이터의 기억 영역을 지정하기 위해 공급되는 제 2의 외부 어드레스를 래치하여 래치 어드레스로서 출력하고, 상기 제 2의 외부 어드레스를 포함한 n개의 제 2의 내부 어드레스를 상기 고속 클록에 동기하여 발생하는 고속 어드레스 발생 회로와,
    상기 고속 클록에 동기하여 n개의 상기 제 1의 내부 어드레스에 대응한 n비트의 내부 라이트 데이터를 발생하여 상기 기억부에 공급함과 함께, 상기 고속 클록에 동기하여 상기 기억부로부터 판독된 n비트의 내부 리드 데이터중, n개의 상기 제 2의 내부 어드레스 중에서 상기 래치 어드레스와 일치한 상기 제 2의 내부 어드레스에 대응한 상기 내부 리드 데이터를 출력하는 고속 데이터 발생 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치의 테스트 회로.
  6. 제 5항에 있어서,
    상기 고속 데이터 발생 회로는 n개의 상기 내부 어드레스 중에서 상기 래치 어드레스와 일치하며 또한 상기 고속 클록에 동기한 1개의 상기 내부 어드레스에 응하여 상기 기억부로부터 판독된 1비트의 상기 내부 리드 데이터를 출력하는 것을 특징으로 하는 반도체 기억 장치의 테스트 회로.
  7. 제 5항에 있어서,
    상기 고속 어드레스 발생 회로는 n개의 상기 내부 어드레스를 상기 외부 어드레스로부터 그 번지를 순차적으로 잉크리먼트하여 생성하는 제 1의 어드레스 생성 방법, 상기 외부 어드레스로부터 그 번지를 순차적으로 디크리먼트하여 생성하는 제 2의 어드레스 생성 방법, 상기 외부 어드레스를 포함한 n개마다 구분된 범위 내에서 생성하는 제 3의 어드레스 생성 방법의 어느 하나에 의해 생성하는 것을 특징으로 하는 반도체 기억 장치의 테스트 회로.
  8. 제 5항에 있어서,
    상기 고속 데이터 발생 회로는 n비트의 상기 내부 라이트 데이터를 값 「1」을 n개 연속하여 생성하는 제 1의 데이터 생성 방법, 값 「0」을 n개 연속하여 생성하는 제 2의 데이터 생성 방법, 교대로 값 「1」과 값 「0」을 상기 순서로 반복하여 생성하는 제 3의 데이터 생성 방법, 교대로 값 「0」과 값 「1」을 상기 순서로 반복하여 생성하는 제 4의 데이터 생성 방법의 어느 하나에 의해 생성하는 것을 특징으로 하는 반도체 기억 장치의 테스트 회로.
  9. 제 5항에 있어서,
    상기 고속 어드레스 발생 회로는 외부 어드레스 페치/래치 회로와, 내부 어드레스 발생 회로를 구비하고,
    상기 외부 어드레스 페치/래치 회로는 상기 외부 어드레스를 페치하고, 래치하여 상기 래치 어드레스로서 상기 고속 데이터 발생 회로에 공급함과 함께, 상기 페치한 상기 외부 어드레스를 상기 내부 어드레스 발생 회로에 전송하고,
    상기 내부 어드레스 발생 회로는 상기 외부 어드레스 페치/래치 회로로부터 공급되는 상기 외부 어드레스를 포함한 n개의 상기 내부 어드레스를 상기 고속 클록에 동기하여 발생하는 것을 특징으로 하는 반도체 기억 장치의 테스트 회로.
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