JP3019371B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3019371B2 JP3019371B2 JP2195630A JP19563090A JP3019371B2 JP 3019371 B2 JP3019371 B2 JP 3019371B2 JP 2195630 A JP2195630 A JP 2195630A JP 19563090 A JP19563090 A JP 19563090A JP 3019371 B2 JP3019371 B2 JP 3019371B2
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- clock
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶回路を内蔵する半導体集積回路
装置に関し、特にデータ解析機能の外に遅延時間測定機
能を付加した半導体集積回路装置に関する。
装置に関し、特にデータ解析機能の外に遅延時間測定機
能を付加した半導体集積回路装置に関する。
従来の半導体集積回路装置は、第12図に示すようにチ
ップ100内に読み出し書き込み可能な記憶回路（Random
Access Memory、以下RAMと略す）200に、クロック（CLO
CK）とテスト信号（TEST）を入力してタイミング信号と
書き込み許可信号WEを生成するタイミング制御部600
と、このタイミング制御部600によって制御され、RAM20
0のｎビットのアドレス信号を生成するアドレス信号生
成部700とｍビットの書き込みデータを生成する書き込
みデータ生成部710と、タイミング制御部600によって制
御されるｍビットの読み出しデータを生成する読み出し
データ生成部800と、この読み出しデータ生成部800から
のデータとRAM200からの出力データとを比較し、RAM200
内に記憶されているデータが正しいか否かの判定を行い
出力端子Ｔ−outに判定信号を出力するデータ解析部810
とを有している。また、ｋ個の信号を入力し、ｌ個の信
号を出力するランダムゲートブロック110からRAM200へ
向かう信号と、アドレス信号生成部700,書き込みデータ
生成部710および書き込み許可信号WEとを出力端子Ｔ−o
utからの入力信号によって切り換える２−１選択部（SE
L2）500も含んでいる。このような回路は一般に、ゲー
トアレー（G/A）やスタンダードセル（S/A）と呼ばれる
カスタムLSIに内蔵されたRASのテストを自動的に行い、
RAMの故障判定が可能なことから埋め込み自己テスト
（ビルトイン・セルフテスト,Built−In Self−Test）
回路と呼ばれている。この種の例としては、Bob Dekker
等の報告リアリスティック・ビルトイン・セルフテスト
・フオー・スタティック・RAMズ（REALISTC BUILT−IN
SELF−TEST FOR STATIC RAMs）」,IEEE Design ＆ Test
of Computers,Feb.1989,pp・26−34がある。これは、
スタティックRAMのテスト回路として自己テスト制御回
路により制御されるアドレス生成部、データ生成部、デ
ータ取得部とを備えている。データ取得部では８ビット
の並列シグネチャ解析器によってRAMの出力データよりR
AMの良否を判定している。
ップ100内に読み出し書き込み可能な記憶回路（Random
Access Memory、以下RAMと略す）200に、クロック（CLO
CK）とテスト信号（TEST）を入力してタイミング信号と
書き込み許可信号WEを生成するタイミング制御部600
と、このタイミング制御部600によって制御され、RAM20
0のｎビットのアドレス信号を生成するアドレス信号生
成部700とｍビットの書き込みデータを生成する書き込
みデータ生成部710と、タイミング制御部600によって制
御されるｍビットの読み出しデータを生成する読み出し
データ生成部800と、この読み出しデータ生成部800から
のデータとRAM200からの出力データとを比較し、RAM200
内に記憶されているデータが正しいか否かの判定を行い
出力端子Ｔ−outに判定信号を出力するデータ解析部810
とを有している。また、ｋ個の信号を入力し、ｌ個の信
号を出力するランダムゲートブロック110からRAM200へ
向かう信号と、アドレス信号生成部700,書き込みデータ
生成部710および書き込み許可信号WEとを出力端子Ｔ−o
utからの入力信号によって切り換える２−１選択部（SE
L2）500も含んでいる。このような回路は一般に、ゲー
トアレー（G/A）やスタンダードセル（S/A）と呼ばれる
カスタムLSIに内蔵されたRASのテストを自動的に行い、
RAMの故障判定が可能なことから埋め込み自己テスト
（ビルトイン・セルフテスト,Built−In Self−Test）
回路と呼ばれている。この種の例としては、Bob Dekker
等の報告リアリスティック・ビルトイン・セルフテスト
・フオー・スタティック・RAMズ（REALISTC BUILT−IN
SELF−TEST FOR STATIC RAMs）」,IEEE Design ＆ Test
of Computers,Feb.1989,pp・26−34がある。これは、
スタティックRAMのテスト回路として自己テスト制御回
路により制御されるアドレス生成部、データ生成部、デ
ータ取得部とを備えている。データ取得部では８ビット
の並列シグネチャ解析器によってRAMの出力データよりR
AMの良否を判定している。
この従来の半導体記憶回路装置では、ただ単にあるRA
Mチェック用パターンを生成し、RAMからの出力データを
解析することによって故障解析を自動的に行うだけの回
路構成となっているため、半導体技術の進歩に伴います
ます高速化するRAMと遅延時間（以下アクセスタイムと
略す）を測定することはできなかった。特に、ゲートア
レーやスタンダードセルに埋め込まれたRAMの場合、RAM
の入出力に接続された論理ゲートが存在するため、RAM
単体のアクセスタイムを測定することはほとんど不可能
であった。
Mチェック用パターンを生成し、RAMからの出力データを
解析することによって故障解析を自動的に行うだけの回
路構成となっているため、半導体技術の進歩に伴います
ます高速化するRAMと遅延時間（以下アクセスタイムと
略す）を測定することはできなかった。特に、ゲートア
レーやスタンダードセルに埋め込まれたRAMの場合、RAM
の入出力に接続された論理ゲートが存在するため、RAM
単体のアクセスタイムを測定することはほとんど不可能
であった。
本発明の半導体集積回路装置は、書き込みデータを保
持する記憶素子部と、各種制御信号のタイミングを制御
し、少なくとも第１のクロック及び第２のクロックを出
力するタイミング制御回路と、タイミング制御回路によ
って制御されてアドレス信号を生成するアドレス生成回
路と、タイミング制御回路によって制御されて書き込み
データを生成する書き込みデータ生成回路と、アドレス
信号を第１のクロックに応答してラッチしそのラッチさ
れたアドレス信号を記憶素子部に供給する第１のラッチ
回路と、書き込みデータを第１のクロックに応答してラ
ッチしそのラッチされた書き込みデータを記憶素子部に
供給する第２のラッチ回路と、記憶素子部から読み出さ
れた出力データを第２のクロックに応答してラッチしそ
のラッチされた出力データを出力する第３のラッチ回路
と、タイミング制御回路によって制御される読み出しデ
ータ生成回路と、第３のラッチ回路からの該出力データ
と前記読み出しデータ生成回路からの読み出しデータと
を比較するデータ解析部とを備え、タイミング制御回路
はリングオーシレータを備え、そのリングオーシレータ
は、第１のクロックを入力する第１の端子と、第１のク
ロックが遅延された第２のクロックを出力する第２の端
子と、その遅延量を制御する遅延時間制御信号を入力す
る第３の端子と、リングオーシレータのテストモード及
び発振モードを設定するモード設定信号を入力する第４
の端子と、発振モードにより発振した信号を出力する第
５の端子とを備えることを特徴とする。
持する記憶素子部と、各種制御信号のタイミングを制御
し、少なくとも第１のクロック及び第２のクロックを出
力するタイミング制御回路と、タイミング制御回路によ
って制御されてアドレス信号を生成するアドレス生成回
路と、タイミング制御回路によって制御されて書き込み
データを生成する書き込みデータ生成回路と、アドレス
信号を第１のクロックに応答してラッチしそのラッチさ
れたアドレス信号を記憶素子部に供給する第１のラッチ
回路と、書き込みデータを第１のクロックに応答してラ
ッチしそのラッチされた書き込みデータを記憶素子部に
供給する第２のラッチ回路と、記憶素子部から読み出さ
れた出力データを第２のクロックに応答してラッチしそ
のラッチされた出力データを出力する第３のラッチ回路
と、タイミング制御回路によって制御される読み出しデ
ータ生成回路と、第３のラッチ回路からの該出力データ
と前記読み出しデータ生成回路からの読み出しデータと
を比較するデータ解析部とを備え、タイミング制御回路
はリングオーシレータを備え、そのリングオーシレータ
は、第１のクロックを入力する第１の端子と、第１のク
ロックが遅延された第２のクロックを出力する第２の端
子と、その遅延量を制御する遅延時間制御信号を入力す
る第３の端子と、リングオーシレータのテストモード及
び発振モードを設定するモード設定信号を入力する第４
の端子と、発振モードにより発振した信号を出力する第
５の端子とを備えることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路装置のブ
ロック回路図である。チップ100内に2nワード×ｍビッ
トのRAM200とｋ個の入力とｌ個の出力を有するランダム
論理ゲートを含み、RAM200の故障判定を行うために、CL
OCK端子,DELAY CONT端子,OSCMODE端子およびTEST端子
から信号を入力し、テスト用クロックCK1,CK3,STBおよ
び書き込み許可信号WEと各種制御信号ADDRESS GENE.CON
T.,WRITE DATA GENE.CONT.およびREAD DATA GENE.CONT.
を出力するタイミング制御回路300と、ADDRESS GENE.CO
NT.信号によってｎビットの一連のアドレス信号を生成
するアドレス信号生成回路400と、WRITE DATA GENE.CON
T.信号によってｍビットの書き込みデータを生成する書
き込みデータ生成回路410と、これらアドレス信号と書
き込みデータを保持しクロックCK1によって制御される
フリップフロップ（FF）510と、このフリップフロップ5
10からの出力および書き込み許可信号WEを上記のランダ
ム論理ゲート110からの信号とをTEST端子からの信号に
よって切り換え、RAM200へ入力する２−１選択回路（SE
L2）500と、RAMからの出力を保持し、クロックCK3によ
って制御されるフリップフロップ510と、このフリップ
フロップ510からの出力信号とREAD DATA GENE.CONT信号
によってあらかじめRAM200に書き込まれているデータと
同じデータを生成する読み出しデータ生成回路430から
の出力信号とを比較し、RAM200に故障があるか否かの判
定を行い、結果をＴ−out端子440に出力するデータ解析
回路440とを備えている。尚、RAM200からの出力はフリ
ップフロップ510へ入力する一方、ランダム論理ゲート1
0へも入力されている。
ロック回路図である。チップ100内に2nワード×ｍビッ
トのRAM200とｋ個の入力とｌ個の出力を有するランダム
論理ゲートを含み、RAM200の故障判定を行うために、CL
OCK端子,DELAY CONT端子,OSCMODE端子およびTEST端子
から信号を入力し、テスト用クロックCK1,CK3,STBおよ
び書き込み許可信号WEと各種制御信号ADDRESS GENE.CON
T.,WRITE DATA GENE.CONT.およびREAD DATA GENE.CONT.
を出力するタイミング制御回路300と、ADDRESS GENE.CO
NT.信号によってｎビットの一連のアドレス信号を生成
するアドレス信号生成回路400と、WRITE DATA GENE.CON
T.信号によってｍビットの書き込みデータを生成する書
き込みデータ生成回路410と、これらアドレス信号と書
き込みデータを保持しクロックCK1によって制御される
フリップフロップ（FF）510と、このフリップフロップ5
10からの出力および書き込み許可信号WEを上記のランダ
ム論理ゲート110からの信号とをTEST端子からの信号に
よって切り換え、RAM200へ入力する２−１選択回路（SE
L2）500と、RAMからの出力を保持し、クロックCK3によ
って制御されるフリップフロップ510と、このフリップ
フロップ510からの出力信号とREAD DATA GENE.CONT信号
によってあらかじめRAM200に書き込まれているデータと
同じデータを生成する読み出しデータ生成回路430から
の出力信号とを比較し、RAM200に故障があるか否かの判
定を行い、結果をＴ−out端子440に出力するデータ解析
回路440とを備えている。尚、RAM200からの出力はフリ
ップフロップ510へ入力する一方、ランダム論理ゲート1
0へも入力されている。
第２図はタイミング制御回路300のブロック回路図で
ある。第３図はさらにその中のデータ生成制御部310の
詳細な論理図を示しているこの部分の動作を以下に説明
する。CLOCK端子からの信号に同期してカウントアップ
する（ｎ＋４）ビットのカウンタ320の上位４ビット
（第３図中のC1,C2,C3,C4）の“1",“0"の状態によって
ADDRESS GENE.CONT.信号,WRITE DATA GENE.CONT.信号,R
EAD DATA GENE.CONT.信号およびSTB MASK信号が生成さ
れる。ここでSTB MASK信号は後に説明するデータ解析回
路440でのデータ判定を行うか否かを決めるストローブ
信号のことで“0"の時は判定しないで“1"の時のみ判定
を行う。また、これら各種制御信号は一般にRAMのテス
ト・パターンとして知られているマーチングとチェッカ
ーボードの各パターンを連続して生成するためのもので
あり、カウンタ320のC1,C2,C3,C4の各ビットの状態は表
１のようになっている。
ある。第３図はさらにその中のデータ生成制御部310の
詳細な論理図を示しているこの部分の動作を以下に説明
する。CLOCK端子からの信号に同期してカウントアップ
する（ｎ＋４）ビットのカウンタ320の上位４ビット
（第３図中のC1,C2,C3,C4）の“1",“0"の状態によって
ADDRESS GENE.CONT.信号,WRITE DATA GENE.CONT.信号,R
EAD DATA GENE.CONT.信号およびSTB MASK信号が生成さ
れる。ここでSTB MASK信号は後に説明するデータ解析回
路440でのデータ判定を行うか否かを決めるストローブ
信号のことで“0"の時は判定しないで“1"の時のみ判定
を行う。また、これら各種制御信号は一般にRAMのテス
ト・パターンとして知られているマーチングとチェッカ
ーボードの各パターンを連続して生成するためのもので
あり、カウンタ320のC1,C2,C3,C4の各ビットの状態は表
１のようになっている。
表１において、ADDRESS GENE.CONT.信号が“0"の時は
アドレス信号が昇順に発生され、“1"の時は降順に発生
される。また、第３図中のRESET信号はC1,C2,C3,C4が
“0",“1",“0",“1"になるとNORゲート315によって発
生される信号であり、カウンタ320の内容を全て“0"に
する信号である。従って、それ以降の各制御信号は発生
されないので、表１では“−”で表わされている。
アドレス信号が昇順に発生され、“1"の時は降順に発生
される。また、第３図中のRESET信号はC1,C2,C3,C4が
“0",“1",“0",“1"になるとNORゲート315によって発
生される信号であり、カウンタ320の内容を全て“0"に
する信号である。従って、それ以降の各制御信号は発生
されないので、表１では“−”で表わされている。
第２図のタイミング制御回路300において、クロックC
K1,CK3,STBおよび書き込み許可信号WEは、CLOCK端子か
らの信号を遅延ゲート330を通してクロックCK1が、クロ
ックCK1よりWE発生回路340を通して書き込み許可信号WE
が、リングオシレータ付き遅延ゲート350を通してCK3
が、CK3より遅延ゲート360を通してSTBがそれぞれ発生
される。リングオシレータ付き遅延ゲート350によって
後に述べるRAM200単体のアクセスタイムの測定が可能と
なっている。
K1,CK3,STBおよび書き込み許可信号WEは、CLOCK端子か
らの信号を遅延ゲート330を通してクロックCK1が、クロ
ックCK1よりWE発生回路340を通して書き込み許可信号WE
が、リングオシレータ付き遅延ゲート350を通してCK3
が、CK3より遅延ゲート360を通してSTBがそれぞれ発生
される。リングオシレータ付き遅延ゲート350によって
後に述べるRAM200単体のアクセスタイムの測定が可能と
なっている。
第４図は、ｎビットのアドレス信号AD0,AD1,AD2,…,A
Dn−１を生成する回路400の具体的回路である。CLOCK端
子からの信号によってカウントアップされるカウンタ40
1からの出力信号の正転信号および反転信号をADDRESS G
ENE.CONT.信号の“1",“0"に基づいて切り換える２−１
選択回路402によってアドレス信号は生成される。
Dn−１を生成する回路400の具体的回路である。CLOCK端
子からの信号によってカウントアップされるカウンタ40
1からの出力信号の正転信号および反転信号をADDRESS G
ENE.CONT.信号の“1",“0"に基づいて切り換える２−１
選択回路402によってアドレス信号は生成される。
第５図は、ｍビットの書き込みデータを生成する回路
410の具体的回路である。電源電位Vddと接地電位GNDと
をWRITE DATA GENE.CONT.信号の“1",“0"に基づいて切
り換える２−１選択回路411によって書き込みデータは
生成される。反転増幅器（以下INVゲートと略す）412は
チェッカボードパターンを発生するために必要なゲート
である。
410の具体的回路である。電源電位Vddと接地電位GNDと
をWRITE DATA GENE.CONT.信号の“1",“0"に基づいて切
り換える２−１選択回路411によって書き込みデータは
生成される。反転増幅器（以下INVゲートと略す）412は
チェッカボードパターンを発生するために必要なゲート
である。
第６図は、ｍビットの読み出しデータを生成する回路
430の具体的回路で、動作原理は第５図の書き込みデー
タ生成回路410とまったく同じであり、ただその制御信
号READ DATA GENE.CONTが違っているだけである。
430の具体的回路で、動作原理は第５図の書き込みデー
タ生成回路410とまったく同じであり、ただその制御信
号READ DATA GENE.CONTが違っているだけである。
第７図は、RAM200からの出力と読み出しデータ生成回
路430とからのデータを比較し、RAM200の故障判定を行
う回路440の具体的回路である。RAMからの出力はクロッ
クCK3のタイミングでフリップフロップ510に保持され、
その出力と読み出しデータ生成回路430からの出力とが
排他的論理和ゲート（EXNORゲートと以下略す）441で比
較され、その出力はクロックSTBのタイミングでフリッ
プフロップ422に保持され、その出力は端子Ｔ−outに出
力される。ここで、端子Ｔ−outへの信号は“0"の時がR
AM200は故障なし、“1"の時がRAM200は故障ありと判定
される。
路430とからのデータを比較し、RAM200の故障判定を行
う回路440の具体的回路である。RAMからの出力はクロッ
クCK3のタイミングでフリップフロップ510に保持され、
その出力と読み出しデータ生成回路430からの出力とが
排他的論理和ゲート（EXNORゲートと以下略す）441で比
較され、その出力はクロックSTBのタイミングでフリッ
プフロップ422に保持され、その出力は端子Ｔ−outに出
力される。ここで、端子Ｔ−outへの信号は“0"の時がR
AM200は故障なし、“1"の時がRAM200は故障ありと判定
される。
第８図は、全体回路の動作を示すタイミング波形であ
る。第８図の左側が書き込みモード、右側が書き込みモ
ードを示す。（ａ）のクロックCK1によってRAM200への
（ｂ）アドレス信号（address）と（ｃ）書き込みデー
タ（write data）および（ｄ）書き込み許可信号WEが発
生される。書き込み許可信号WEが立ち下がるごとにその
時のアドレス信号に対応したRAMの記憶番地に書き込み
データが書き込まれる。読み出しモードでは、アドレス
信号が変化すると（ｆ）のクロックCK3によって（ｇ）
のRAMからの出力（RAM out）が変化し、と同時に（ｅ）
の読み出しデータ生成回路からの判定用信号（checking
data）も変化するので、（ｈ）のクロックSTBのタイミ
ングで判定信号Ｔ−outが出力される。さて、RAMからの
出力が（ｇ）の斜線部に示すように不良の場合には、第
７図のEXNORゲート441の出力は“1"レベルとなるので、
端子Ｔ−outに“1"レベルが出力され、正常の場合には
“0"レベルが出力される。
る。第８図の左側が書き込みモード、右側が書き込みモ
ードを示す。（ａ）のクロックCK1によってRAM200への
（ｂ）アドレス信号（address）と（ｃ）書き込みデー
タ（write data）および（ｄ）書き込み許可信号WEが発
生される。書き込み許可信号WEが立ち下がるごとにその
時のアドレス信号に対応したRAMの記憶番地に書き込み
データが書き込まれる。読み出しモードでは、アドレス
信号が変化すると（ｆ）のクロックCK3によって（ｇ）
のRAMからの出力（RAM out）が変化し、と同時に（ｅ）
の読み出しデータ生成回路からの判定用信号（checking
data）も変化するので、（ｈ）のクロックSTBのタイミ
ングで判定信号Ｔ−outが出力される。さて、RAMからの
出力が（ｇ）の斜線部に示すように不良の場合には、第
７図のEXNORゲート441の出力は“1"レベルとなるので、
端子Ｔ−outに“1"レベルが出力され、正常の場合には
“0"レベルが出力される。
次に、第９図，第10図を用いてRAM200単体のアクセス
タイムの測定法を説明する。タイミング制御回路300内
のリングオシレータ付き遅延ゲート350には２つの２入
力NANDゲート351,355と、遅延ゲートを構成するINVゲー
ト352と、MOSトランジスタ353と、容量354とによって構
成されている。第10図において、左側は通常テストモー
ド、右側は発振モードである。まずOSC MODEを“0"レベ
ルにし、DELAY CONT.の電位を変化させるとクロックCK1
からCK3までの遅延時間を変化させることが可能のた
め、（ｂ）アドレス（ADDRESS）が変化してからRAMの出
力を変化させることが可能である。（ｂ）アドレス（AD
DRESS）が変化してからRAMの出力が変化するまでのアク
セスタイムtaccと等しいとみなせるクロック時間差CK3
−CK1は、DELAY CONT.の電位を変化させることにより
見つけ出される。このクロック時間差CK3−CK1は、RAM
が正常に動作する極限の動作点を遅延時間を変化させる
ことにより求められる。次に、OSC MODEとクロックCK1
とを“1"レベルにすると第９図の回路はリングオシレー
タとなり発振モードとなる。その時の周波数frをFREQUE
NCY端子で測定する。その結果taccは以下のように求め
られる。
タイムの測定法を説明する。タイミング制御回路300内
のリングオシレータ付き遅延ゲート350には２つの２入
力NANDゲート351,355と、遅延ゲートを構成するINVゲー
ト352と、MOSトランジスタ353と、容量354とによって構
成されている。第10図において、左側は通常テストモー
ド、右側は発振モードである。まずOSC MODEを“0"レベ
ルにし、DELAY CONT.の電位を変化させるとクロックCK1
からCK3までの遅延時間を変化させることが可能のた
め、（ｂ）アドレス（ADDRESS）が変化してからRAMの出
力を変化させることが可能である。（ｂ）アドレス（AD
DRESS）が変化してからRAMの出力が変化するまでのアク
セスタイムtaccと等しいとみなせるクロック時間差CK3
−CK1は、DELAY CONT.の電位を変化させることにより
見つけ出される。このクロック時間差CK3−CK1は、RAM
が正常に動作する極限の動作点を遅延時間を変化させる
ことにより求められる。次に、OSC MODEとクロックCK1
とを“1"レベルにすると第９図の回路はリングオシレー
タとなり発振モードとなる。その時の周波数frをFREQUE
NCY端子で測定する。その結果taccは以下のように求め
られる。
となる。
次に、本発明の参考例によるクロックCK1とCK3との時
間差を測定する回路を第11図を用いて説明する。全体の
回路は第１の実施例と同様に、遅延ゲート（リングオシ
レータ付）350′はINDゲート352,MOSトラジスタ353およ
び容量354によって構成された遅延ゲートを３段有して
おり、遅延時間をDELAY CONT.端子に印加した電位によ
って変化させて、RAMが正常に動作する極限の動作点を
求める。なお、RAMが正常に動作する極限の動作点を求
めているときは、DELAY MEASの出力自身必要とされな
いため、SELECT信号はCK1及びCK3のどちらかを端子DELA
Y MEASに出力するように設定されていれば良い。そし
てSELECT信号を端子クロックCK1が端子DELAY MEASに出
力するように切り換えて端子クロックCK1から端子DELAY
MEAS、までの遅延時間を外部のテスト装置で測定す
る。さらにSELECT信号を端子クロックCK3が端子DELAY
MEASに出力するように切り換えて、クロックCK3からDEL
AY MEAS、までの遅延時間を測定する。これらの遅延時
間差を求めればこれはすなわちRAMのアクセスタイムtac
cとなる。この実施例の特長は発振モードにしてリング
オシレータの発振周波数を測定する必要がないことがあ
る。
間差を測定する回路を第11図を用いて説明する。全体の
回路は第１の実施例と同様に、遅延ゲート（リングオシ
レータ付）350′はINDゲート352,MOSトラジスタ353およ
び容量354によって構成された遅延ゲートを３段有して
おり、遅延時間をDELAY CONT.端子に印加した電位によ
って変化させて、RAMが正常に動作する極限の動作点を
求める。なお、RAMが正常に動作する極限の動作点を求
めているときは、DELAY MEASの出力自身必要とされな
いため、SELECT信号はCK1及びCK3のどちらかを端子DELA
Y MEASに出力するように設定されていれば良い。そし
てSELECT信号を端子クロックCK1が端子DELAY MEASに出
力するように切り換えて端子クロックCK1から端子DELAY
MEAS、までの遅延時間を外部のテスト装置で測定す
る。さらにSELECT信号を端子クロックCK3が端子DELAY
MEASに出力するように切り換えて、クロックCK3からDEL
AY MEAS、までの遅延時間を測定する。これらの遅延時
間差を求めればこれはすなわちRAMのアクセスタイムtac
cとなる。この実施例の特長は発振モードにしてリング
オシレータの発振周波数を測定する必要がないことがあ
る。
以上説明したように、本発明は、埋め込み自己テスト
回路にRAMの入出力間のクロック位相差を測定する回路
を内臓したためRAM単体のアクセスタイムtaccを測定で
きるという効果を有する。本発明の長所は、測定回路を
内臓しているため、従来遅延時間を測定する際に使用し
ていたLSI装置の端子間のスキュー性能等の影響を受け
ないことである。例えば、7nsのアクセスタイムで有す
るRAMを測定する場合、現在の最先端のテスト装置は１
〜2nsのスキュー特性を持っている。従って最悪の測定
誤差は2/7＝30％にも達するが、本発明によれば誤差要
因はリングオシレータを構成した時のゲート遅延時間程
度0.5nsである。従って誤差は0.5/7＝７％に抑えられ、
遅延時間測定が画期的に改善されるのである。
回路にRAMの入出力間のクロック位相差を測定する回路
を内臓したためRAM単体のアクセスタイムtaccを測定で
きるという効果を有する。本発明の長所は、測定回路を
内臓しているため、従来遅延時間を測定する際に使用し
ていたLSI装置の端子間のスキュー性能等の影響を受け
ないことである。例えば、7nsのアクセスタイムで有す
るRAMを測定する場合、現在の最先端のテスト装置は１
〜2nsのスキュー特性を持っている。従って最悪の測定
誤差は2/7＝30％にも達するが、本発明によれば誤差要
因はリングオシレータを構成した時のゲート遅延時間程
度0.5nsである。従って誤差は0.5/7＝７％に抑えられ、
遅延時間測定が画期的に改善されるのである。
第１図は、本発明の第１の実施例によるRAMのアクセス
タイム測定回路を内臓した自己テスト回路のブロック
図、第２図はタイミング制御回路のブロック図、第３図
は各種制御信号を生成される回路のブロック図、第４図
はアドレス信号を生成する回路のブロック図、第５図は
書き込みデータを生成する回路のブロック図、第６図は
読み出しデータを生成する回路のブロック図、第７図は
データ解析回路のブロック図、第８図は全体回路の動作
するタイミング図、第９図はアクセスタイムを測定する
ためのリングオシレータ付き遅延ゲートの回路ブロック
図、第10図はリングオシレータ付き遅延ゲートの動作を
説明するタイミング図、第11図は本発明の第２の実施例
で用いるリングオシレータ付き遅延ゲートの回路ブロッ
ク図、第12図は従来のRAMの自己テスト回路のブロック
図である。 100……半導体チップ、110……ランダム論理ゲート、20
0……半導体記憶回路（RAM）、300……タイミング制御
回路、400……アドレス信号生成回路、410……書き込み
データ生成回路、430……読み出しデータ生成回路、440
……データ解析回路、500……２−１選択回路、510……
フリップフロップ、310……データ生成回路、320……カ
ウンタ、330,360……遅延ゲート、340……書き込み許可
信号生成回路、350……リングオシレータ付き遅延ゲー
ト、401……カウンタ、402,411,431……２−１選択回
路、441……EXORゲート、442……フリップフロップ、35
6……２−１選択回路。
タイム測定回路を内臓した自己テスト回路のブロック
図、第２図はタイミング制御回路のブロック図、第３図
は各種制御信号を生成される回路のブロック図、第４図
はアドレス信号を生成する回路のブロック図、第５図は
書き込みデータを生成する回路のブロック図、第６図は
読み出しデータを生成する回路のブロック図、第７図は
データ解析回路のブロック図、第８図は全体回路の動作
するタイミング図、第９図はアクセスタイムを測定する
ためのリングオシレータ付き遅延ゲートの回路ブロック
図、第10図はリングオシレータ付き遅延ゲートの動作を
説明するタイミング図、第11図は本発明の第２の実施例
で用いるリングオシレータ付き遅延ゲートの回路ブロッ
ク図、第12図は従来のRAMの自己テスト回路のブロック
図である。 100……半導体チップ、110……ランダム論理ゲート、20
0……半導体記憶回路（RAM）、300……タイミング制御
回路、400……アドレス信号生成回路、410……書き込み
データ生成回路、430……読み出しデータ生成回路、440
……データ解析回路、500……２−１選択回路、510……
フリップフロップ、310……データ生成回路、320……カ
ウンタ、330,360……遅延ゲート、340……書き込み許可
信号生成回路、350……リングオシレータ付き遅延ゲー
ト、401……カウンタ、402,411,431……２−１選択回
路、441……EXORゲート、442……フリップフロップ、35
6……２−１選択回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/413
Claims (1)
- 【請求項１】書き込みデータを保持する記憶素子部と、 各種制御信号のタイミングを制御し、少なくとも第１の
クロック及び第２のクロックを出力するタイミング制御
回路と、 前記タイミング制御回路によって制御されてアドレス信
号を生成するアドレス生成回路と、 前記タイミング制御回路によって制御されて前記書き込
みデータを生成する書き込みデータ生成回路と、 前記アドレス信号を前記第１のクロックに応答してラッ
チしそのラッチされたアドレス信号を前記記憶素子部に
供給する第１のラッチ回路と、 前記書き込みデータを前記第１のクロックに応答してラ
ッチしそのラッチされた書き込みデータを前記記憶素子
部に供給する第２のラッチ回路と、 前記記憶素子部から読み出された出力データを前記第２
のクロックに応答してラッチしそのラッチされた出力デ
ータを出力する第３のラッチ回路と、 前記タイミング制御回路によって制御される読み出しデ
ータ生成回路と、 前記第３のラッチ回路からの該出力データと前記読み出
しデータ生成回路からの読み出しデータとを比較するデ
ータ解析部とを備え、 前記タイミング制御回路はリングオーシレータを備え、
そのリングオーシレータは、前記第１のクロックを入力
する第１の端子と、前記前記第１のクロックが遅延され
た第２のクロックを出力する第２の端子と、その遅延量
を制御する遅延時間制御信号を入力する第３の端子と、
前記リングオーシレータのテストモード及び発振モード
を設定するモード設定信号を入力する第４の端子と、前
記発振モードにより発振した信号を出力する第５の端子
とを備えることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195630A JP3019371B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195630A JP3019371B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482100A JPH0482100A (ja) | 1992-03-16 |
| JP3019371B2 true JP3019371B2 (ja) | 2000-03-13 |
Family
ID=16344363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195630A Expired - Lifetime JP3019371B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019371B2 (ja) |
-
1990
- 1990-07-24 JP JP2195630A patent/JP3019371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0482100A (ja) | 1992-03-16 |
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