JP5416279B2 - 試験装置および試験方法 - Google Patents
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Description
(1)第1モードにおいて、ゲート信号がアサートされる期間、ベクタパターンを出力し、ゲート信号がネゲートされる期間、出力レベルを固定し、
(2)第2モードにおいて、ゲート信号がアサートされる期間、ベクタパターンを出力し、ゲート信号がネゲートされる期間、同期パターンを出力する。
クロック信号とデータ信号が別のラインで伝送されるインタフェースを有するDUTを試験する場合には、DUTのクロック入力ピンが割り当てられるチャンネルを、第3モードとすることにより、テスト条件を変更する期間、DUT内蔵のPLL/DLL回路のロック状態を維持することができる。
パターン選択部18は、3つのモードで動作する。
パターン選択部18は、ゲート信号FGATEがアサートされる期間、ベクタパターンVECT_PATを出力し、ゲート信号FGATEがネゲート(ローレベル)される期間、出力レベルをたとえばローレベルに固定する。
パターン選択部18は、ゲート信号FGATEがアサートされる期間、ベクタパターンVECT_PATを出力し、ゲート信号FGATEがネゲートされる期間、同期パターンSYNC_PATを出力する。
パターン選択部18は、ゲート信号FGATEのレベルにかかわらず、クロック信号MRATEを出力する。
これにより、2線シリアルインタフェースのDUTを試験する際に、テスト条件を設定する期間にも、クロック信号MRATEをDUTのクロック入力ピンに供給し続けることができるため、DUTのPLL回路50のロック状態を維持し続けることができる。
これにより、テスト条件を設定する期間パターンが途切れても、クロック再生部54には、その代わりに同期パターンSYNC_PATが供給され続けるため、クロック再生部54のロック状態を維持し続けることができる。
Claims (4)
- 被試験デバイスのベクタを指定するベクタパターンを生成するベクタパターン生成部と、
前記被試験デバイスに内蔵されるクロック再生部が外部とのリンクを維持するために必要な同期パターンを生成する同期パターン生成部と、
前記ベクタパターンを前記被試験デバイスに供給すべき期間においてアサートされるゲート信号を生成するゲート信号生成部と、
前記ベクタパターン、前記同期パターンおよびモードを指定する制御信号を受け、第1モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、出力レベルを固定し、第2モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、前記同期パターンを出力するパターン選択部と、
を備えることを特徴とする試験装置。 - クロック信号を生成するクロック信号生成部をさらに備え、
前記パターン選択部は、第3モードにおいて、前記ゲート信号のレベルにかかわらず、前記クロック信号を出力することを特徴とする請求項1に記載の試験装置。 - 被試験デバイスに信号を供給する方法であって、
被試験デバイスのベクタを指定するベクタパターンを生成するステップと、
前記被試験デバイスに内蔵されるクロック再生部が外部とのリンクを維持するために必要な同期パターンを生成するステップと、
前記ベクタパターンを前記被試験デバイスに供給すべき期間においてアサートされるゲート信号を生成するステップと、
モードを選択するステップと、
第1モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、出力レベルを固定するステップと、
第2モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、前記同期パターンを出力するステップと、
を備えることを特徴とする試験方法。 - クロック信号を生成するステップと、
第3モードにおいて、前記ゲート信号のレベルにかかわらず、前記クロック信号を出力するステップと、
をさらに備えることを特徴とする請求項3に記載の試験方法。
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