JP2002366447A - メモリコントローラエミュレータ - Google Patents
メモリコントローラエミュレータInfo
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- JP2002366447A JP2002366447A JP2002126736A JP2002126736A JP2002366447A JP 2002366447 A JP2002366447 A JP 2002366447A JP 2002126736 A JP2002126736 A JP 2002126736A JP 2002126736 A JP2002126736 A JP 2002126736A JP 2002366447 A JP2002366447 A JP 2002366447A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56004—Pattern generation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】実際のメモリシステムが完全に構成される前
に、メモリシステムのテストを実行することができるメ
モリコントローラエミュレータを提供する。 【解決手段】メモリシステム(100)内のメモリデバイス
(112)を制御するためのメモリコントローラエミュレー
タ(106)であって、該エミュレータは、複数のアドレス
値を生成するためのカウンタ(304)を備える。メモリア
ドレス情報、メモリデバイスに格納されるメモリデー
タ、及び、メモリデバイスの動作を制御するためのメモ
リコマンドを格納するための複数の記憶装置(310,314,3
18,328,332,338,346及び352)が、カウンタに結合され
る。複数の記憶装置の各々は、カウンタから受信したア
ドレス値に基づいて、格納しているデータを出力するよ
うに構成される。
に、メモリシステムのテストを実行することができるメ
モリコントローラエミュレータを提供する。 【解決手段】メモリシステム(100)内のメモリデバイス
(112)を制御するためのメモリコントローラエミュレー
タ(106)であって、該エミュレータは、複数のアドレス
値を生成するためのカウンタ(304)を備える。メモリア
ドレス情報、メモリデバイスに格納されるメモリデー
タ、及び、メモリデバイスの動作を制御するためのメモ
リコマンドを格納するための複数の記憶装置(310,314,3
18,328,332,338,346及び352)が、カウンタに結合され
る。複数の記憶装置の各々は、カウンタから受信したア
ドレス値に基づいて、格納しているデータを出力するよ
うに構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリシステムの
テストに関する。特に、本発明は、メモリシステムテス
ト用のメモリコントローラエミュレータに関する。
テストに関する。特に、本発明は、メモリシステムテス
ト用のメモリコントローラエミュレータに関する。
【０００２】
【従来の技術】メモリシステムをテストするための方策
として２つある。第１に、完全に機能するメモリコント
ローラおよびＤＩＭＭ（dual in-line memory module）
を備え、完全に構成されたメモリシステムに対して、標
準的なテストを行うことができる。しかし、メモリシス
テムが構成されていない場合は、テストは通常、標準的
なメモリモジュール上の個々のダイナミックＲＡＭ（Ｄ
ＲＡＭ）チップ、またはＤＲＡＭチップおよびサポート
チップのテストに限られる。通常、このようなテスト
は、非常にコストの高いシステムである製造品メモリテ
スタによって行われる。高コストに加え、この手法に伴
う別の問題は、製造品メモリテスタが、実際のメモリシ
ステムとは異なる環境においてメモリデバイスをテスト
することである。通常、製造品メモリテスタは、「集中
化された」単純なテスト負荷を用いるが、メモリシステ
ムにおける実際の負荷は、ＤＩＭＭ、メモリコントロー
ラ、ターミネータ、および他の負荷等が「分散した」伝
送ラインである。メモリ供給業者は、実際のシステムの
パラメータとは異なりうるタイミングパラメータを有す
るデータシートを発行するため、これにより問題が生じ
ることが多い。
として２つある。第１に、完全に機能するメモリコント
ローラおよびＤＩＭＭ（dual in-line memory module）
を備え、完全に構成されたメモリシステムに対して、標
準的なテストを行うことができる。しかし、メモリシス
テムが構成されていない場合は、テストは通常、標準的
なメモリモジュール上の個々のダイナミックＲＡＭ（Ｄ
ＲＡＭ）チップ、またはＤＲＡＭチップおよびサポート
チップのテストに限られる。通常、このようなテスト
は、非常にコストの高いシステムである製造品メモリテ
スタによって行われる。高コストに加え、この手法に伴
う別の問題は、製造品メモリテスタが、実際のメモリシ
ステムとは異なる環境においてメモリデバイスをテスト
することである。通常、製造品メモリテスタは、「集中
化された」単純なテスト負荷を用いるが、メモリシステ
ムにおける実際の負荷は、ＤＩＭＭ、メモリコントロー
ラ、ターミネータ、および他の負荷等が「分散した」伝
送ラインである。メモリ供給業者は、実際のシステムの
パラメータとは異なりうるタイミングパラメータを有す
るデータシートを発行するため、これにより問題が生じ
ることが多い。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、実際のメモリシステムが完全に構成される前に、メ
モリシステムのテストを実行することができるメモリコ
ントローラエミュレータを提供することである。
は、実際のメモリシステムが完全に構成される前に、メ
モリシステムのテストを実行することができるメモリコ
ントローラエミュレータを提供することである。
【０００４】
【課題を解決するための手段】本発明の一形態は、メモ
リシステムにおけるメモリデバイスを制御するメモリコ
ントローラエミュレータを提供する。メモリコントロー
ラエミュレータは、複数のアドレス値を生成するカウン
タを備える。メモリアドレス情報を格納する複数の記憶
装置、メモリデバイスに格納されるメモリデータ、およ
びメモリデバイスの動作を制御するメモリコマンドが、
カウンタに結合される。複数の記憶装置はそれぞれ、カ
ウンタから受信したアドレス値に基づいて、格納されて
いるデータを出力するように構成される。
リシステムにおけるメモリデバイスを制御するメモリコ
ントローラエミュレータを提供する。メモリコントロー
ラエミュレータは、複数のアドレス値を生成するカウン
タを備える。メモリアドレス情報を格納する複数の記憶
装置、メモリデバイスに格納されるメモリデータ、およ
びメモリデバイスの動作を制御するメモリコマンドが、
カウンタに結合される。複数の記憶装置はそれぞれ、カ
ウンタから受信したアドレス値に基づいて、格納されて
いるデータを出力するように構成される。
【０００５】本発明の別の形態は、メモリシステムにお
けるメモリデバイスを制御するメモリコントローラをエ
ミュレートする方法を提供する。メモリアドレス情報、
メモリデバイスに格納されるメモリデータ、およびメモ
リデバイスの動作を制御するメモリコマンドが、格納さ
れる。複数の順次値が自動的に生成される。格納された
メモリアドレス情報、メモリデータ、およびメモリコマ
ンドは、生成された順次値に基づいて出力される。
けるメモリデバイスを制御するメモリコントローラをエ
ミュレートする方法を提供する。メモリアドレス情報、
メモリデバイスに格納されるメモリデータ、およびメモ
リデバイスの動作を制御するメモリコマンドが、格納さ
れる。複数の順次値が自動的に生成される。格納された
メモリアドレス情報、メモリデータ、およびメモリコマ
ンドは、生成された順次値に基づいて出力される。
【０００６】本発明の別の形態は、メモリコントローラ
からメモリモジュールに送信される信号を表す信号情報
を格納する少なくとも１つの記憶装置を備えるメモリコ
ントローラエミュレータを提供する。少なくとも１つの
記憶装置に、アドレス発生器が結合される。アドレス発
生器は、アドレス情報を出力するように構成される。少
なくとも１つの記憶装置は、アドレス発生器から受信し
たアドレス情報に基づいて信号情報を出力するように構
成される。
からメモリモジュールに送信される信号を表す信号情報
を格納する少なくとも１つの記憶装置を備えるメモリコ
ントローラエミュレータを提供する。少なくとも１つの
記憶装置に、アドレス発生器が結合される。アドレス発
生器は、アドレス情報を出力するように構成される。少
なくとも１つの記憶装置は、アドレス発生器から受信し
たアドレス情報に基づいて信号情報を出力するように構
成される。
【０００７】
【発明の実施の形態】以下の好ましい実施形態の詳細な
説明では、本発明の一部をなし、本発明を実施しうる特
定の実施形態を例示した添付図面を参照する。他の実施
形態も利用することが可能であり、本発明の範囲から逸
脱せずに、構造的なまたは論理的な変更を行いうること
が理解されよう。したがって、以下の詳細な説明は、限
定の意味で解釈されるべきではなく、本発明の範囲は、
特許請求の範囲によって画定される。
説明では、本発明の一部をなし、本発明を実施しうる特
定の実施形態を例示した添付図面を参照する。他の実施
形態も利用することが可能であり、本発明の範囲から逸
脱せずに、構造的なまたは論理的な変更を行いうること
が理解されよう。したがって、以下の詳細な説明は、限
定の意味で解釈されるべきではなく、本発明の範囲は、
特許請求の範囲によって画定される。
【０００８】図１に、本発明の一実施形態によるメモリ
コントローラエミュレータを備えたメモリシステムを示
す電気ブロック図を示す。メモリシステム１００は、ク
ロックドライバ１０２、メモリコントローラエミュレー
タ１０６、ターミネータ１１０、メモリデバイスである
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）ＤＩＭＭ（dualin
-line memory module）１１２Ａ〜１１２Ｈ（集合的に
ＳＤＲＡＭ ＤＩＭＭ１１２と呼ぶ）、終端部（ターミ
ネータ）１１４、終端部電圧源１１６、発振器１１８、
および電源１２０を備える。一実施形態では、メモリシ
ステム１００は、必要であればＳＤＲＡＭ ＤＩＭＭ１
１２用のメモリソケット、メモリバスパターン、および
メモリバッファを含むプリント回路基板（ＰＣＢ）上に
実装される。本発明の一形態では、メモリコントローラ
エミュレータ１０６はプログラマブルロジックデバイス
（ＰＬＤ）である。メモリコントローラエミュレータ１
０６は、ＵＳＢ（ユニバーサルシリアルバス）入力を備
え、このＵＳＢ入力は、エミュレータ１０６の構成を
「オンザフライ」で変更するために、ＮＴワークステー
ション等のコンピュータ（図示せず）に接続することが
できる。一実施形態では、ＳＤＲＡＭ ＤＩＭＭ１１２
はそれぞれ、ＤＤＲ（ダブルデータレート）ＳＤＲＡＭ
チップを備える。本発明の一形態では、メモリシステム
１００は、電子素子技術連合評議会（ＪＥＤＥＣ）によ
って発行された「ＳＳＴＬ−２（StubSeries Terminate
d Logic for 2.5 Volts）」規格に準拠する。
コントローラエミュレータを備えたメモリシステムを示
す電気ブロック図を示す。メモリシステム１００は、ク
ロックドライバ１０２、メモリコントローラエミュレー
タ１０６、ターミネータ１１０、メモリデバイスである
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）ＤＩＭＭ（dualin
-line memory module）１１２Ａ〜１１２Ｈ（集合的に
ＳＤＲＡＭ ＤＩＭＭ１１２と呼ぶ）、終端部（ターミ
ネータ）１１４、終端部電圧源１１６、発振器１１８、
および電源１２０を備える。一実施形態では、メモリシ
ステム１００は、必要であればＳＤＲＡＭ ＤＩＭＭ１
１２用のメモリソケット、メモリバスパターン、および
メモリバッファを含むプリント回路基板（ＰＣＢ）上に
実装される。本発明の一形態では、メモリコントローラ
エミュレータ１０６はプログラマブルロジックデバイス
（ＰＬＤ）である。メモリコントローラエミュレータ１
０６は、ＵＳＢ（ユニバーサルシリアルバス）入力を備
え、このＵＳＢ入力は、エミュレータ１０６の構成を
「オンザフライ」で変更するために、ＮＴワークステー
ション等のコンピュータ（図示せず）に接続することが
できる。一実施形態では、ＳＤＲＡＭ ＤＩＭＭ１１２
はそれぞれ、ＤＤＲ（ダブルデータレート）ＳＤＲＡＭ
チップを備える。本発明の一形態では、メモリシステム
１００は、電子素子技術連合評議会（ＪＥＤＥＣ）によ
って発行された「ＳＳＴＬ−２（StubSeries Terminate
d Logic for 2.5 Volts）」規格に準拠する。
【０００９】メモリコントローラエミュレータ１０６
は、出力ライン１０８Ａ〜１０８Ｄ（集合的に出力ライ
ン１０８と呼ぶ）を備え、出力ライン１０８は終端部１
１０に結合される。終端部１１０および１１４は、望ま
しくない信号反射の防止を助けるため、終端抵抗器を備
える。一実施形態では、終端部１１０は直列終端部を用
い、終端部１１４は並列終端部を用いる。エミュレータ
１０６は１ビットスコープ同期（１ビットスコープシン
ク）出力（1 bit scope sync output）を含み、１ビッ
トスコープ同期出力を、テスト目的のためにオシロスコ
ープ（図示せず）に結合することができる。エミュレー
タ１０６はクロック出力を備え、クロック出力はクロッ
クドライバ１０２に接続される。エミュレータ１０６は
発振器１１８に結合され、一実施形態では、発振器１１
８は、１００ＭＨｚクロック信号をエミュレータ１０６
に提供する。エミュレータ１０６は電源１２０によって
電力供給され、電源１２０はＳＤＲＡＭ ＤＩＭＭ１１
２にも電力を供給する。一実施形態では、電源１２０は
２．５ボルト電源である。
は、出力ライン１０８Ａ〜１０８Ｄ（集合的に出力ライ
ン１０８と呼ぶ）を備え、出力ライン１０８は終端部１
１０に結合される。終端部１１０および１１４は、望ま
しくない信号反射の防止を助けるため、終端抵抗器を備
える。一実施形態では、終端部１１０は直列終端部を用
い、終端部１１４は並列終端部を用いる。エミュレータ
１０６は１ビットスコープ同期（１ビットスコープシン
ク）出力（1 bit scope sync output）を含み、１ビッ
トスコープ同期出力を、テスト目的のためにオシロスコ
ープ（図示せず）に結合することができる。エミュレー
タ１０６はクロック出力を備え、クロック出力はクロッ
クドライバ１０２に接続される。エミュレータ１０６は
発振器１１８に結合され、一実施形態では、発振器１１
８は、１００ＭＨｚクロック信号をエミュレータ１０６
に提供する。エミュレータ１０６は電源１２０によって
電力供給され、電源１２０はＳＤＲＡＭ ＤＩＭＭ１１
２にも電力を供給する。一実施形態では、電源１２０は
２．５ボルト電源である。
【００１０】一実施形態では、ライン１０８Ａは、アド
レス／コマンド（ＣＭＤ）出力であり、総計２２本の出
力ラインを含み、ライン１０８Ｂは行選択出力であり、
総計８本の出力ラインを含み、ライン１０８Ｃは、デー
タ／エラー修正コード（ＥＣＣ）／ストローブ出力であ
り、総計８１本の出力ラインを含み、ライン１０８Ｄも
またデータ／ＥＣＣ／ストローブ出力であり、総計８１
本の出力ラインを含む。
レス／コマンド（ＣＭＤ）出力であり、総計２２本の出
力ラインを含み、ライン１０８Ｂは行選択出力であり、
総計８本の出力ラインを含み、ライン１０８Ｃは、デー
タ／エラー修正コード（ＥＣＣ）／ストローブ出力であ
り、総計８１本の出力ラインを含み、ライン１０８Ｄも
またデータ／ＥＣＣ／ストローブ出力であり、総計８１
本の出力ラインを含む。
【００１１】アドレス／ＣＭＤライン１０８Ａは、ＳＤ
ＲＡＭ ＤＩＭＭ１１２のそれぞれ１つずつに結合さ
れ、アドレス情報（バンクアドレス情報、行アドレス情
報、および列アドレス情報を含む）およびコマンド情報
をＳＤＲＡＭ ＤＩＭＭ１１２に出力するために、エミ
ュレータ１０６によって使用される。アドレス／ＣＭＤ
ライン１０８Ａは、終端部１１４において終端する。終
端部１１４は、終端部電圧を提供する電源１１６に結合
される。本発明の形態では、電源１１６は１．５ボルト
の終端部電圧を提供する。行選択ライン１０８Ｂは、Ｓ
ＤＲＡＭ ＤＩＭＭ１１２のそれぞれ１つに結合され、
チップ選択情報をＳＤＲＡＭ ＤＩＭＭ１１２に出力す
るためにエミュレータ１０６によって使用される。一実
施形態では、ＳＤＲＡＭ ＤＩＭＭ１１２はそれぞれ、
２行のメモリチップを備える。行選択ライン１０８Ｂで
搬送される８ビットチップ選択情報により、エミュレー
タ１０６は、各ＳＤＲＡＭ ＤＩＭＭ１１２上の２行の
メモリチップの一方を選択することができる。データ／
ＥＣＣ／ストローブライン１０８Ｃは、ＳＤＲＡＭＤＩ
ＭＭ１１２Ｂ、１１２Ｄ、１１２Ｆ、および１１２Ｈに
結合され、データ、ＥＣＣ情報、およびストローブ信号
を送信するために、エミュレータ１０６によって使用さ
れる。データ／ＥＣＣ／ストローブライン１０８Ｄは、
ＳＤＲＡＭＤＩＭＭ１１２Ａ、１１２Ｃ、１１２Ｅ、お
よび１１２Ｇに結合され、データ、ＥＣＣ情報、および
ストローブ信号を送信するために、エミュレータ１０６
によって使用される。データ／ＥＣＣ／ストローブライ
ン１０８Ｃおよび１０８Ｄは、終端部１１４において終
端する。
ＲＡＭ ＤＩＭＭ１１２のそれぞれ１つずつに結合さ
れ、アドレス情報（バンクアドレス情報、行アドレス情
報、および列アドレス情報を含む）およびコマンド情報
をＳＤＲＡＭ ＤＩＭＭ１１２に出力するために、エミ
ュレータ１０６によって使用される。アドレス／ＣＭＤ
ライン１０８Ａは、終端部１１４において終端する。終
端部１１４は、終端部電圧を提供する電源１１６に結合
される。本発明の形態では、電源１１６は１．５ボルト
の終端部電圧を提供する。行選択ライン１０８Ｂは、Ｓ
ＤＲＡＭ ＤＩＭＭ１１２のそれぞれ１つに結合され、
チップ選択情報をＳＤＲＡＭ ＤＩＭＭ１１２に出力す
るためにエミュレータ１０６によって使用される。一実
施形態では、ＳＤＲＡＭ ＤＩＭＭ１１２はそれぞれ、
２行のメモリチップを備える。行選択ライン１０８Ｂで
搬送される８ビットチップ選択情報により、エミュレー
タ１０６は、各ＳＤＲＡＭ ＤＩＭＭ１１２上の２行の
メモリチップの一方を選択することができる。データ／
ＥＣＣ／ストローブライン１０８Ｃは、ＳＤＲＡＭＤＩ
ＭＭ１１２Ｂ、１１２Ｄ、１１２Ｆ、および１１２Ｈに
結合され、データ、ＥＣＣ情報、およびストローブ信号
を送信するために、エミュレータ１０６によって使用さ
れる。データ／ＥＣＣ／ストローブライン１０８Ｄは、
ＳＤＲＡＭＤＩＭＭ１１２Ａ、１１２Ｃ、１１２Ｅ、お
よび１１２Ｇに結合され、データ、ＥＣＣ情報、および
ストローブ信号を送信するために、エミュレータ１０６
によって使用される。データ／ＥＣＣ／ストローブライ
ン１０８Ｃおよび１０８Ｄは、終端部１１４において終
端する。
【００１２】一実施形態では、データ／ＥＣＣ／ストロ
ーブ出力ライン１０８Ｃおよび１０８Ｄはそれぞれ、デ
ータ用の出力ラインを６４本、ＥＣＣ情報用の出力ライ
ンを８本、およびストローブ信号用の出力ラインを９本
（すなわち、データのバイトごとに１つのストローブ）
含む。したがって、本発明の一形態では、メモリシステ
ム１００は、１４４ビット幅メモリシステムである（１
２８データビットおよび１６ＥＣＣビット）。代替の実
施形態では、他のメモリ構成を使用してもよい。
ーブ出力ライン１０８Ｃおよび１０８Ｄはそれぞれ、デ
ータ用の出力ラインを６４本、ＥＣＣ情報用の出力ライ
ンを８本、およびストローブ信号用の出力ラインを９本
（すなわち、データのバイトごとに１つのストローブ）
含む。したがって、本発明の一形態では、メモリシステ
ム１００は、１４４ビット幅メモリシステムである（１
２８データビットおよび１６ＥＣＣビット）。代替の実
施形態では、他のメモリ構成を使用してもよい。
【００１３】メモリコントローラエミュレータ１０６
は、クロック信号を差動クロックドライバ１０２に出力
する。一実施形態では、クロックドライバ１０２に出力
されるクロック信号は、１００ＭＨｚクロック信号であ
る。エミュレータ１０６から受信したクロック信号に基
づいて、クロックドライバ１０２は、８つの１００ＭＨ
ｚ差動クロックペア信号１０４を出力する。差動クロッ
ク信号の１つのペアが、ＳＤＲＡＭ ＤＩＭＭ１１２の
それぞれ１つに結合されている。
は、クロック信号を差動クロックドライバ１０２に出力
する。一実施形態では、クロックドライバ１０２に出力
されるクロック信号は、１００ＭＨｚクロック信号であ
る。エミュレータ１０６から受信したクロック信号に基
づいて、クロックドライバ１０２は、８つの１００ＭＨ
ｚ差動クロックペア信号１０４を出力する。差動クロッ
ク信号の１つのペアが、ＳＤＲＡＭ ＤＩＭＭ１１２の
それぞれ１つに結合されている。
【００１４】図２に、本発明の一実施形態によるメモリ
コントローラエミュレータを示す電気ブロック図を示
す。メモリコントローラエミュレータ１０６は、位相ロ
ックループ（ＰＬＬ）３０２Ａ〜３０２Ｄ（集合的にＰ
ＬＬ３０２と呼ぶ）、カウンタ３０４、定数部３０６、
コンパレータ３０８、記憶装置であるＲＯＭ３１０、レ
ジスタ（ＲＥＧ）３１２、ＲＯＭ３１４、レジスタ（Ｒ
ＥＧ）３１６、ＲＯＭ３１８、レジスタ（ＲＥＧ）３２
０、フリップフロップ３２２および３２４、ＡＮＤゲー
ト３２６、ＲＯＭ３２８、レジスタ（ＲＥＧ）３３０、
ＲＯＭ３３２、レジスタ（ＲＥＧ）３３４および３３
６、ＲＯＭ３３８、レジスタ（ＲＥＧ）３４０、マルチ
プレクサ（ＭＵＸ）３４２、レジスタ（ＲＥＧ）３４
３、トランシーバ３４４、ＲＯＭ３４６、レジスタ（Ｒ
ＥＧ）３４８および３５０、ＲＯＭ３５２、レジスタ
（ＲＥＧ）３５４、マルチプレクサ３５６、レジスタ
（ＲＥＧ）３５８、およびトランシーバ３６０を備え
る。図２に示すブロック図は、図３Ａおよび図３Ｂにお
ける２つの拡大図に分割され、図３Ａおよび図３Ｂは、
完全なブロック図を示すために端同士をくっつけて配置
することができる。
コントローラエミュレータを示す電気ブロック図を示
す。メモリコントローラエミュレータ１０６は、位相ロ
ックループ（ＰＬＬ）３０２Ａ〜３０２Ｄ（集合的にＰ
ＬＬ３０２と呼ぶ）、カウンタ３０４、定数部３０６、
コンパレータ３０８、記憶装置であるＲＯＭ３１０、レ
ジスタ（ＲＥＧ）３１２、ＲＯＭ３１４、レジスタ（Ｒ
ＥＧ）３１６、ＲＯＭ３１８、レジスタ（ＲＥＧ）３２
０、フリップフロップ３２２および３２４、ＡＮＤゲー
ト３２６、ＲＯＭ３２８、レジスタ（ＲＥＧ）３３０、
ＲＯＭ３３２、レジスタ（ＲＥＧ）３３４および３３
６、ＲＯＭ３３８、レジスタ（ＲＥＧ）３４０、マルチ
プレクサ（ＭＵＸ）３４２、レジスタ（ＲＥＧ）３４
３、トランシーバ３４４、ＲＯＭ３４６、レジスタ（Ｒ
ＥＧ）３４８および３５０、ＲＯＭ３５２、レジスタ
（ＲＥＧ）３５４、マルチプレクサ３５６、レジスタ
（ＲＥＧ）３５８、およびトランシーバ３６０を備え
る。図２に示すブロック図は、図３Ａおよび図３Ｂにお
ける２つの拡大図に分割され、図３Ａおよび図３Ｂは、
完全なブロック図を示すために端同士をくっつけて配置
することができる。
【００１５】ＰＬＬ３０２は、発振器１１８（図１に示
す）に結合され、発振器１１８から１００ＭＨｚクロッ
ク信号を受信する。ＰＬＬ３０２Ａは、１００ＭＨｚク
ロック信号を、クロックドライバ１０２（図１に示
す）、カウンタ３０４、レジスタ３１２および３１６、
フリップフロップ３２２および３２４、およびレジスタ
３２０、３４８、および３３４に出力する。ＰＬＬ３０
２Ｂは、＋１８０度位相がずれた１００ＭＨｚクロック
信号をレジスタ３３６、３４０、３５０、および３５４
に出力する。ＰＬＬ３０２Ｃは、２００ＭＨｚクロック
信号をレジスタ３４３に出力する。ＰＬＬ３０２Ｄは、
＋１８０度位相のずれた２００ＭＨｚクロック信号をレ
ジスタ３５８に出力する。一実施形態では、各ＰＬＬ３
０２の位相ずれを個別に変えて、発振器１１８により提
供される１００ＭＨｚクロック信号に対してメモリタイ
ミングを変化させることができる。
す）に結合され、発振器１１８から１００ＭＨｚクロッ
ク信号を受信する。ＰＬＬ３０２Ａは、１００ＭＨｚク
ロック信号を、クロックドライバ１０２（図１に示
す）、カウンタ３０４、レジスタ３１２および３１６、
フリップフロップ３２２および３２４、およびレジスタ
３２０、３４８、および３３４に出力する。ＰＬＬ３０
２Ｂは、＋１８０度位相がずれた１００ＭＨｚクロック
信号をレジスタ３３６、３４０、３５０、および３５４
に出力する。ＰＬＬ３０２Ｃは、２００ＭＨｚクロック
信号をレジスタ３４３に出力する。ＰＬＬ３０２Ｄは、
＋１８０度位相のずれた２００ＭＨｚクロック信号をレ
ジスタ３５８に出力する。一実施形態では、各ＰＬＬ３
０２の位相ずれを個別に変えて、発振器１１８により提
供される１００ＭＨｚクロック信号に対してメモリタイ
ミングを変化させることができる。
【００１６】一実施形態では、カウンタ３０４は、２５
６個のアドレスを通して循環する８ビットカウンタであ
る。開始アドレスおよび終了アドレスは、定数部３０６
およびコンパレータ３０８を変更することによってプロ
グラム可能であり、これによって、ＮとＭの間で循環で
きるようになる。但し、ＮおよびＭは、０〜２５５の範
囲の整数値を表す。開始アドレスは、定数部３０６によ
って提供される。終了アドレスは、コンパレータ３０８
によって提供される。カウンタ３０４はアドレスを通し
て循環し、コンパレータ３０８は、各アドレスを、格納
されている終了アドレスと比較する。カウンタ３０４が
格納されている終了アドレスに達すると、コンパレータ
３０８が、１ビット「ロード」信号をカウンタ３０４に
出力し、これにより、定数部３０６に格納される開始ア
ドレスがカウンタ３０４にロードされる。次に、カウン
タ３０４が、ロードされた開始アドレスからカウントを
開始する。
６個のアドレスを通して循環する８ビットカウンタであ
る。開始アドレスおよび終了アドレスは、定数部３０６
およびコンパレータ３０８を変更することによってプロ
グラム可能であり、これによって、ＮとＭの間で循環で
きるようになる。但し、ＮおよびＭは、０〜２５５の範
囲の整数値を表す。開始アドレスは、定数部３０６によ
って提供される。終了アドレスは、コンパレータ３０８
によって提供される。カウンタ３０４はアドレスを通し
て循環し、コンパレータ３０８は、各アドレスを、格納
されている終了アドレスと比較する。カウンタ３０４が
格納されている終了アドレスに達すると、コンパレータ
３０８が、１ビット「ロード」信号をカウンタ３０４に
出力し、これにより、定数部３０６に格納される開始ア
ドレスがカウンタ３０４にロードされる。次に、カウン
タ３０４が、ロードされた開始アドレスからカウントを
開始する。
【００１７】一実施形態では、ＲＯＭ３１０、３１４、
３１８、および３２８はそれぞれ、カウンタ３０４と同
じ数のアドレス（たとえば、２５６個のアドレス）、お
よび所与の機能に対応する出力幅（たとえば、スコープ
同期＝１ビット、行選択＝８ビット、コマンド／アドレ
ス＝２２ビット、および出力イネーブル化＝９ビット）
を有する。レジスタ３１２、３１６、３２０、および３
３０は、ＲＯＭ３１０、３１４、３１８、および３２８
にそれぞれ結合され、ＰＬＬ３０２Ａによって提供され
るクロック信号の立ち上がりクロック遷移（すなわち立
ち上がりエッジ）においてそれぞれのＲＯＭの出力をラ
ッチする。
３１８、および３２８はそれぞれ、カウンタ３０４と同
じ数のアドレス（たとえば、２５６個のアドレス）、お
よび所与の機能に対応する出力幅（たとえば、スコープ
同期＝１ビット、行選択＝８ビット、コマンド／アドレ
ス＝２２ビット、および出力イネーブル化＝９ビット）
を有する。レジスタ３１２、３１６、３２０、および３
３０は、ＲＯＭ３１０、３１４、３１８、および３２８
にそれぞれ結合され、ＰＬＬ３０２Ａによって提供され
るクロック信号の立ち上がりクロック遷移（すなわち立
ち上がりエッジ）においてそれぞれのＲＯＭの出力をラ
ッチする。
【００１８】レジスタ３１２は、１ビットスコープ同期
信号を出力するが、この同期信号を、テスト目的のため
にオシロスコープ（図示せず）に結合することもでき
る。レジスタ３１６は８ビットの行選択値を出力し、こ
れは、出力ライン１０８Ｂ（図１に示す）に出力され
る。レジスタ３２０は２２ビットのアドレス／ＣＭＤ値
を出力し、これは出力ライン１０８Ａ（図１に示す）に
出力される。一実施形態では、レジスタ３２０によって
出力される２２ビットのアドレス／ＣＭＤ値は、クロッ
クイネーブル信号用の２ビット、バンクアドレス用の３
ビット、アクティブ（ＡＣＴＩＶＥ）、読み出し（ＲＥ
ＡＤ）、および書き込み（ＷＲＩＴＥ）などのメモリチ
ップコマンドを選択するためのコマンド選択ビットであ
る行アドレスストローブ（ＲＡＳ）、列アドレスストロ
ーブ（ＣＡＳ）、および書き込みイネーブル（ＷＥ）用
の３ビット、列アドレスおよび行アドレス用の１４ビッ
トを含む。レジスタ３３０は、９ビットの出力イネーブ
ル値を出力し、このうちの８ビットがトランシーバ３４
４に提供され、１ビットがトランシーバ３６０に提供さ
れる。レジスタ３３０によって出力される出力イネーブ
ルビットは、トランシーバ３４４および３６０からの出
力をイネーブルやディセーブルにするために使用され
る。
信号を出力するが、この同期信号を、テスト目的のため
にオシロスコープ（図示せず）に結合することもでき
る。レジスタ３１６は８ビットの行選択値を出力し、こ
れは、出力ライン１０８Ｂ（図１に示す）に出力され
る。レジスタ３２０は２２ビットのアドレス／ＣＭＤ値
を出力し、これは出力ライン１０８Ａ（図１に示す）に
出力される。一実施形態では、レジスタ３２０によって
出力される２２ビットのアドレス／ＣＭＤ値は、クロッ
クイネーブル信号用の２ビット、バンクアドレス用の３
ビット、アクティブ（ＡＣＴＩＶＥ）、読み出し（ＲＥ
ＡＤ）、および書き込み（ＷＲＩＴＥ）などのメモリチ
ップコマンドを選択するためのコマンド選択ビットであ
る行アドレスストローブ（ＲＡＳ）、列アドレスストロ
ーブ（ＣＡＳ）、および書き込みイネーブル（ＷＥ）用
の３ビット、列アドレスおよび行アドレス用の１４ビッ
トを含む。レジスタ３３０は、９ビットの出力イネーブ
ル値を出力し、このうちの８ビットがトランシーバ３４
４に提供され、１ビットがトランシーバ３６０に提供さ
れる。レジスタ３３０によって出力される出力イネーブ
ルビットは、トランシーバ３４４および３６０からの出
力をイネーブルやディセーブルにするために使用され
る。
【００１９】ＲＯＭ３３２および３３８はそれぞれ、カ
ウンタ３０４と同じ数のアドレス（たとえば、２５６個
のアドレス）を有し、それぞれ１４４ビットの出力幅を
有する。各ＲＯＭ３３２および３３８によって出力され
る１４４ビットは、データ用の１２８ビットおよびＥＣ
Ｃ用の１６ビットを含む。一実施形態では、必要なデー
タレートを実現するために、データは、偶数バンクおよ
び奇数バンクに格納される。ＲＯＭ３３２に格納される
データは偶数バンクデータを表し、ＲＯＭ３３８に格納
されるデータは奇数バンクデータを表す。ＲＯＭ３３２
の入力は、カウンタ３０４に結合される。レジスタ３３
４は、ＲＯＭ３３２の出力に結合され、ＰＬＬ３０２Ａ
により提供されるクロック信号の立ち上がりクロック遷
移において、ＲＯＭ３３４の出力（偶数データ／ＥＣ
Ｃ）をラッチする。ＲＯＭ３３８は、入力レジスタ３３
６および出力レジスタ３４０に結合される。レジスタ３
３６および３４０はＰＬＬ３０２Ｂに結合され、ＰＬＬ
３０２Ｂは、ＰＬＬ３０２Ａによって提供される１００
ＭＨｚクロック信号と＋１８０度位相がずれた１００Ｍ
Ｈｚクロック信号を提供する。レジスタ３３６は、ＰＬ
Ｌ３０２Ｂによって提供されるクロック信号の立ち上が
りクロック遷移において、カウンタ３０４からのアドレ
スをラッチする。レジスタ３４０は、ＰＬＬ３０２Ｂに
よって提供されるクロック信号の立ち上がりクロック遷
移において、ＲＯＭ３３８の出力（奇数データ／ＥＣ
Ｃ）をラッチする。レジスタ３３４および３４０の１４
４ビット出力は、マルチプレクサ３４２に結合される。
ウンタ３０４と同じ数のアドレス（たとえば、２５６個
のアドレス）を有し、それぞれ１４４ビットの出力幅を
有する。各ＲＯＭ３３２および３３８によって出力され
る１４４ビットは、データ用の１２８ビットおよびＥＣ
Ｃ用の１６ビットを含む。一実施形態では、必要なデー
タレートを実現するために、データは、偶数バンクおよ
び奇数バンクに格納される。ＲＯＭ３３２に格納される
データは偶数バンクデータを表し、ＲＯＭ３３８に格納
されるデータは奇数バンクデータを表す。ＲＯＭ３３２
の入力は、カウンタ３０４に結合される。レジスタ３３
４は、ＲＯＭ３３２の出力に結合され、ＰＬＬ３０２Ａ
により提供されるクロック信号の立ち上がりクロック遷
移において、ＲＯＭ３３４の出力（偶数データ／ＥＣ
Ｃ）をラッチする。ＲＯＭ３３８は、入力レジスタ３３
６および出力レジスタ３４０に結合される。レジスタ３
３６および３４０はＰＬＬ３０２Ｂに結合され、ＰＬＬ
３０２Ｂは、ＰＬＬ３０２Ａによって提供される１００
ＭＨｚクロック信号と＋１８０度位相がずれた１００Ｍ
Ｈｚクロック信号を提供する。レジスタ３３６は、ＰＬ
Ｌ３０２Ｂによって提供されるクロック信号の立ち上が
りクロック遷移において、カウンタ３０４からのアドレ
スをラッチする。レジスタ３４０は、ＰＬＬ３０２Ｂに
よって提供されるクロック信号の立ち上がりクロック遷
移において、ＲＯＭ３３８の出力（奇数データ／ＥＣ
Ｃ）をラッチする。レジスタ３３４および３４０の１４
４ビット出力は、マルチプレクサ３４２に結合される。
【００２０】データおよびＥＣＣ情報と同様に、一実施
形態では、必要なデータレートを達成するために、スト
ローブ信号も偶数バンクおよび奇数バンクに配置され
る。ストローブ信号は、ＲＯＭ３４６および３５２に格
納される。ＲＯＭ３４６および３５２はそれぞれ、カウ
ンタ３０４と同じ数のアドレス（たとえば、２５６個の
アドレス）を有し、それぞれ１８ビットの出力幅を有す
る。ＲＯＭ３４６に格納されるデータは偶数バンクスト
ローブを表し、ＲＯＭ３５２に格納されるデータは奇数
バンクストローブを表す。ＲＯＭ３４６の入力は、カウ
ンタ３０４に結合される。レジスタ３４８は、ＲＯＭ３
４６の出力に結合され、ＰＬＬ３０２Ａによって提供さ
れるクロック信号の立ち上がりクロック遷移において、
ＲＯＭ３４６の出力（偶数バンクストローブ）をラッチ
する。ＲＯＭ３５２は、入力レジスタ３５０および出力
レジスタ３５４に結合される。レジスタ３５０および３
５４はＰＬＬ３０２Ｂに結合され、ＰＬＬ３０２Ｂは、
ＰＬＬ３０２Ａによって提供される１００ＭＨｚクロッ
ク信号から＋１８０度位相がずれた１００ＭＨｚクロッ
ク信号を提供する。レジスタ３５０は、ＰＬＬ３０２Ｂ
によって提供されるクロック信号の立ち上がりクロック
遷移において、カウンタ３０４からのアドレスをラッチ
する。レジスタ３５４は、ＰＬＬ３０２Ｂによって提供
されるクロック信号の立ち上がりクロック遷移におい
て、ＲＯＭ３５２の出力（奇数バンクストローブ）をラ
ッチする。レジスタ３４８および３５４の１８ビット出
力は、マルチプレクサ３５６に結合される。
形態では、必要なデータレートを達成するために、スト
ローブ信号も偶数バンクおよび奇数バンクに配置され
る。ストローブ信号は、ＲＯＭ３４６および３５２に格
納される。ＲＯＭ３４６および３５２はそれぞれ、カウ
ンタ３０４と同じ数のアドレス（たとえば、２５６個の
アドレス）を有し、それぞれ１８ビットの出力幅を有す
る。ＲＯＭ３４６に格納されるデータは偶数バンクスト
ローブを表し、ＲＯＭ３５２に格納されるデータは奇数
バンクストローブを表す。ＲＯＭ３４６の入力は、カウ
ンタ３０４に結合される。レジスタ３４８は、ＲＯＭ３
４６の出力に結合され、ＰＬＬ３０２Ａによって提供さ
れるクロック信号の立ち上がりクロック遷移において、
ＲＯＭ３４６の出力（偶数バンクストローブ）をラッチ
する。ＲＯＭ３５２は、入力レジスタ３５０および出力
レジスタ３５４に結合される。レジスタ３５０および３
５４はＰＬＬ３０２Ｂに結合され、ＰＬＬ３０２Ｂは、
ＰＬＬ３０２Ａによって提供される１００ＭＨｚクロッ
ク信号から＋１８０度位相がずれた１００ＭＨｚクロッ
ク信号を提供する。レジスタ３５０は、ＰＬＬ３０２Ｂ
によって提供されるクロック信号の立ち上がりクロック
遷移において、カウンタ３０４からのアドレスをラッチ
する。レジスタ３５４は、ＰＬＬ３０２Ｂによって提供
されるクロック信号の立ち上がりクロック遷移におい
て、ＲＯＭ３５２の出力（奇数バンクストローブ）をラ
ッチする。レジスタ３４８および３５４の１８ビット出
力は、マルチプレクサ３５６に結合される。
【００２１】マルチプレクサ３４２および３５６はそれ
ぞれ、ＡＮＤゲート３２６により出力されるバンク選択
信号に基づいて、２つの入力のうちの一方を出力する。
ＡＮＤゲート３２６の２つの入力は、フリップフロップ
３２２およびフリップフロップ３２４の出力に結合され
る。フリップフロップ３２２の入力は、カウンタ３０４
によって出力される最下位（ＬＳ）アドレスビットに結
合される。フリップフロップ３２４の入力は、フリップ
フロップ３２２の出力に結合される。フリップフロップ
３２２および３２４は双方とも、１００ＭＨｚクロック
信号を受信するためにＰＬＬ３０２Ａに結合される。一
実施形態では、ＡＮＤゲート３２６の出力がハイである
とき、マルチプレクサ３４２および３５６は、偶数バン
クからのデータ／ＥＣＣ信号およびストローブ信号（す
なわち、レジスタ３３４からのデータ／ＥＣＣ、及び、
レジスタ３４８からのストローブ信号）を出力する。Ａ
ＮＤゲート３２６の出力がローであるとき、マルチプレ
クサ３４２および３５６は、奇数バンクからのデータ／
ＥＣＣ信号およびストローブ信号（すなわち、レジスタ
３４０からのデータ／ＥＣＣ、及び、レジスタ３５４か
らのストローブ信号）を出力する。
ぞれ、ＡＮＤゲート３２６により出力されるバンク選択
信号に基づいて、２つの入力のうちの一方を出力する。
ＡＮＤゲート３２６の２つの入力は、フリップフロップ
３２２およびフリップフロップ３２４の出力に結合され
る。フリップフロップ３２２の入力は、カウンタ３０４
によって出力される最下位（ＬＳ）アドレスビットに結
合される。フリップフロップ３２４の入力は、フリップ
フロップ３２２の出力に結合される。フリップフロップ
３２２および３２４は双方とも、１００ＭＨｚクロック
信号を受信するためにＰＬＬ３０２Ａに結合される。一
実施形態では、ＡＮＤゲート３２６の出力がハイである
とき、マルチプレクサ３４２および３５６は、偶数バン
クからのデータ／ＥＣＣ信号およびストローブ信号（す
なわち、レジスタ３３４からのデータ／ＥＣＣ、及び、
レジスタ３４８からのストローブ信号）を出力する。Ａ
ＮＤゲート３２６の出力がローであるとき、マルチプレ
クサ３４２および３５６は、奇数バンクからのデータ／
ＥＣＣ信号およびストローブ信号（すなわち、レジスタ
３４０からのデータ／ＥＣＣ、及び、レジスタ３５４か
らのストローブ信号）を出力する。
【００２２】マルチプレクサ３４２の出力は、レジスタ
３４３に結合される。レジスタ３４３はＰＬＬ３０２Ｃ
に結合され、ＰＬＬ３０２Ｃは２００ＭＨｚクロック信
号を提供する。レジスタ３４３は、ＰＬＬ３０２Ｃによ
って提供されるクロック信号の立ち上がりクロック遷移
において、マルチプレクサ３４２からの受信データをラ
ッチする。したがって、データ／ＥＣＣビットは、２０
０ＭＨｚのレートで出力される。
３４３に結合される。レジスタ３４３はＰＬＬ３０２Ｃ
に結合され、ＰＬＬ３０２Ｃは２００ＭＨｚクロック信
号を提供する。レジスタ３４３は、ＰＬＬ３０２Ｃによ
って提供されるクロック信号の立ち上がりクロック遷移
において、マルチプレクサ３４２からの受信データをラ
ッチする。したがって、データ／ＥＣＣビットは、２０
０ＭＨｚのレートで出力される。
【００２３】マルチプレクサ３５６の出力は、レジスタ
３５８に結合される。レジスタ３５８はＰＬＬ３０２Ｄ
に結合され、ＰＬＬ３０２Ｄは、ＰＬＬ３０２Ｃによっ
て出力される２００ＭＨｚクロック信号から＋１８０度
位相がずれた２００ＭＨｚクロック信号を提供する。レ
ジスタ３５８は、ＰＬＬ３０２Ｄによって提供されるク
ロック信号の立ち上がりクロック遷移において、マルチ
プレクサ３５６から受信するストローブ信号をラッチす
る。したがって、ストローブ信号は、２００ＭＨｚのレ
ートで出力され、データ／ＥＣＣ信号に対して１８０度
位相がずれる。
３５８に結合される。レジスタ３５８はＰＬＬ３０２Ｄ
に結合され、ＰＬＬ３０２Ｄは、ＰＬＬ３０２Ｃによっ
て出力される２００ＭＨｚクロック信号から＋１８０度
位相がずれた２００ＭＨｚクロック信号を提供する。レ
ジスタ３５８は、ＰＬＬ３０２Ｄによって提供されるク
ロック信号の立ち上がりクロック遷移において、マルチ
プレクサ３５６から受信するストローブ信号をラッチす
る。したがって、ストローブ信号は、２００ＭＨｚのレ
ートで出力され、データ／ＥＣＣ信号に対して１８０度
位相がずれる。
【００２４】レジスタ３４３および３５８の出力は、ト
ランシーバ３４４および３６０それぞれに結合される。
一実施形態では、トランシーバ３４４および３６０は、
トライステートトランシーバである。トランシーバ３４
４および３６０の出力は、ＲＯＭ３２８およびレジスタ
３３０からの信号によってイネーブルまたはディセーブ
ルにされる。トランシーバ３４４は、イネーブルにされ
ると、レジスタ３４３から１４４データ／ＥＣＣビット
を出力する。トランシーバ３６０は、イネーブルにされ
ると、１８ビットのストローブ信号を出力する。１４４
データ／ＥＣＣビットおよび１８ビットのストローブ信
号は、組み合わせられて、総計１６２ビットのデータ／
ＥＣＣ／ストローブビットを形成する。１６２データ／
ＥＣＣ／ストローブビットは、２本の８１ビットライン
１０８Ｃおよび１０８Ｄ（図１に示す）においてＳＤＲ
ＡＭ ＤＩＭＭ１１２に出力される。一実施形態では、
トランシーバ３４４および３６０は、ＳＤＲＡＭ ＤＩ
ＭＭ１１２に情報を送信するようにのみ構成され、ＳＤ
ＲＡＭ ＤＩＭＭ１１２から情報を受信するようには構
成されない。したがって、トランシーバ３４４および３
６０内の受信回路は、接続されない（ＮＣ：not connec
ted）。しかし、ＳＤＲＡＭ ＤＩＭＭ１１２からの読
み出しデータは、テスト目的のために入力ピンにおいて
測定することが可能である。代替の実施形態では、メモ
リコントローラエミュレータ１０６は、ＳＤＲＡＭ Ｄ
ＩＭＭ１１２に対して情報を送受信するように構成され
る。
ランシーバ３４４および３６０それぞれに結合される。
一実施形態では、トランシーバ３４４および３６０は、
トライステートトランシーバである。トランシーバ３４
４および３６０の出力は、ＲＯＭ３２８およびレジスタ
３３０からの信号によってイネーブルまたはディセーブ
ルにされる。トランシーバ３４４は、イネーブルにされ
ると、レジスタ３４３から１４４データ／ＥＣＣビット
を出力する。トランシーバ３６０は、イネーブルにされ
ると、１８ビットのストローブ信号を出力する。１４４
データ／ＥＣＣビットおよび１８ビットのストローブ信
号は、組み合わせられて、総計１６２ビットのデータ／
ＥＣＣ／ストローブビットを形成する。１６２データ／
ＥＣＣ／ストローブビットは、２本の８１ビットライン
１０８Ｃおよび１０８Ｄ（図１に示す）においてＳＤＲ
ＡＭ ＤＩＭＭ１１２に出力される。一実施形態では、
トランシーバ３４４および３６０は、ＳＤＲＡＭ ＤＩ
ＭＭ１１２に情報を送信するようにのみ構成され、ＳＤ
ＲＡＭ ＤＩＭＭ１１２から情報を受信するようには構
成されない。したがって、トランシーバ３４４および３
６０内の受信回路は、接続されない（ＮＣ：not connec
ted）。しかし、ＳＤＲＡＭ ＤＩＭＭ１１２からの読
み出しデータは、テスト目的のために入力ピンにおいて
測定することが可能である。代替の実施形態では、メモ
リコントローラエミュレータ１０６は、ＳＤＲＡＭ Ｄ
ＩＭＭ１１２に対して情報を送受信するように構成され
る。
【００２５】メモリコントローラエミュレータ１０６内
のＲＯＭに結合される各種レジスタは、クロック−出力
時間を最小化するために、パイプラインレジスタとして
機能する。いくつかのメモリコントローラ信号および機
能を所望の速度で繰り返すために、ＲＯＭと共に追加の
入力および出力レジスタを使用することが必要な場合も
ある。
のＲＯＭに結合される各種レジスタは、クロック−出力
時間を最小化するために、パイプラインレジスタとして
機能する。いくつかのメモリコントローラ信号および機
能を所望の速度で繰り返すために、ＲＯＭと共に追加の
入力および出力レジスタを使用することが必要な場合も
ある。
【００２６】図１に示すように、メモリコントローラエ
ミュレータ１０６は、ＵＳＢ（ユニバーサルシリアルバ
ス）入力を備える。ＵＳＢ入力は、エミュレータ１０６
の構成を「オンザフライ」で変更するために、ＮＴワー
クステーションなどのコンピュータ（図示せず）に接続
することができる。変更は、異なるメモリシステム、メ
モリモジュール、メモリシーケンス、またはデータパタ
ーンをサポートするために行うことができる。ＲＯＭ３
１０、３１４、３１８、３２８、３３２、３３８、３４
６、および３５２のうちの任意のＲＯＭにおけるデータ
を、そのＲＯＭについての「.mif」データファイル、ア
ドレスファイル、およびコマンドファイルを編集してか
ら、変更した構成をエミュレータ１０６にダウンロード
することにより、ワークステーションによって変更する
ことができる。これにより、ＲＯＭビットを適宜設定す
ることで、ＤＤＲ ＳＤＲＡＭについてのＪＥＤＥＣ仕
様に示される初期化シーケンスを含む、任意の読み出し
／書き込みの組み合わせを生成することができる。
ミュレータ１０６は、ＵＳＢ（ユニバーサルシリアルバ
ス）入力を備える。ＵＳＢ入力は、エミュレータ１０６
の構成を「オンザフライ」で変更するために、ＮＴワー
クステーションなどのコンピュータ（図示せず）に接続
することができる。変更は、異なるメモリシステム、メ
モリモジュール、メモリシーケンス、またはデータパタ
ーンをサポートするために行うことができる。ＲＯＭ３
１０、３１４、３１８、３２８、３３２、３３８、３４
６、および３５２のうちの任意のＲＯＭにおけるデータ
を、そのＲＯＭについての「.mif」データファイル、ア
ドレスファイル、およびコマンドファイルを編集してか
ら、変更した構成をエミュレータ１０６にダウンロード
することにより、ワークステーションによって変更する
ことができる。これにより、ＲＯＭビットを適宜設定す
ることで、ＤＤＲ ＳＤＲＡＭについてのＪＥＤＥＣ仕
様に示される初期化シーケンスを含む、任意の読み出し
／書き込みの組み合わせを生成することができる。
【００２７】エミュレータ１０６のスコープ同期出力
（ＲＯＭ３１０に格納される）は、シーケンス内の特定
のメモリサイクルの安定な監視を容易にする。エミュレ
ータ１０６からのスコープ同期出力を、オシロスコープ
に結合して、データ収集を制御すると共に、自動波形測
定およびジッタ、スキューの統計学的解析、および「ア
イ（eye）」として知られる定性的測定を行うことがで
きる。ジッタはクロック発生器に関連しており、大部分
のクロック発生器において現在使用されている位相ロッ
クループ回路のために、クロックエッジが予期される位
置からランダムに動くことになる。クロック配信チップ
からのジッタは、タイミングバジェット（タイミング割
り当て）において考慮する必要がある。また、メモリモ
ジュールは、通常、クロックを再生成する位相ロックル
ープを有し、こういった位相ロックループもまた、タイ
ミングバジェットにおいて考慮しなければならないジッ
タを導入する。スキューは、複数の出力を有するクロッ
ク発生器が、異なる伝播遅延をもたらす、厳密には整合
していない信号パターンを有する可能性があるところ
の、クロック配信において主に発生する。トータルスキ
ューをクロック期間から差し引くと、データ伝播、セッ
トアップ、およびホールド時間を満足するには最悪の場
合となる。「アイ」は、システムホールド時間およびセ
ットアップ時間の定性的なテストであり、この場合、受
信データは、比較的長期間にわたって蓄積されたときに
クロックエッジと比較される。結果得られる「アイ」の
中央は開いていなければならない。結果得られる「ア
イ」が閉じている場合、これは通常、セットアップ時間
および／またはホールド時間に関する問題を示す。
（ＲＯＭ３１０に格納される）は、シーケンス内の特定
のメモリサイクルの安定な監視を容易にする。エミュレ
ータ１０６からのスコープ同期出力を、オシロスコープ
に結合して、データ収集を制御すると共に、自動波形測
定およびジッタ、スキューの統計学的解析、および「ア
イ（eye）」として知られる定性的測定を行うことがで
きる。ジッタはクロック発生器に関連しており、大部分
のクロック発生器において現在使用されている位相ロッ
クループ回路のために、クロックエッジが予期される位
置からランダムに動くことになる。クロック配信チップ
からのジッタは、タイミングバジェット（タイミング割
り当て）において考慮する必要がある。また、メモリモ
ジュールは、通常、クロックを再生成する位相ロックル
ープを有し、こういった位相ロックループもまた、タイ
ミングバジェットにおいて考慮しなければならないジッ
タを導入する。スキューは、複数の出力を有するクロッ
ク発生器が、異なる伝播遅延をもたらす、厳密には整合
していない信号パターンを有する可能性があるところ
の、クロック配信において主に発生する。トータルスキ
ューをクロック期間から差し引くと、データ伝播、セッ
トアップ、およびホールド時間を満足するには最悪の場
合となる。「アイ」は、システムホールド時間およびセ
ットアップ時間の定性的なテストであり、この場合、受
信データは、比較的長期間にわたって蓄積されたときに
クロックエッジと比較される。結果得られる「アイ」の
中央は開いていなければならない。結果得られる「ア
イ」が閉じている場合、これは通常、セットアップ時間
および／またはホールド時間に関する問題を示す。
【００２８】メモリコントローラエミュレータ１０６の
１つの重要な用途は、実際のメモリシステムにおける波
形を、すべてのコンポーネントに電気モデルを用いるシ
ミュレートされたシステムにおける波形と比較すること
である。これにより、シミュレーションモデルの正確性
を査定することができる。システムシミュレーション
は、通常、一般のシステムでは実際に測定だけでは行う
ことができない、タイミングおよび雑音余裕（ノイズマ
ージン）についての多くのシステム変数を変化させるこ
との影響を予測するために使用される。メモリシステム
１００を使用して、タイミングを理論上のタイミングバ
ジェットと比較することができ、また雑音余裕を理論上
の雑音余裕と比較することができる。システムタイミン
グは、異なる周波数および異なる位相ずれを生成するよ
うにＰＬＬ３０２を変更することにより、マージンテス
トについて変更することが可能である。マージンテスト
は、様々に変更させた電圧、温度、製造公差、メモリバ
ス負荷、および信号タイミングまたは信号の振幅に影響
する他のパラメータの下で、メモリおよびコントローラ
タイミングマージンおよび雑音余裕が満足されることを
検証することを含む。マージンテストは、メモリシステ
ムを含む製品が製造され、特定の温度、湿度、標高、お
よび他の製造業者の規格範囲内で使用される場合に、信
頼性のある動作を保証するために役立つ。エミュレータ
出力ドライバシミュレーションモデルはすでに検証され
ており、かつ既知数であるため、これにより、実際のメ
モリコントローラなしでのシステムマージンを特徴付け
ることが可能である。
１つの重要な用途は、実際のメモリシステムにおける波
形を、すべてのコンポーネントに電気モデルを用いるシ
ミュレートされたシステムにおける波形と比較すること
である。これにより、シミュレーションモデルの正確性
を査定することができる。システムシミュレーション
は、通常、一般のシステムでは実際に測定だけでは行う
ことができない、タイミングおよび雑音余裕（ノイズマ
ージン）についての多くのシステム変数を変化させるこ
との影響を予測するために使用される。メモリシステム
１００を使用して、タイミングを理論上のタイミングバ
ジェットと比較することができ、また雑音余裕を理論上
の雑音余裕と比較することができる。システムタイミン
グは、異なる周波数および異なる位相ずれを生成するよ
うにＰＬＬ３０２を変更することにより、マージンテス
トについて変更することが可能である。マージンテスト
は、様々に変更させた電圧、温度、製造公差、メモリバ
ス負荷、および信号タイミングまたは信号の振幅に影響
する他のパラメータの下で、メモリおよびコントローラ
タイミングマージンおよび雑音余裕が満足されることを
検証することを含む。マージンテストは、メモリシステ
ムを含む製品が製造され、特定の温度、湿度、標高、お
よび他の製造業者の規格範囲内で使用される場合に、信
頼性のある動作を保証するために役立つ。エミュレータ
出力ドライバシミュレーションモデルはすでに検証され
ており、かつ既知数であるため、これにより、実際のメ
モリコントローラなしでのシステムマージンを特徴付け
ることが可能である。
【００２９】本発明の実施形態は、メモリシステムを基
本レベルおよび最高速度で動作させることが可能な低コ
ストのメモリテストソリューションを提供する。本発明
の実施形態では、メモリ技術サポート用のインフラスト
ラクチャが存在する前に、メモリテストを実行すること
ができる。したがって、たとえば、完全なメモリシステ
ムが構築される前に、「ＤＤＲ２」および他の新しいメ
モリ技術に対してテストを行うことができる。本発明の
実施形態は、最高速度（たとえば、ＤＤＲ用途の場合、
２００ＭＨｚデータ転送速度および１００ＭＨｚコマン
ド／アドレス転送速度）で動作する。
本レベルおよび最高速度で動作させることが可能な低コ
ストのメモリテストソリューションを提供する。本発明
の実施形態では、メモリ技術サポート用のインフラスト
ラクチャが存在する前に、メモリテストを実行すること
ができる。したがって、たとえば、完全なメモリシステ
ムが構築される前に、「ＤＤＲ２」および他の新しいメ
モリ技術に対してテストを行うことができる。本発明の
実施形態は、最高速度（たとえば、ＤＤＲ用途の場合、
２００ＭＨｚデータ転送速度および１００ＭＨｚコマン
ド／アドレス転送速度）で動作する。
【００３０】メモリコントローラをエミュレートするこ
とに加え、本明細書で説明した技術は、「高速スキニー
バス（fast skinny bus）」をエミュレートするために
も使用可能である。高速スキニーバスは、メモリ入力／
出力コントローラと、データ、アドレス、およびコマン
ドをバッファリングする周辺メモリデバイスとの間、ま
たはメモリ入力／出力コントローラと、ＰＣＩ１３３Ｍ
Ｈｚまたは１５０ＭＨｚ入力／出力スロットへのデー
タ、アドレス、およびコマンドをバッファリングする周
辺入力／出力装置との間での通信のために一般に使用さ
れる高速バスである。高速スキニーバスは、通常、入力
／出力スロットおよびメモリモジュールを、メモリ入力
／出力コントローラの隣の同一場所にすべて配置できな
い場合、及び、必要なピンの数が過度に多いところの、
より大きな、より高速のシステムに使用される。ビット
数を制限するが、バスをより高速に動作させることによ
り、同等のスループットまたは帯域幅を維持することが
できる。本発明の技術を高速スキニーバスに適用するこ
とにより、メモリ入力／出力コントローラを利用するこ
とができるようになる前に、システムの有効性を確認す
ることができる。
とに加え、本明細書で説明した技術は、「高速スキニー
バス（fast skinny bus）」をエミュレートするために
も使用可能である。高速スキニーバスは、メモリ入力／
出力コントローラと、データ、アドレス、およびコマン
ドをバッファリングする周辺メモリデバイスとの間、ま
たはメモリ入力／出力コントローラと、ＰＣＩ１３３Ｍ
Ｈｚまたは１５０ＭＨｚ入力／出力スロットへのデー
タ、アドレス、およびコマンドをバッファリングする周
辺入力／出力装置との間での通信のために一般に使用さ
れる高速バスである。高速スキニーバスは、通常、入力
／出力スロットおよびメモリモジュールを、メモリ入力
／出力コントローラの隣の同一場所にすべて配置できな
い場合、及び、必要なピンの数が過度に多いところの、
より大きな、より高速のシステムに使用される。ビット
数を制限するが、バスをより高速に動作させることによ
り、同等のスループットまたは帯域幅を維持することが
できる。本発明の技術を高速スキニーバスに適用するこ
とにより、メモリ入力／出力コントローラを利用するこ
とができるようになる前に、システムの有効性を確認す
ることができる。
【００３１】好ましい実施形態の説明を目的として特定
の実施形態について本明細書で図示し、説明したが、当
業者には、広範な代替および／または同等の構成が、本
発明の範囲から逸脱せずに、図示し、説明した特定の実
施形態に代わりうることが理解されよう。化学、機械、
電子機械、電気、およびコンピュータの分野における当
業者には、様々な実施形態で本発明を実施できることが
容易に理解されよう。本出願には、本明細書において説
明した好ましい実施形態の任意の適用または変形が含ま
れる。したがって、本発明は、特許請求の範囲およびそ
の等価物によってのみ制限されるべきものである。
の実施形態について本明細書で図示し、説明したが、当
業者には、広範な代替および／または同等の構成が、本
発明の範囲から逸脱せずに、図示し、説明した特定の実
施形態に代わりうることが理解されよう。化学、機械、
電子機械、電気、およびコンピュータの分野における当
業者には、様々な実施形態で本発明を実施できることが
容易に理解されよう。本出願には、本明細書において説
明した好ましい実施形態の任意の適用または変形が含ま
れる。したがって、本発明は、特許請求の範囲およびそ
の等価物によってのみ制限されるべきものである。
【００３２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．メモリシステム(100)におけるメモリデバイス(112)
を制御するためのメモリコントローラエミュレータ(10
6)であって、複数のアドレス値を生成するためのカウン
タ(304)と、前記カウンタに結合され、メモリアドレス
情報、前記メモリデバイスに格納されるメモリデータ、
および前記メモリデバイスの動作を制御するためのメモ
リコマンドを格納するための複数の記憶装置(310,314,3
18,328,332,338,346,及び352)であって、各々の記憶装
置が、前記カウンタから受信したアドレス値に基づい
て、格納されているデータを出力するように構成される
ことからなる、複数の記憶装置と、を備える、メモリコ
ントローラエミュレータ。 ２．前記メモリコントローラエミュレータは、プログラ
マブルロジックデバイス（または、プログラム可能な装
置）である、上項１記載のメモリコントローラエミュレ
ータ。 ３．前記記憶装置はＲＯＭである、上項２記載のメモリ
コントローラエミュレータ。 ４．クロック信号を受信するためのクロック入力と、前
記クロック入力に結合され、異なる周波数および異なる
位相ずれの複数のクロック信号を生成するための複数の
位相ロックループ(302A〜302D)と、をさらに備える、上
項１記載のメモリコントローラエミュレータ。 ５．前記複数の位相ロックループによって生成される前
記クロック信号の前記周波数および位相ずれは、プログ
ラム可能である、上項４記載のメモリコントローラエミ
ュレータ。 ６．前記カウンタは、前記位相ロックループのうちの最
初の位相ロックループに結合され、前記カウンタは、前
記最初の位相ロックループ(302A)によって生成されるク
ロック信号の遷移において、アドレス値を出力するよう
に構成される、上項４記載のメモリコントローラエミュ
レータ。 ７．複数の出力レジスタ(312,316,320,330,334,340,34
8，及び及び354)であって、各出力レジスタが、前記記
憶装置のうちの１つおよび前記位相ロックループのうち
の１つに結合され、及び、各出力レジスタが、該出力レ
ジスタに結合された前記位相ロックループによって生成
されるクロック信号の遷移において、前記記憶装置の出
力をラッチするように構成されることからなる、複数の
出力レジスタをさらに備える、上項４記載のメモリコン
トローラエミュレータ。 ８．メモリシステム(100)におけるメモリデバイス(112)
を制御するためのメモリコントローラをエミュレートす
る方法であって、メモリアドレス情報、前記メモリデバ
イスに格納されるメモリデータ、および前記メモリデバ
イスの動作を制御するためのメモリコマンドを格納する
ステップと、複数の順次値（または連続値）を自動的に
生成するステップと、前記生成された順次値に基づい
て、格納されているメモリアドレス情報、メモリデー
タ、およびメモリコマンドを出力するステップと、を含
む、方法。 ９．メモリアドレス情報、メモリデータ、およびメモリ
コマンドをコンピュータに入力するステップと、前記メ
モリアドレス情報、メモリデータ、およびメモリコマン
ドをプログラマブルロジックデバイス(106)にダウンロ
ードするステップと、をさらに含む、上項８記載の方
法。 １０．メモリコントローラからメモリモジュール(112)
に送信される信号を表す信号情報を格納するための少な
くとも１つの記憶装置(310,314,318,328,332,338,346,
または352)と、前記少なくとも１つの記憶装置に結合さ
れ、アドレス情報を出力するように構成されたアドレス
発生器(106)と、を備え、前記少なくとも１つの記憶装
置は、前記アドレス発生器から受信したアドレス情報に
基づいて、信号情報を出力するように構成されることか
らなる、メモリコントローラエミュレータ(106)。
の組み合わせからなる例示的な実施態様を示す。 １．メモリシステム(100)におけるメモリデバイス(112)
を制御するためのメモリコントローラエミュレータ(10
6)であって、複数のアドレス値を生成するためのカウン
タ(304)と、前記カウンタに結合され、メモリアドレス
情報、前記メモリデバイスに格納されるメモリデータ、
および前記メモリデバイスの動作を制御するためのメモ
リコマンドを格納するための複数の記憶装置(310,314,3
18,328,332,338,346,及び352)であって、各々の記憶装
置が、前記カウンタから受信したアドレス値に基づい
て、格納されているデータを出力するように構成される
ことからなる、複数の記憶装置と、を備える、メモリコ
ントローラエミュレータ。 ２．前記メモリコントローラエミュレータは、プログラ
マブルロジックデバイス（または、プログラム可能な装
置）である、上項１記載のメモリコントローラエミュレ
ータ。 ３．前記記憶装置はＲＯＭである、上項２記載のメモリ
コントローラエミュレータ。 ４．クロック信号を受信するためのクロック入力と、前
記クロック入力に結合され、異なる周波数および異なる
位相ずれの複数のクロック信号を生成するための複数の
位相ロックループ(302A〜302D)と、をさらに備える、上
項１記載のメモリコントローラエミュレータ。 ５．前記複数の位相ロックループによって生成される前
記クロック信号の前記周波数および位相ずれは、プログ
ラム可能である、上項４記載のメモリコントローラエミ
ュレータ。 ６．前記カウンタは、前記位相ロックループのうちの最
初の位相ロックループに結合され、前記カウンタは、前
記最初の位相ロックループ(302A)によって生成されるク
ロック信号の遷移において、アドレス値を出力するよう
に構成される、上項４記載のメモリコントローラエミュ
レータ。 ７．複数の出力レジスタ(312,316,320,330,334,340,34
8，及び及び354)であって、各出力レジスタが、前記記
憶装置のうちの１つおよび前記位相ロックループのうち
の１つに結合され、及び、各出力レジスタが、該出力レ
ジスタに結合された前記位相ロックループによって生成
されるクロック信号の遷移において、前記記憶装置の出
力をラッチするように構成されることからなる、複数の
出力レジスタをさらに備える、上項４記載のメモリコン
トローラエミュレータ。 ８．メモリシステム(100)におけるメモリデバイス(112)
を制御するためのメモリコントローラをエミュレートす
る方法であって、メモリアドレス情報、前記メモリデバ
イスに格納されるメモリデータ、および前記メモリデバ
イスの動作を制御するためのメモリコマンドを格納する
ステップと、複数の順次値（または連続値）を自動的に
生成するステップと、前記生成された順次値に基づい
て、格納されているメモリアドレス情報、メモリデー
タ、およびメモリコマンドを出力するステップと、を含
む、方法。 ９．メモリアドレス情報、メモリデータ、およびメモリ
コマンドをコンピュータに入力するステップと、前記メ
モリアドレス情報、メモリデータ、およびメモリコマン
ドをプログラマブルロジックデバイス(106)にダウンロ
ードするステップと、をさらに含む、上項８記載の方
法。 １０．メモリコントローラからメモリモジュール(112)
に送信される信号を表す信号情報を格納するための少な
くとも１つの記憶装置(310,314,318,328,332,338,346,
または352)と、前記少なくとも１つの記憶装置に結合さ
れ、アドレス情報を出力するように構成されたアドレス
発生器(106)と、を備え、前記少なくとも１つの記憶装
置は、前記アドレス発生器から受信したアドレス情報に
基づいて、信号情報を出力するように構成されることか
らなる、メモリコントローラエミュレータ(106)。
【００３３】本発明の概要は次のようである。メモリシ
ステム(100)内のメモリデバイス(112)を制御するための
メモリコントローラエミュレータ(106)であって、該エ
ミュレータは、複数のアドレス値を生成するためのカウ
ンタ(304)を備える。メモリアドレス情報、メモリデバ
イスに格納されるメモリデータ、及び、メモリデバイス
の動作を制御するためのメモリコマンドを格納するため
の複数の記憶装置(310,314,318,328,332,338,346及び35
2)が、カウンタに結合される。複数の記憶装置の各々
は、カウンタから受信したアドレス値に基づいて、格納
しているデータを出力するように構成される。
ステム(100)内のメモリデバイス(112)を制御するための
メモリコントローラエミュレータ(106)であって、該エ
ミュレータは、複数のアドレス値を生成するためのカウ
ンタ(304)を備える。メモリアドレス情報、メモリデバ
イスに格納されるメモリデータ、及び、メモリデバイス
の動作を制御するためのメモリコマンドを格納するため
の複数の記憶装置(310,314,318,328,332,338,346及び35
2)が、カウンタに結合される。複数の記憶装置の各々
は、カウンタから受信したアドレス値に基づいて、格納
しているデータを出力するように構成される。
【００３４】
【発明の効果】本発明によれば、メモリシステムを基本
レベルおよび最高速度で動作させることが可能な低コス
トのメモリテストソリューションが提供される。本発明
によれば、メモリ技術サポート用のインフラストラクチ
ャが構築される前に、メモリテストを実行することがで
きる。したがって、たとえば、完全なメモリシステムが
構築される前に、「ＤＤＲ２」および他の新しいメモリ
技術に対してテストを行うことができる。また、本発明
の技術を高速スキニーバスに適用することにより、メモ
リ入力／出力コントローラを利用することができるよう
になる前に、システムの有効性を確認することができ
る。
レベルおよび最高速度で動作させることが可能な低コス
トのメモリテストソリューションが提供される。本発明
によれば、メモリ技術サポート用のインフラストラクチ
ャが構築される前に、メモリテストを実行することがで
きる。したがって、たとえば、完全なメモリシステムが
構築される前に、「ＤＤＲ２」および他の新しいメモリ
技術に対してテストを行うことができる。また、本発明
の技術を高速スキニーバスに適用することにより、メモ
リ入力／出力コントローラを利用することができるよう
になる前に、システムの有効性を確認することができ
る。
【図１】本発明の一実施形態によるメモリコントローラ
エミュレータを備えるメモリシステムを示す電気ブロッ
ク図である。
エミュレータを備えるメモリシステムを示す電気ブロッ
ク図である。
【図２】本発明の一実施形態によるメモリコントローラ
エミュレータを示す電気ブロック図である。
エミュレータを示す電気ブロック図である。
【図３Ａ】図２に示す電気ブロック図の第１の部分の拡
大図である。
大図である。
【図３Ｂ】図２に示す電気ブロック図の第２の部分の拡
大図である。
大図である。
１００ メモリシステム １０６ メモリコントローラエミュレータ １１２ ＳＤＲＡＭ ＤＩＭＭ ３０２Ａ〜３０２Ｄ 位相ロックループ ３０４ カウンタ ３１０ ＲＯＭ ３１２ レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ビー・レインハム アメリカ合衆国カリフォルニア州95033, ロスゲイトス，クヌス・ロード・18219 Ｆターム(参考） 5B018 GA03 HA40
Claims (1)
- 【請求項１】メモリシステム(100)におけるメモリデバ
イス(112)を制御するためのメモリコントローラエミュ
レータ(106)であって、 複数のアドレス値を生成するためのカウンタ(304)と、 前記カウンタに結合され、メモリアドレス情報、前記メ
モリデバイスに格納されるメモリデータ、および前記メ
モリデバイスの動作を制御するためのメモリコマンドを
格納するための複数の記憶装置(310,314,318,328,332,3
38,346,及び352)であって、各々の記憶装置が、前記カ
ウンタから受信したアドレス値に基づいて、格納されて
いるデータを出力するように構成されることからなる、
複数の記憶装置と、を備える、メモリコントローラエミ
ュレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/848019 | 2001-05-03 | ||
| US09/848,019 US6978352B2 (en) | 2001-05-03 | 2001-05-03 | Memory controller emulator for controlling memory devices in a memory system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002366447A true JP2002366447A (ja) | 2002-12-20 |
| JP2002366447A5 JP2002366447A5 (ja) | 2005-09-08 |
Family
ID=25302123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002126736A Withdrawn JP2002366447A (ja) | 2001-05-03 | 2002-04-26 | メモリコントローラエミュレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6978352B2 (ja) |
| JP (1) | JP2002366447A (ja) |
| TW (1) | TWI253651B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019153118A (ja) * | 2018-03-05 | 2019-09-12 | 東芝情報システム株式会社 | 評価解析対象メモリ装置及びメモリ評価解析システム |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040201968A1 (en) * | 2003-04-09 | 2004-10-14 | Eric Tafolla | Multi-bank memory module |
| US7188208B2 (en) * | 2004-09-07 | 2007-03-06 | Intel Corporation | Side-by-side inverted memory address and command buses |
| US20060247905A1 (en) * | 2005-04-29 | 2006-11-02 | Vikas Agrawal | System, method and apparatus for placing and routing |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US7609567B2 (en) * | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| JP5242397B2 (ja) | 2005-09-02 | 2013-07-24 | メタラム インコーポレイテッド | Ｄｒａｍをスタックする方法及び装置 |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| EP3364298B1 (en) * | 2006-07-31 | 2019-12-11 | Google LLC | Memory circuit system and method |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| EP2441007A1 (en) * | 2009-06-09 | 2012-04-18 | Google, Inc. | Programming of dimm termination resistance values |
| KR101742892B1 (ko) | 2012-11-30 | 2017-06-01 | 인텔 코포레이션 | 다중 사이클 명령에 의한 메모리 디바이스 액세스를 위한 장치, 방법 및 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6381715B1 (en) * | 1998-12-31 | 2002-04-30 | Unisys Corporation | System and method for performing parallel initialization and testing of multiple memory banks and interfaces in a shared memory module |
-
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Cited By (1)
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|---|---|---|---|---|
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