KR101082426B1 - 클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템 - Google Patents

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Abstract

다양한 주파수를 가지는 클럭 신호들을 생성할 수 있는 클럭 생성 회로가 개시된다. 클럭 생성 회로는 발진 신호를 복수의 분주율로 분주하여 복수의 분주 클럭 신호들을 생성하는 분주기, 및 선택 신호에 기초하여 복수의 분주 클럭 신호들 중 하나의 신호를 선택하여 클럭 신호로 출력하는 복수의 뱅크들을 포함한다. 클럭 생성 회로는 선택 신호에 기초하여 생성되는 클럭 신호의 주파수를 변경할 수 있어 다양한 주파수 특성을 가지는 장치에 적용될 수 있다.

Description

클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템{Clock generating circuit and test system}
본 발명은 클럭 생성 회로에 관한 것으로서, 더욱 상세하게는 원하는 분주율에 따라 클럭 신호를 생성하여 다양한 주파수의 클럭 신호를 제공할 수 있는 클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템에 관한 것이다.
반도체 집적 회로와 같은 피시험 장치(Device Under Test, DUT)를 테스트하기 위해서는 테스트 장치가 필요하다. 그러나 반도체 집적 회로의 동작 속도는 점점 빨라지는 반면에 테스트 장치의 속도는 이를 따라가지 못하고 있다. 이에 따라, 테스트 장치는 반도체 집적 회로의 동작 기초가 되는 클럭 신호보다 2배의 주기를 가지는 클럭 신호에 기초하여 동작하며, 테스트 장치는 고속 데이터 출력 테스트 모드와 같은 테스트 방법에 의해 피시험 장치의 동작 속도에 상응하는 테스트 동작을 수행할 수 있도록 개발되어 왔다.
따라서 상이한 클럭 신호에 기초하여 동작하는 테스트 장치와 피시험 장치를 위하여 별도의 클럭이 생성될 필요가 있었으며, 이에 따라 테스트 장치에 인가되는 클럭 신호와 90°의 위상 차이를 가지는 클럭 신호를 별도로 생성하여 XOR 논리 게 이트를 통과시켜 생성된 클럭 신호를 피시험 장치에 인가하거나, 테스트 장치에 인가된 클럭 신호를 별도의 위상 고정 루프(Phase Locked Loop)에 제공하여 두 배의 주파수를 가지는 클럭 신호를 생성하여 피시험 장치에 제공하였다.
테스트 동작을 수행하기 위하여 별도의 클럭 신호를 생성함에 따라 별도의 장치가 필요로 하게 되었고, 위상 차이를 가지는 클럭 신호를 생성하는 과정에서 위상 오류가 발생하여 정확하게 원하는 주파수를 가지는 클럭 신호를 생성하지 못하는 경우가 발생하였다.
또한, 테스트 장치는 테스트 목적이 되는 반도체 메모리 장치의 개발에 따라 설계되어 개발되는 바, 최근 DDR2 (Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory)에 대한 소형화 및 저전력화의 요구에 따라 DDR3 SDRAM이 생산되고 있는 상황에서 동작 주파수가 상이한 DDR2 SDRAM 및 DDR3 SDRAM을 모두 테스트할 수 있는 테스트 장치가 요구된다.
도 1은 테스트 시스템 나타내는 블록도이다.
도 1을 참조하면, 테스트 시스템(100)은 클럭 생성기(110), 테스트 장치(120), 및 피시험 장치(130)를 포함할 수 있다.
클럭 생성기(110)는 위상 고정 루프(111), 팬 아웃 버퍼(113), 및 분주기(115)를 포함할 수 있다.
위상 고정 루프(111)는 위상 비교기, 위상 전압 변환기, 및 전압 제어 발진기를 포함할 수 있다. 위상 고정 루프(111)는 기준 클럭 신호(RCLK)에 기초하여 피드백 과정을 거치면서 위상 비교를 통하여 일정한 주파수의 발진 클럭 신호(OCLK) 를 생성한다.
팬 아웃 버퍼(113)는 발진 클럭 신호(OCLK)를 수신하여 테스트 클럭 신호(TCLK)를 생성한다. 테스트 클럭 신호(TCLK)는 테스트 장치(120)에 따라 상이한 주파수를 가질 수 있다.
피시험 클럭 생성기(115)는 테스트 클럭 신호(TCLK)를 일정한 분주율로 분주하여 피시험 클럭 신호(DCLK)를 생성한다. 상기한 바와 같이 피시험 클럭 신호는 테스트 클럭 신호(TCLK)의 2배의 주파수를 가질 수 있으므로, 피시험 클럭 생성기(115)는 별도의 위상 고정 루프를 포함할 수 있으며, 위상 쉬프터 및 XOR 논리 게이트를 포함하여 구현될 수도 있다.
테스트 장치(120)는 테스트 클럭 신호(TCLK)에 동기하여, 일정한 테스트 데이터(TDATA)를 생성하여 피시험 장치(130)에 제공한다. 테스트 데이터(TDATA)는 테스트 장치(120)에 의해 생성된 테스트 패턴일 수 있다. 테스트 패턴은 피시험 장치(140)에 포함된 모든 메모리 셀 들이 정확히 데이터를 기억하는지 여부, 메모리 셀 사이의 데이터의 상호 간섭이 있는지 여부, 센싱이 정확히 이루어지는지 여부 등을 판단하는 것을 목적으로 생성된다.
피시험 장치(130)는 피시험 클럭 신호(DCLK)에 동기하여 동작한다. 피시험 장치(130)의 동작 속도가 빠른 대신에 피시험 장치(130)를 위한 클럭 신호를 생성하기 위하여 별도의 회로를 필요로 하여 테스트를 위한 장치가 커지게 되며, 고정된 장치를 통하여 복수의 클럭 신호를 생성하게 되므로, 상이한 주파수를 가지는 클럭 신호에 기초하여 동작하는 장치를 테스트 할 경우에 적용될 수 없다.
상기 문제점을 해결하기 위한 본 발명의 목적은 상이한 주파수를 가지는 클럭 신호를 동시에 생성할 수 있는 클럭 생성 회로를 제공하는 것이다.
본 발명의 다른 일 목적은 선택 신호에 기초하여 상이한 주파수를 가지는 클럭 신호를 출력하는 클럭 생성 회로를 포함하는 테스트 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 클럭 생성 회로는 분주기 및 복수의 뱅크들을 포함한다. 상기 분주기는 발진 신호를 복수의 분주율로 분주하여 복수의 분주 클럭 신호들을 생성한다. 상기 복수의 분주율은 동일 분주, 1/2 주파수 분주, 1/4 주파수 분주를 포함할 수 있다. 상기 복수의 뱅크들 각각은 선택 신호에 기초하여 상기 복수의 분주 클럭 신호들 중 하나의 신호를 선택하여 클럭 신호로 출력한다. 상기 선택 신호는 복수의 뱅크들 각각에 인가되는 제 1 내지 제 n 선택 신호들을 포함할 수 있으며, 제 1 내기 제 n 선택 신호들 각각은 복수의 서브 선택 신호들을 포함하는 디지털 신호일 수 있다.
상기 클럭 생성 회로는 분주 제어 신호를 생성하여 상기 분주기를 제어하고 상기 선택 신호를 생성하여 상기 복수의 뱅크들이 출력하는 클럭 신호들의 주파수를 제어하는 제어기를 더 포함할 수 있다. 상기 분주 제어 신호는 상기 분주기가 생성하는 복수의 분주 클럭 신호 신호들을 초기화 하거나 활성화할 수 있으며, 상기 복수의 분주 클럭 신호의 주파수를 제어할 수 있다. 상기 클럭 생성 회로는 상 기 발진 신호를 생성하는 위상 고정 루프를 더 포함할 수 있으며, 상기 위상 고정 루프는 위상 감지기, 위상-전압 변환기, 전압 제어 발진기, 및 분주기를 포함할 수 있다.
상기 복수의 클럭 신호들은 상기 선택 신호 및 상기 복수의 분주 클럭 신호들의 논리 연산에 의해 생성될 수 있다. 상기 논리 연산은 논리곱 연산 및 논리합 연산을 포함할 수 있다. 예를 들어, 상기 복수의 뱅크들은 멀티플렉서 구조를 가질 수 있으며, 상기 선택 신호에 기초하여 복수의 분주 클럭 신호들 중에서 클럭 신호를 선택하여 출력할 수 있다.
상기 다른 일 목적을 달성하기 위해, 본 발명의 일실시예에 따른 테스트 시스템은 클럭 생성 회로, 테스트 장치, 및 피시험 장치를 포함한다. 상기 클럭 생성 회로는 발진 신호에 기초하여 제 1 및 제 2 분주율들을 가지는 제 1 및 제 2 분주 클럭 신호들을 생성하고, 선택 신호에 기초하여 상기 제 1 분주 클럭 신호를 제 1 클럭 신호로 출력하고 상기 제 2 분주 클럭 신호를 제 2 클럭 신호로 출력한다. 예를 들어, 상기 발진 신호가 1.6GHz의 주파수를 가지는 경우, 상기 제 1 분주 클럭 신호 및 상기 제 1 클럭 신호는 1.6GHz, 상기 제 2 분주 클럭 신호 및 상기 제 2 클럭 신호는 800MHz의 주파수를 가질 수 있다. 상기 테스트 장치는 상기 제 1 클럭 신호에 동기하여 테스트 동작을 수행한다. 상기 피시험 장치는 상기 제 2 클럭 신호에 동기하여 동작할 수 있다. 예를 들어, 상기 피시험 장치는 DDR3 SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)일 수 있다.
일 실시예에 있어서, 상기 클럭 생성회로는 분주기, 제 1 뱅크 및 제 2 뱅크 를 포함할 수 있다. 상기 분주기는 상기 발진 신호를 상기 제 1 및 제 2 분주율들로 분주하여 상기 제 1및 제 2 분주 클럭 신호들을 생성할 수 있다. 상기 제 1 뱅크는 상기 선택 신호에 기초하여 상기 제 1 및 제 2 분주 클럭 신호들 중 상기 제 1 분주 클럭 신호를 선택하여 상기 제 1 클럭 신호로 출력하고, 상기 제 2 뱅크는 상기 선택 신호에 기초하여 상기 제 1 및 제 2 분주 클럭 신호들 중 상기 제 2 분주 클럭 신호를 선택하여 상기 제 2 클럭 신호로 출력할 수 있다.
일 실시예에 있어서, 상기 클럭 생성 회로는 분주 제어 신호 및 상기 선택 신호를 생성하여 상기 제 1 및 제 2 분주 클럭 신호들의 생성을 제어하고, 상기 제 1 및 제 2 뱅크의 동작을 제어하는 제어기를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 클럭 생성 회로는 위상 고정 루프를 통하여 생성한 클럭 신호를 기초로 하여 다양한 주파수를 가지는 클럭 신호를 생성할 수 있다.
본 발명의 일 실시예에 따른 클럭 생성 회로는 분주 제어 신호에 기초하여 클럭 신호의 분주율을 제어하여 다양한 주파수를 가지는 클럭 신호를 생성할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 클럭 생성 회로를 나타내는 블록도이다.
도 2를 참조하면, 클럭 생성 회로(200)는 제어기(210), 위상 고정 루프(220), 및 클럭 뱅크부(230)를 포함할 수 있다.
제어기(210)는 호스트와 같은 외부로부터 명령을 수신하여 루프 제어신호(LCON)를 생성하여 위상 고정 루프(220)가 발진 클럭 신호를 생성하도록 하며, 발진 클럭 신호의 주파수를 조절할 수도 있다. 제어기(210)는 선택 신호(SEL)를 생성하여 클럭 뱅크부(230)가 발진 클럭 신호(OCLK)를 수신하여 피시험 장치(도시되지 않음)의 특정 회로 부분과 연결되어 있는 경우, 각각의 클럭 신호들의 주파수를 적합하게 선택하여 피시험 장치가 적합한 동작을 수행할 수 있도록 한다.
위상 동기 루프(220)는 기준 클럭 신호 생성기, 위상 비교기, 위상-전압 변환기, 전압 제어 발진기, 및 분주기를 포함할 수 있다.
위상 동기 루프(220)는 루프 제어 신호(LCON)를 수신하여 특정한 주파수를 가지는 기준 클럭 신호를 생성하고, 위상 비교기는 직전 루프에서 전압 제어 발진기에서 생성된 발진 클럭 신호와 기준 클럭 신호의 위상을 비교하여 위상을 조절하여 위상-전압 변환기에 제공한다. 위상-전압 변환기는 발진 클럭 신호와 기준 클럭 신호의 위상 차이에 기초하여 이에 비례하는 제어 전압을 생성한다. 예를 들어 발진 클럭 신호가 기준 클럭 신호보다 위상이 빠른 경우, 위상을 지연시킬 필요가 있으므로 음의 제어 전압이 생성되고, 발진 클럭 신호가 기준 클럭 신호보다 위상이 늦은 경우에 양의 제어 전압을 생성할 수 있다. 전압 제어 발진기는 제어 전압에 기초하여 발진 클럭 신호를 생성한다. 따라서 위상 동기 루프(220)는 반복적인 피드백을 통하여 기준 클럭 신호와 동일한 발진 클럭 신호(OCLK)를 생성한다.
클럭 뱅크부(230)는 발진 클럭 신호(OCLK)를 수신하고, 발진 제어 신호(DCON)에 기초하여 발진 클럭 신호를 분주하여 복수의 분주 클럭 신호들(DCLK0, DCLK1, ..., DCLKn-2, DCLKn-1)을 생성하고, 선택 신호(SEL)에 기초하여 복수의 클럭 신호들(CLK0, CLK1, ..., CLKn-2, CLKn-1)을 출력한다.
복수의 클럭 신호들(CLK0, CLK1, ..., CLKn-2, CLKn-1)은 피시험 장치 혹은 테스트 장치에 제공될 수 있다. 선택 신호(SEL)는 복수의 선택 신호들(SEL0, SEL1, ..., SELn-1)을 포함할 수 있다. 복수의 클럭 신호들(CLK0, CLK1, ..., CLKn-2, CLKn-1)이 피시험 장치의 입출력 버퍼 혹은 테스트 장치와 같은 특정한 회로에 고정되어 연결되어 있는 경우, 제어기(210)는 선택 신호(SEL)를 변경하여 특정한 회로에 인가되는 클럭 신호의 주파수를 용이하게 변경할 수 있다. 따라서 피시험 장치가 동작하는 클럭 신호의 주파수가 상이해지더라도, 즉, 피시험 장치가 DDR2 메모리 장치에서 DDR3 메모리 장치로 변경되는 경우에도, 상이한 주파수를 가지는 클럭 신호를 생성하기 위한 별도의 회로를 필요로 하지 않고 제어기(210)에서 생성하는 선택 신호(SEL)를 변경하여 클럭 신호의 주파수를 상이하게 하여 테스트 동작을 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 클럭 뱅크부를 나타내는 블록도이다.
도 3을 참조하면, 클럭 뱅크부(230)는 분주기(DIV) 및 복수의 뱅크들 (BANK1, BANK2, ..., BANKn)을 포함할 수 있다.
분주기(DIV)는 분주 제어 신호(DCON)에 기초하여 발진 클럭 신호(OCLK)를 일정한 비율로 주파수 분할하여 복수의 분주 클럭 신호들(DCLK0, DCLK1, ..., DCLKn-1)을 생성한다. 예를 들어, 분주기(DIV)는 발진 클럭 신호(OCLK)를 1, 2, 4배의 주기를 가지는 분주 클럭 신호들(DCLK1, DCLK2, DCLK3), 즉, 1, 1/2, 1/4 배의 주파수를 가지는 분주 클럭 신호들(DCLK1, DCLK2, DCLK3)을 생성할 수 있다.
분주기(DIV)는 도 2의 제어기(210)로부터 분주 제어 신호(DCON)에 포함된 클 럭 생성 활성화 신호(G_EN)에 응답하여 분주 동작을 수행할 수 있으며, 분주 제어 신호(DCON)에 포함된 클럭 초기화 신호(C_INT)에 응답하여 클럭 생성 동작을 초기화할 수 있다. 분주 동작이 초기화되면 복수의 클럭 신호들(DCLK1, DCLK2, ..., DCLKn-1, DCLKn)은 일정한 전압 레벨, 예를 들면 논리 상태 '하이' 혹은 논리 상태 '로우'에 상응하도록 초기화된다. 또한, 분주 동작 활성화 신호에 응답하여 소정의 시간 이후에 복수의 분주 클럭 신호들(DCLK1, DCLK2, ..., DCLKn-1, DCLKn)이 생성된다. 클럭 생성 활성화 신호(G_EN) 및 클럭 초기화 신호(C_INT)는 복수의 뱅크들(BANK1, BANK2, ..., BANKn-1)에 각각 제공되어 각각의 뱅크가 초기화되거나 활성화될 수도 있다.
복수의 뱅크들(BANK1, BANK2, ..., BANKn-1)은 선택 신호(SEL)에 포함된 복수의 선택 신호들(SEL0, SEL1, ..., SELn)에 기초하여 복수의 클럭 신호들(CLK0, CLK1, ..., CLKn-1)을 출력한다. 복수의 클럭 신호들(CLK0, CLK1, ..., CLKn-1)은 테스트 장치 혹은 피시험 장치에 제공된다.
예를 들어, 테스트 장치는 800MHz의 주파수를 가지는 클럭 신호에 동기하여 동작하고, 피시험 장치는 1.6GHz의 주파수를 가지는 클럭 신호에 동기하여 동작하는 경우, 발진 클럭 신호(OCLK)는 1.6GHz의 주파수를 가질 수 있다. 분주기(DIV)는 발진 클럭 신호(OCLK)를 수신하여 1, 2, 4배의 주기를 가지는 신호들로 분주하여 제 1 내지 제 3 분주 클럭 신호들(DCLK0, DCLK1, DCLK2)을 생성할 수 있다. 제 1 분주 클럭 신호(DCLK0)는 1.6GHz의 주파수, 제 2 분주 클럭 신호(DCLK1)는 800MHz의 주파수, 및 제 3 분주 클럭 신호(DCLK2)는 400MHz의 주파수를 가질 수 있다.
제 1 분주 클럭 신호(DCLK0)는 피시험 장치에 제공되며, 제 2 분주 클럭 신호(DCLK1)는 피시험 장치의 입출력 버퍼에 제공되거나, 데이터 스트로브 신호(DQS)로 사용될 수 있다. 또한, 동일한 분주 값을 가지는 제 1 분주 클럭 신호(DCLK0)를 선택하여, 복수의 피시험 장치들을 동시에 테스트할 수 있으며, 800MHz의 주파수에서 동작하는 상이한 특성을 가지는 피시험 장치에는 제 2 분주 클럭 신호(DCLK1)를 제공하여 테스트 하여, 상이한 특성을 가지는 복수의 피시험 장치들을 동시에 테스트할 수도 있다.
도 4는 도 3의 뱅크의 일 실시예를 나타내는 회로도이다.
도 4를 참조하면, 뱅크(233)는 복수의 논리곱 연산기들(AND1, AND2, AND3, AND4), 논리합 연산기(OR), 및 복수의 인버터들(INV1, INV2)을 포함할 수 있다.
도 4에는 4개의 분주 클럭 신호들(DCLK0, DCLK1, DCLK2, DCLK3)을 입력 받아, 2개의 서브 선택 신호들(SELx1, SELx2)에 기초하여 클럭 신호를 출력하는 뱅크가 도시되어 있으나, 이는 예시적인 구성이며, 뱅크(233)는 도면에 도시된 구성에 한정되지 않는다.
제 1 서브 선택 신호(SELx1) 및 제 2 서브 선택 신호(SELx2)는 선택 신호(SEL)에 포함된다. 즉, 각 뱅크(233)에 입력되는 복수의 선택 신호들(SEL0, SEL2, ..., SELn-1)은 복수의 서브 선택 신호들(SELx1, SELx2, ..., SELxn-1)을 포함할 수 있다. 복수의 서브 선택 신호들(SELx1, SELx2, ..., SELxn-1)은 디지털 신호일 수 있으며, 뱅크(233)가 입력 받는 복수의 분주 클럭 신호들(DCLK0, DCLK1, DCLK2, DCLK3)의 수에 따라 상이한 개수를 가질 수 있다. 즉, 뱅크(233)가 8개의 분주 클럭 신호들(DCLK0, DCLK2, ..., DCLK7)을 입력받는 경우, 3개의 서브 선택 신호(SELx0, SELx1, SELx2)가 필요하며, 이 경우 선택 신호(SELx)는 3 비트의 신호일 수 있다.
따라서 도 4에 도시된 실시예에서 2 비트의 선택 신호(SELx)는 2 개의 서브 선택 신호들(SELx1, SELx2)을 포함한다.
각 논리곱 연산기(AND1, AND2, AND3, AND4)는 상응하는 복수의 분주 클럭 신호들(DCLK0, DCLK1, DCLK2, DCLK3)을 각각 입력 받고, 서브 선택 신호들(SELx1, SELx2)의 조합을 입력 받는다.
논리합 연산기(OR)는 각 논리곱 연산기(AND1, AND2, AND3, AND4)의 출력을 논리합 연산하여 클럭 신호(CLK)를 출력한다.
뱅크(233)는 서브 선택 신호들(SELx1, SELx2)에 기초하여 상이한 클럭 신호(CLK)를 출력한다. 도 4에 도시된 경우에 제 1 및 제 2 서브 선택 신호(SELx1, SELx2)가 논리 상태 '로우'에 상응하는 경우, 제 1 분주 클럭 신호(DCLK0)를 클럭 신호(CLK)로 출력하고, 제 1 서브 선택 신호(SELx1)가 논리 상태 '로우'에 상응하고 제 2 서브 선택 신호(SELx2)가 논리 상태 '하이'에 상응하는 경우, 제 2 분주 클럭 신호(DCLK1), 제 1 서브 선택 신호(SELx1)가 논리 상태 '하이'에 상응하고 제 2 서브 선택 신호(SELx2)가 논리 상태 '로우'에 상응하는 경우, 제 3 분주 클럭 신호(DCLK2), 및 제 1 및 제 2 서브 선택 신호(SELx1, SELx2)가 논리 상태 '하이'에 상응하는 경우, 제 4 분주 클럭 신호(DCLK3)를 클럭 신호(CLK)로 출력한다.
뱅크(233)는 논리합 연산기(OR)의 출력단에 인버터(INV3)를 더 포함할 수 있 다. 인버터(INV3)는 클럭 신호(CLK)를 반전시켜 반전 클럭 신호(/CLK)를 생성한다. 반전 클럭 신호(/CLK)는 클럭 신호(CLK)와 180°의 위상 차이를 가진다. 즉, 반전 클럭 신호(/CLK)는 클럭 신호(CLK)와 1/2주기 차이를 가진다.
도 5는 본 발명의 일 실시예에 따른 클럭 생성 회로의 동작을 설명하기 위한 타이밍 도이다.
도 5에서, G_EN은 클럭 생성 활성화 신호, OCLK는 발진 클럭 신호, DCLK0은 제 1 분주 클럭 신호, DCLK1은 제 2 분주 클럭 신호, DCLK2는 제 3 분주 클럭 신호, CLK는 클럭 신호, 및 /CLK는 반전 클럭 신호를 나타낸다.
도 2의 위상 고정 루프(220)에 의해 특정한 주파수의 발진 클럭 신호(OCLK)가 생성된다. 발진 클럭 신호(OCLK)의 주파수는 제어기(210)에 의해 제어된다. 클럭 뱅크부(230)는 클럭 생성 활성화 신호(G_EN)에 응답하여 복수의 분주 클럭 신호들(DCLK0, DCLK1, DCLK2)을 생성한다. 제 1 분주 클럭 신호(DCLK0)는 발진 클럭 신호(OCLK)와 동일한 주파수를 가지며, 제 2 분주 클럭 신호(DCLK1)는 발진 클럭 신호(OCLK)의 주파수를 1/2배로 분주, 제 3 분주 클럭 신호(DCLK2)는 발진 클럭 신호(OCLK)의 주파수를 1/4배로 분주하여 생성된다.
클럭 신호(CLK)는 상기한 바와 같이 선택 신호(SEL)에 기초하여 생성된다. 도 5에서는 선택 신호(SEL)가 '11'의 2 비트 신호인 경우, 제 3 분주 클럭 신호(DCLK2)와 동일한 신호를 출력하는 경우를 도시한 것이다. 반전 클럭 신호(/CLK)는 클럭 신호(CLK)와 동일한 주기를 가진다.
도 6은 본 발명의 일 실시예에 따른 클럭 생성 방법을 나타내는 흐름도이다.
도 6을 참조하면, 발진 신호(OCLK)를 생성하고(단계 S610), 생성된 발진 신호(OCLK)를 분주하여 분주 클럭 신호들(DCLK0, DCLK1, ..., DCLKn)을 생성한다(단계 S620). 발진 신호(OCLK)는 분주기의 구성에 따라 상이한 분주율로 분주 될 수 있다. 분주기는 고정된 분주율을 가지도록 구현되거나, 외부의 입력에 의해 상이한 분주율을 가질 수 있도록 구현될 수 있다.
각 뱅크는 선택 신호(SEL)에 기초하여 복수의 분주 클럭 신호들(DCLK0, DCLK1, ..., DCLKn) 중에서 하나의 신호를 선택한다(단계 S630). 각각의 뱅크에서 별도의 선택 신호에 기초하여 클럭 신호를 출력하므로 복수의 클럭 신호들이 출력될 수 있다.
선택된 분주 클럭 신호들은 클럭 신호로 각 회로에 제공된다(단계 S640). 따라서 각 회로에 공급되는 클럭 신호들의 주파수는 선택 신호에 의해 결정되며, 선택 신호를 상이하게 인가하게 되면 클럭 신호 생성기와 회로 사이에 별도의 장치를 연결하거나 클럭 신호 생성기와 회로의 연결 관계를 변경하지 않고 클럭 신호의 주파수를 변경할 수 있다.
따라서 본 발명에 따른 클럭 신호 생성 회로는 선택 신호에 기초하여 클럭 신호의 주파수를 상이하게 할 수 있어, 다양한 테스트 장치 및 피시험 장치에 적용할 수 있으며, 상이한 특징을 가지는 피시험 장치를 동시에 테스트할 수 있다.
도 7은 본 발명의 일 실시예에 따른 클럭 생성 회로를 포함하는 테스트 시스템을 나타내는 블록도이다.
도 7을 참조하면, 테스트 시스템(700)은 클럭 생성 회로(710), 테스트 장 치(720), 및 피시험 장치(730)를 포함할 수 있다.
클럭 생성 회로(710)는 제어기(711), 위상 고정 루프(713), 및 클럭 뱅크부(715)를 포함할 수 있다. 제어기(711)는 발진 제어 신호(LCON) 및 선택 신호(SEL)를 생성하여 위상 고정 루프(713) 및 클럭 뱅크부(715)의 동작을 제어한다. 발진 제어 신호(LCON)는 위상 고정 루프(713)의 발진 신호(OCON)의 주파수 혹은 생성 시점 등을 제어할 수 있다. 선택 신호(SEL)는 복수의 선택 신호들(SEL0, SEL1, ..., SELn-1)을 포함할 수 있으며, 복수의 선택 신호들 각각은 복수의 서브 선택 신호들(SELx0, SELx1, ..., SELxn-1)을 포함할 수 있다. 복수의 서브 선택 신호들(SELx0, SELx1, ..., SELxn-1)은 논리 상태 '하이' 혹은 '로우'에 상응하는 전압 레벨을 가지는 하나의 비트를 구성하며, 따라서 복수의 선택 신호들(SEL0, SEL1, ..., SELn-1) 각각은 복수의 비트로 구성된 신호일 수 있다. 선택 신호들의 비트수는 복수의 분주 클럭 신호(DCLK0, DCLK1, .., DCLKn-1)의 수와 비례할 수 있다.
클럭 뱅크부(715)는 분주 제어 신호(DCON)에 기초하여 발진 신호(OCLK)를 복수의 분주율을 가지는 복수의 분주 클럭 신호들(DCLK0, DCLK1, .., DCLKn-1)로 분주한다. 클럭 뱅크부(715)는 멀티플렉서와 같은 구조를 가지는 복수의 뱅크들을 포함할 수 있다. 복수의 뱅크들은 제어기(711)로부터 수신한 선택 신호(SEL)에 기초하여 복수의 분주 클럭 신호들(DCLK0, DCLK1, .., DCLKn-1)을 수신하여 클럭 신호로 출력한다. 도 7에서는 선택 신호(SEL)에 기초하여 제 1 분주 클럭 신호를 선택하여 제 1 클럭 신호(CLK1)로 출력하는 제 1 뱅크, 및 선택 신호(SEL)에 기초하여 제 2 분주 클럭 신호를 선택하여 제 2 클럭 신호(CLK2)로 출력하는 제 2 뱅크를 포함하는 경우이다. 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 상이한 분주율로 분주된 복수의 분주 클럭 신호들을 선택 신호(SEL)에 따라 선택하기 때문에 상이한 주파수를 가질 수 있다.
테스트 장치(720)는 제 1 클럭 신호(CLK1)에 동기하여 동작한다. 테스트 장치(720)는 피시험 장치(730)와 비교하여 낮은 주파수로 동작할 수 있다. 예를 들어 제 1 클럭 신호(CLK1)는 제 2 클럭 신호(CLK2)의 1/2배에 해당하는 주파수를 가질 수 있다.
피시험 장치(730)는 제 2 클럭 신호(CLK2)에 동기하여 동작한다. 피시험 장치(730)가 테스트 장치(720)의 두 배의 동작 주파수를 가지더라도 클럭 생성부(710)로부터 제 1 클럭 신호(CLK1)의 두 배의 주파수를 가지는 제 2 클럭 신호(CLK2)를 제공받아 동작하기 때문에 별도의 분주 장치를 포함하지 않는다.
예를 들어, 피시험 장치가 DDR3 메모리 장치인 경우, 피시험 장치는 1.6GHz의 동작 주파수를 가지고, 테스트 장치는 800MHz의 동작 주파수를 가진다. 따라서 1.6GHz의 주파수를 가지는 발진 신호를 생성하여 분주기가 1.6GHz, 및 800MHz를 가지는 분주 클럭 신호를 생성하게 되면, 제 1 뱅크는 선택 신호에 기초하여 800MHz를 가지는 신호를 선택하여 제 1 클럭 신호(CLK1)로 출력하고, 제 2 뱅크는 선택 신호에 기초하여 1.6GHz를 가지는 신호를 선택하여 제 2 클럭 신호(CLK2)로 출력할 수 있다.
본 발명에 따른 클럭 신호 생성 회로는 상이한 주파수를 가지는 복수의 클럭 신호들을 생성하여 제공함으로써, 테스트 장치가 피시험 장치와 상이한 동작 주파수를 가지는 경우에도 선택 신호에 기초하여 상이한 주파수를 가지는 복수의 분주 클럭 신호들 중의 하나를 각각의 장치에 클럭 신호로서 제공할 수 있다.
또한, 본 발명에 따른 테스트 시스템은 선택 신호에 기초하여 상이한 주파수를 가지는 복수의 클럭 신호들을 생성하는 클럭 신호 생성 회로를 포함하여 다양한 주파수를 가지는 피시험 장치들에 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 테스트 시스템 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 생성 회로를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 클럭 뱅크부를 나타내는 블록도이다.
도 4는 도 3의 뱅크의 일 실시예를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 클럭 생성 회로의 동작을 설명하기 위한 타이밍 도이다.
도 6은 본 발명의 일 실시예에 따른 클럭 생성 방법을 나타내는 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 클럭 생성 회로를 포함하는 테스트 시스템을 나타내는 블록도이다.

Claims (8)

  1. 발진 신호를 복수의 분주율로 분주하여 서로 다른 주파수를 가지는 복수의 분주 클럭 신호들을 동시에 생성하는 분주기; 및
    선택 신호에 기초하여 상기 복수의 분주 클럭 신호들 중 하나의 신호를 선택하여 클럭 신호로 출력하는 복수의 뱅크들을 포함하고,
    상기 복수의 뱅크들 각각은,
    상기 복수의 분주 클럭 신호들 중 하나 및 상기 선택 신호의 각 비트에 상응하는 서브 선택 신호들의 조합을 입력받고, 상기 복수의 분주 클럭 신호들 중 하나와 상기 서브 선택 신호들의 조합에 대하여 논리곱 연산을 각각 수행하는 복수의 논리곱 연산기들;
    상기 복수의 논리곱 연산기들의 출력들에 대하여 논리합 연산을 수행하여 상기 클럭 신호를 출력하는 논리합 연산기; 및
    상기 논리합 연산기의 출력을 반전하여 반전 클럭 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 클럭 생성 회로.
  2. 제1항에 있어서, 분주 제어 신호를 생성하여 상기 분주기를 제어하고, 상기 선택 신호를 생성하여 상기 복수의 뱅크들이 출력하는 상기 클럭 신호들의 주파수를 제어하는 것을 특징으로 하는 제어기를 더 포함하는 것을 특징으로 하는 클럭 생성 회로.
  3. 제2항에 있어서,
    상기 발진 신호를 생성하는 위상 고정 루프를 더 포함하는 것을 특징으로 하는 클럭 생성 회로.
  4. 제1항에 있어서, 상기 복수의 클럭 신호들은 상기 선택 신호 및 상기 복수의 분주 클럭 신호들의 논리 연산에 의해 생성되는 것을 특징으로 하는 클럭 생성 회로.
  5. 제1항에 있어서, 상기 복수의 뱅크들은 멀티플렉서 구조를 가지는 것을 특징으로 하는 클럭 생성 회로.
  6. 발진 신호에 기초하여 제 1 및 제 2 분주율들을 가지고 서로 다른 주파수들을 가지는 제 1 및 제 2 분주 클럭 신호들을 동시에 생성하고, 선택 신호에 기초하여 상기 제 1 분주 클럭 신호를 제 1 클럭 신호로 출력하고 상기 제 2 분주 클럭 신호를 제 2 클럭 신호로 출력하는 클럭 생성 회로;
    상기 제2 클럭 신호의 주파수보다 낮은 주파수를 가지는 상기 제 1 클럭 신호에 동기하여 테스트 동작을 수행하는 테스트 장치; 및
    상기 제 2 클럭 신호에 동기하여 동작하는 피시험 장치를 포함하고,
    상기 클럭 생성 회로는,
    상기 발진 신호를 상기 제 1 및 제 2 분주율들로 분주하여 상기 제 1 및 제 2 분주 클럭 신호들을 동시에 생성하는 분주기;
    상기 선택 신호에 기초하여 상기 제 1 및 제 2 분주 클럭 신호들 중 상기 제 1 분주 클럭 신호를 선택하여 상기 제 1 클럭 신호로 출력하며, 상기 제 1 및 제 2 분주 클럭 신호들 중 하나 및 상기 선택 신호의 각 비트에 상응하는 서브 선택 신호들의 조합에 대하여 논리곱 연산을 각각 수행하는 복수의 제1 논리곱 연산기들, 상기 복수의 제1 논리곱 연산기들의 출력들에 대하여 논리합 연산을 수행하여 상기 제1 클럭 신호를 출력하는 제1 논리합 연산기, 및 상기 제1 논리합 연산기의 출력을 반전하여 제1 반전 클럭 신호를 출력하는 제1 인버터를 구비하는 제 1 뱅크; 및
    상기 선택 신호에 기초하여 상기 제 1 및 제 2 분주 클럭 신호들 중 상기 제 2 분주 클럭 신호를 선택하여 상기 제 2 클럭 신호로 출력하며, 상기 제 1 및 제 2 분주 클럭 신호들 중 하나 및 상기 서브 선택 신호들의 조합에 대하여 논리곱 연산을 각각 수행하는 복수의 제2 논리곱 연산기들, 상기 복수의 제2 논리곱 연산기들의 출력들에 대하여 논리합 연산을 수행하여 상기 제2 클럭 신호를 출력하는 제2 논리합 연산기, 및 상기 제2 논리합 연산기의 출력을 반전하여 제2 반전 클럭 신호를 출력하는 제2 인버터를 구비하는 제 2 뱅크를 포함하는 것을 특징으로 하는 테스트 시스템.
  7. 삭제
  8. 제6항에 있어서, 상기 클럭 생성 회로는 분주 제어 신호 및 상기 선택 신호를 생성하여 상기 제 1 및 제 2 분주 클럭 신호들의 생성을 제어하고, 상기 제 1 및 제 2 뱅크의 동작을 제어하는 제어기를 더 포함하는 것을 특징으로 하는 테스트 시스템.
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