JPWO2009066356A1 - 同期回路および同期方法、ならびにそれを用いた試験装置 - Google Patents

Abstract

第１ラッチ１８は、入力同期スタート信号ＳＳｉｎを同期信号ＳＹＮＣでリタイミングし、第１同期スタート信号Ｓ１を生成する。同期スタート信号乗せ替え部２０は、第１ラッチ１８によりリタイミングされ第１周波数に同期した第１同期スタート信号Ｓ１を、ＰＬＬ基準信号でリタイミングし、第２周波数に乗せ替えられた第２同期スタート信号Ｓ２を生成する。第２ラッチ２２は、第２同期スタート信号Ｓ２をクロック信号ＣＫｐでリタイミングし、第３同期スタート信号Ｓ３を生成する。第２ラッチ２２は第２同期スタート信号Ｓ２をクロック信号ＣＫｐでリタイミングし、第３同期スタート信号Ｓ３を生成する。位相差検出器２４は、同期信号とＰＬＬ基準信号の位相差を積算する。遅延回路２６は、第３同期スタート信号Ｓ３に積算された位相差に応じた遅延を与え、出力同期スタート信号ＳＳｏｕｔを生成する。

Description

本発明は、信号の同期技術に関する。

半導体集積回路が設計通りの動作を行うかを判定するために、試験装置が用いられる。試験装置は、検査対象の半導体集積回路（以下、単にＤＵＴ:Device Under Testという）に所定のテストパターンを供給し、ＤＵＴにテストパターンにもとづいた処理を実行させる。その結果ＤＵＴの処理が正常に完了すれば、そのＤＵＴは良品と判定される。たとえばＤＵＴがメモリなどの場合、ＤＵＴに一旦データを書き込み、書き込まれたデータを読み出して期待値と比較し、一致するか否かが判定される。

ＤＵＴに対するテストパターンの供給は、外部からのパターンスタート信号と呼ばれる同期信号（以下、入力同期スタート信号ともいう）と同期して実行される。ＰＬＬ−ＴＧ（Phase Locked Loop Timing Generation）方式では、外部からの基準クロック信号を利用してＰＬＬ回路によりクロック信号を生成し、このクロック信号で同期スタート信号をリタイミングして周波数の乗せ替えを行う。試験装置は、その結果得られる同期スタート信号（以下、出力同期スタート信号ともいう）にもとづいてテストパターンを生成する。
米国特許出願公開第２００４−０２３９３１０Ａ１号明細書

ここで、入力同期スタート信号のレベルが遷移して、テストパターンの供給が指示されてから、ＤＵＴにテストパターンの先頭のデータが供給されるまでの時間差（位相差）は一定であることが望まれる。

そのためには、クロック信号でリタイミングされた出力同期スタート信号と入力同期スタート信号の位相差は一定に保たれる必要がある。ところがＰＬＬ−ＴＧ方式では、ＰＬＬ回路に入力されるＰＬＬ基準信号の周波数を低くすると、ＰＬＬ回路により生成されるクロック信号のランダムジッタが大きくなるため、ＤＵＴに供給するテストパターンのタイミング精度が悪化してしまう。

本発明はこうした課題に鑑みてなされたものであり、その目的は、同期スタート信号を異なる周波数間で乗せ変える際に発生するジッタを抑制する技術の提供にある。

本発明のある態様は、入力同期スタート信号を受け、内部クロックによりリタイミングして出力する同期回路に関する。この同期回路は、第１周波数を有する同期信号を生成する第１タイミング発生器と、第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成する第２タイミング発生器と、ＰＬＬ基準信号をＮ逓倍し、クロック信号を生成するＰＬＬ回路と、入力同期スタート信号を同期信号でリタイミングし、第１同期スタート信号を生成する第１ラッチと、第１ラッチによりリタイミングされ第１周波数に同期した第１同期スタート信号を、ＰＬＬ基準信号でリタイミングし、第２周波数に乗せ替えられた第２同期スタート信号を生成する同期スタート信号乗せ替え部と、第２同期スタート信号をクロック信号でリタイミングし、第３同期スタート信号を生成する第２ラッチと、同期信号とＰＬＬ基準信号の位相差を検出する位相差検出器と、第３同期スタート信号に位相差検出器により積算された位相差に応じた遅延を与え、出力同期スタート信号を生成する遅延回路と、を備える。

この態様によると、同期信号とＰＬＬ基準信号の位相差に応じて出力同期スタート信号の位相をシフトさせることにより、入力同期スタート信号と出力同期スタート信号の位相差を一定に保つことができる。

位相差検出器は、前回のサイクルの位相差をＸ、ＰＬＬ基準信号の周期をＴｐｌｌ、同期スタート信号の周期をＴｓｙｎｃと書くとき、除余演算子％を用いて
Ｙ＝（Ｘ＋Ｔｐｌｌ）％Ｔｓｙｎｃ
で与えられる数値Ｙを積算された位相差として出力するとともに、数値Ｙを次のサイクルに対する位相差Ｘに設定し、再帰計算を行ってもよい。
ＰＬＬ基準信号の１周期ごとに、２つの信号の位相差は、その周期時間Ｔｐｌｌずつ増加する。そこで、既知量であるＴｐｌｌ、Ｔｓｙｎｃを利用することにより、２つの信号の位相差をキャンセルしうる遅延量を好適に計算できる。

遅延回路は、所定の固定遅延をＴｄと書くとき、第３同期スタート信号に遅延（Ｔｄ−Ｙ）を与えてもよい。

遅延回路は、ＰＬＬ回路により生成されたクロック信号を受け、クロック信号を位相差に応じたサイクル分カウントする期間、第３同期スタート信号を遅延させてもよい。

本発明の別の態様は、被試験デバイスにテストパターンを供給し、テストパターンにもとづいた処理を実行させる試験装置に関する。試験装置は、上述のいずれかの同期回路と、パターン信号を生成するパターン発生器と、パターン信号を同期回路から出力される出力同期スタート信号に同期してマルチプレクスしたテストパターンを生成し、テストパターンを被試験デバイスに供給するマルチプレクサ回路と、を備える。

入力同期スタート信号に同期した試験を行うことができ、テスタの精度を高めることができる。

ある試験装置において、パターン発生器は複数設けられており、複数の同期回路が、複数のパターン発生器ごとに設けられてもよい。各パターン発生器ごとにクロック信号の周波数が個別に設定可能であってもよい。
この場合、複数のパターン発生器の間で、同期スタートを行うことができる。

本発明のさらに別の態様は、入力同期スタート信号を受け、内部クロックによりリタイミングして出力する同期方法に関する。この方法は、第１周波数を有する同期信号を生成するステップと、第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成するステップと、ＰＬＬ基準信号をＮ逓倍し、クロック信号を生成するステップと、入力同期スタート信号を同期信号でリタイミングし、第１同期スタート信号を生成するステップと、第１周波数に同期した第１同期スタート信号を、ＰＬＬ基準信号でリタイミングし、第２周波数に乗せ替えられた第２同期スタート信号を生成するステップと、第２同期スタート信号をクロック信号でリタイミングし、第３同期スタート信号を生成するステップと、同期信号とＰＬＬ基準信号の位相差を検出するステップと、第３同期スタート信号に積算された位相差に応じた遅延を与え、出力同期スタート信号を生成するステップと、を備える。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、同期スタート信号と同期した試験が実現できる。

実施の形態に係る試験装置の全体構成を示すブロック図である。 実施の形態に係る同期回路の構成を示すブロック図である。 図２の同期回路の動作を示すタイムチャートである。

符号の説明

１０…同期回路、１２…第１タイミング発生器、１４…第２タイミング発生器、１６…ＰＬＬ回路、１８…第１ラッチ、２０…同期スタート信号乗せ替え部、２２…第２ラッチ、２４…位相差検出器、２６…遅延回路、１００…試験装置、２００…ＤＵＴ、１０２…ＭＵＸ回路、１０３…ＤＥＭＵＸ回路、１０４…パターン発生器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、Ｓ１…第１同期スタート信号、Ｓ２…第２同期スタート信号、Ｓ３…第３同期スタート信号。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る試験装置１００の全体構成を示すブロック図である。試験装置１００は、ＤＵＴ２００にテストパターン（以下、試験パターン信号Ｓｔという）を供給し、テストパターンにもとづいた処理を実行させる。たとえばＤＵＴ２００がメモリの場合、テストパターンをメモリに書き込み、それを読み出して期待値と一致するかを判定する。

試験装置１００は、マルチプレクサ（ＭＵＸ）回路１０２、デマルチプレクサ（ＤＥＭＵＸ）回路１０３、パターン発生器１０４、同期回路１０、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。

パターン発生器１０４は、ＤＵＴ印加パターンを生成して、ＭＵＸ回路１０２に供給する。同期回路１０は、ＰＬＬ基準信号を逓倍したクロック信号およびクロック信号に同期した同期スタート信号を、ＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３に供給する。そしてパターン発生器１０４は、ＤＵＴ２００に書き込むべき複数の試験パターンデータＤｔを発生して、ＭＵＸ回路１０２に供給する。

ＭＵＸ回路１０２は、同期回路１０から供給されたクロック信号にもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔをマルチプレクスした試験パターン信号Ｓｔを生成する。そしてＭＵＸ回路１０２は、生成した試験パターン信号Ｓｔをライトドライバ１０８を介してＤＵＴ２００に供給する。

また、パターン発生器１０４は、ＤＵＴ２００が試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。
コンパレータ１１０は、ＤＵＴ２００からデータＤｏを読み出し、同期回路１０から供給されたクロック信号にもとづいてデータＤｏをデマルチプレクスし、論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、出力データＤｏと期待値データＤｅｘｐとが一致しない場合にフェイルデータＤｆを出力する。
図１において、理解の容易のために複数のデータ線が一本で示されるが、実際の回路ではＤＵＴ２００のバス幅に応じた本数のデータ線が設けられる。

以下で説明する実施の形態に係る同期回路１０は、図１の試験装置１００に好適に利用することができる。ただしその用途は試験装置１００に限定されるものではない。

図２は、実施の形態に係る同期回路１０の構成を示すブロック図である。同期回路１０は、入力同期スタート信号（以下、ＳＳｉｎ信号という）を受け、内部クロックＣＫｐによってリタイミングし、出力同期スタート信号（以下、ＳＳｏｕｔ信号という）を出力する。ＭＵＸ回路１０２は、ＳＳｏｕｔ信号および内部クロックＣＫｐを受け、これらを利用して試験パターン信号Ｓｔを生成する。

同期回路１０は、第１タイミング発生器１２、第２タイミング発生器１４、ＰＬＬ回路１６、第１ラッチ１８、同期スタート信号乗せ替え部２０、第２ラッチ２２、位相差検出器２４、遅延回路２６を含む。

第１タイミング発生器１２は、外部からの基準クロックＣＫｒｅｆを利用して、第１周波数ｆｓｙｎｃを有する同期信号（以下、ＳＹＮＣ信号という）を生成する。

第２タイミング発生器１４は、外部からの基準クロックＣＫｒｅｆを利用して、第２周波数ｆｒｅｆを有するＰＬＬ基準信号（以下、ＰＬＬ＿ＲＥＦ信号という）を生成する。第２周波数ｆｒｅｆは、第１周波数ｆｓｙｎｃのＭ／Ｎ倍に設定される。ここでＭ、Ｎは自然数である。

ＰＬＬ回路１６は、ＰＬＬ＿ＲＥＦ信号をＮ逓倍し、内部クロック信号（単にクロック信号ともいう）ＣＫｐを生成する。クロック信号ＣＫｐの周波数は、ｆｃｋ＝ｆｒｅｆ×Ｎ＝ｆｓｙｎｃ×Ｍで与えられる。

第１ラッチ１８は、ＳＳｉｎ信号をＳＹＮＣ信号でリタイミングし、第１同期スタート信号Ｓ１を生成する。第１ラッチ１８は、様々なラッチ、フリップフロップなどを利用して構成できる。

第１同期スタート信号Ｓ１は、第１ラッチ１８によりリタイミングされ、第１周波数ｆｓｙｎｃに同期している。同期スタート信号乗せ替え部２０は、第１周波数ｆｓｙｎｃに同期した第１同期スタート信号Ｓ１を、ＰＬＬ＿ＲＥＦ信号でリタイミングし、第２周波数ｆｒｅｆ（＝ｆｓｙｎｃ×Ｍ／Ｎ）に乗せ替えられた第２同期スタート信号Ｓ２を生成する。

第２ラッチ２２は、第２同期スタート信号Ｓ２をクロック信号ＣＫｐでリタイミングし、第３同期スタート信号Ｓ３を生成する。
第３同期スタート信号Ｓ３は、第２同期スタート信号Ｓ２に対して、第２ラッチ２２および配線の伝搬遅延に応じた固定遅延Ｔｄｆだけ遅れる。

位相差検出器２４は、ＳＹＮＣ信号とＰＬＬ＿ＲＥＦ信号の位相差を検出する。２つの信号の位相差は、ＰＬＬ＿ＲＥＦ信号の１サイクル（１周期）ごとにその周期Ｔｐｌｌ（＝１／（ｆｓｙｎｃ×Ｍ））ずつ変化する。そこで位相差検出器２４は、ＰＬＬ＿ＲＥＦ信号のサイクルごとに位相差を積算することにより、位相差を検出する。
ＳＹＮＣ信号の周期Ｔｓｙｎｃ（＝１／ｆｓｙｎｃ）およびＰＬＬ＿ＲＥＦ信号の周期Ｔｐｌｌは既知である。位相差検出器２４は、前回のサイクルにおける位相差をＸと書くとき、除余演算子％を用いて
Ｙ＝（Ｘ＋Ｔｐｌｌ）％Ｔｓｙｎｃ
で与えられる数値Ｙを積算された位相差として出力する。数値Ｙは、次のサイクルにおける位相差Ｘとして再帰的な計算に利用される。
なお、位相差検出器２４は別の方法によって位相差を検出してもよい。

遅延回路２６は、第３同期スタート信号Ｓ３および積算された位相差に応じた数値Ｙを受ける。遅延回路２６は、第３同期スタート信号Ｓ３に対して積算された位相差Ｙに応じた遅延を与え、出力同期スタート信号ＳＳｏｕｔを生成する。

遅延回路２６は、所定の固定遅延をＴｄと書くとき、第３同期スタート信号Ｓ３に可変遅延Ｔｄｖ＝（Ｔｄ−Ｙ）を与える。

遅延回路２６は、ＰＬＬ回路１６により生成されたクロック信号ＣＫｐを受け、クロック信号ＣＫｐを位相差Ｙに応じたサイクル分カウントした時間、第３同期スタート信号Ｓ３を遅延させてもよい。第３同期スタート信号Ｓ３に与えるべき可変遅延がＴｄｖ＝（Ｔｄ−Ｙ）であるから、クロック信号ＣＫｐの周期をＴｃｋと書けば、遅延回路２６は、（Ｔｄ−Ｙ）／Ｔｃｋサイクル相当の遅延を与える。

図３は、図２の同期回路１０の動作を示すタイムチャートである。図３のタイムチャートは、ｆｓｙｎｃ＝４０ＭＨｚ、Ｍ＝１２５、Ｎ＝４０の場合を示す。つまり、ｆｒｅｆ＝４０×１２５／４０＝１２５ＭＨｚ、ｆｃｋ＝ｆｒｅｆ×Ｎ＝１２５×４０＝５ＧＨｚであり、Ｔｓｙｎｃ＝１／ｆｓｙｎｃ＝２５ｎｓ、Ｔｐｌｌ＝１／ｆｒｅｆ＝８ｎｓ、Ｔｃｋ＝１／ｆｃｋ＝２００ｐｓである。また、遅延回路２６により設定される固定遅延はＴｄ＝１０ｎｓであるものとする。

時刻ｔ０にあるサイクルの第１同期スタート信号Ｓ１がハイレベルに遷移する。続く時刻ｔ１に、ＳＹＮＣ信号およびＰＬＬ＿ＲＥＦ信号が位相差０でハイレベルとなる。その結果、時刻ｔ１に第２同期スタート信号Ｓ２がハイレベルとなる。このサイクルにおけるＳＹＮＣ信号とＰＬＬ＿ＲＥＦ信号の位相差は、Ｙ１＝０となる。

遅延回路２６は、Ｙ１＝０を利用して、
Ｔｄ−Ｙ１＝１０−０＝１０ｎｓ
の可変遅延量Ｔｄｖを算出し、第３同期スタート信号Ｓ３に遅延を与える。クロック信号ＣＫｐの周期Ｔｃｋは２００ｐｓであるから、５０サイクル（＝１０ｎｓ／２００ｐｓ）分の遅延が与えられる。

時刻ｔ２のＰＬＬ＿ＲＥＦ信号の次のサイクルにおいて、位相差検出器２４による再帰計算の結果、
Ｙ２＝（０＋８）％２５＝８ｎｓ
を得る。続く時刻ｔ３、時刻４、…においてＰＬＬ＿ＲＥＦ信号のサイクルごとに、
Ｙ３＝１６ｎｓ、Ｙ４＝２４ｎｓ、…
と位相差が積算されていく。

時刻ｔ４の後に、次のＳＹＮＣ信号のレベル遷移が生ずると、続く時刻ｔ５におけるＰＬＬ＿ＲＥＦ信号のエッジによってリタイミングされ、第２同期スタート信号Ｓ２が生成される。第２同期スタート信号Ｓ２のエッジのタイミングはＳＹＮＣ信号に対して、それまでに積算された位相差Ｙ５＝７ｎｓだけ遅延している。

遅延回路２６は、固定遅延Ｔｄ＝１０ｎｓを積算された位相差Ｙ５＝７ｎｓで補正し、
Ｔｄ−Ｙ５＝１０−７＝３ｎｓ
の可変遅延Ｔｄｖを第３同期スタート信号Ｓ３に対して与える。つまり、第３同期スタート信号Ｓ３には３ｎｓ／２００ｐｓ＝１５サイクルの遅延が与えられる。

同様に、次の第１同期スタート信号Ｓ１のレベル遷移を受けて、時刻ｔ８に第２同期スタート信号Ｓ２がハイレベルに遷移し、それから固定遅延Ｔｄｆ経過後に第３同期スタート信号Ｓ３がハイレベルに遷移する。遅延回路２６は、
Ｔｄ−Ｙ８＝１０−６＝４ｎｓ
の可変遅延Ｔｄｖを第３同期スタート信号Ｓ３に与え、ＳＳｏｕｔ信号が生成される。

こうして得られたＳＳｏｕｔ信号は、もとの第１同期スタート信号Ｓ１に対して、一定の遅延τを有することになる。
実施の形態に係る同期回路１０によれば、ＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３に出力すべき同期スタート信号ＳＳｏｕｔと、外部から入力された同期スタート信号ＳＳｉｎとの位相差（遅延時間）を一定に保つことができる。

もし、位相差検出器２４および遅延回路２６を設けずに、第３同期スタート信号Ｓ３をそのまま出力した場合、第３同期スタート信号Ｓ３の第１同期スタート信号Ｓ１に対する位相差は、入力同期スタート信号ＳＳｉｎが入力されるサイクルごとに変動してしまう。実施の形態に係る同期回路１０を利用することにより、この問題を解決することができる。

実施の形態に係る同期回路１０は、図１に示す単一のＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３を有する試験装置１００のみでなく、ＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３を複数有する試験装置１００に好適に利用できる。

複数のＭＵＸ回路／ＤＥＭＵＸ回路１０２（１０３）ごとに、個別にクロック信号ＣＫｐの周波数が設定されるマルチタイムドメインを想定する。この場合、ＭＵＸ回路／ＤＥＭＵＸ回路１０２（１０３）それぞれに対して同期回路１０を設け、共通の同期スタート信号ＳＳｉｎを与える。遅延時間τはＭ、Ｎを任意に変更した場合にも一定となるから、マルチタイムドメインで動作させる場合に、各タイムドメインのテストスタートのタイミングを、同期スタート信号ＳＳｉｎと同期させることができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、回路や電子機器の試験に利用できる。

Claims (7)

1. 入力同期スタート信号を受け、内部クロックによりリタイミングして出力する同期回路であって、
   第１周波数を有する同期信号を生成する第１タイミング発生器と、
   前記第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成する第２タイミング発生器と、
   前記ＰＬＬ基準信号をＮ逓倍し、クロック信号を生成するＰＬＬ回路と、
   前記入力同期スタート信号を前記同期信号でリタイミングし、第１同期スタート信号を生成する第１ラッチと、
   前記第１ラッチによりリタイミングされ前記第１周波数に同期した前記第１同期スタート信号を、前記ＰＬＬ基準信号でリタイミングし、前記第２周波数に乗せ替えられた第２同期スタート信号を生成する同期スタート信号乗せ替え部と、
   前記第２同期スタート信号を前記クロック信号でリタイミングし、第３同期スタート信号を生成する第２ラッチと、
   前記同期信号と前記ＰＬＬ基準信号の位相差を検出する位相差検出器と、
   前記第３同期スタート信号に前記位相差検出器により検出された位相差に応じた遅延を与え、出力同期スタート信号を生成する遅延回路と、
   を備えることを特徴とする同期回路。
2. 前記位相差検出器は、前回のサイクルの位相差をＸ、前記ＰＬＬ基準信号の周期をＴｐｌｌ、前記同期スタート信号の周期をＴｓｙｎｃと書くとき、除余演算子％を用いて
   Ｙ＝（Ｘ＋Ｔｐｌｌ）％Ｔｓｙｎｃ
   で与えられる数値Ｙを積算された位相差として出力するとともに、数値Ｙを次のサイクルに対する位相差Ｘに設定し、再帰計算を行うことを特徴とする請求項１に記載の同期回路。
3. 前記遅延回路は、所定の固定遅延をＴｄと書くとき、前記第３同期スタート信号に遅延（Ｔｄ−Ｙ）を与えることを特徴とする請求項２に記載の同期回路。
4. 前記遅延回路は、前記ＰＬＬ回路により生成された前記クロック信号を受け、前記クロック信号を前記位相差に応じたサイクル分カウントする期間、前記第３同期スタート信号を遅延させることを特徴とする請求項１から３のいずれかに記載の同期回路。
5. 被試験デバイスにテストパターンを供給し、テストパターンにもとづいた処理を実行させる試験装置であって、
   外部からの入力同期スタート信号をリタイミングし、出力同期スタート信号を生成する請求項１から４のいずれかに記載の同期回路と、
   パターン信号を生成するパターン発生器と、
   前記パターン信号を前記同期回路から出力される前記出力同期スタート信号に同期してマルチプレクスしたテストパターンを生成し、当該テストパターンを前記被試験デバイスに供給するマルチプレクサ回路と、
   を備えることを特徴とする試験装置。
6. 前記パターン発生器は複数設けられており、複数の前記同期回路が、複数の前記パターン発生器ごとに設けられ、各パターン発生器ごとにクロック信号の周波数が個別に設定可能であることを特徴とする請求項５に記載の試験装置。
7. 入力同期スタート信号を受け、内部クロックによりリタイミングして出力するタイミングの同期方法であって、
   第１周波数を有する同期信号を生成するステップと、
   前記第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成するステップと、
   前記ＰＬＬ基準信号をＮ逓倍し、クロック信号を生成するステップと、
   前記入力同期スタート信号を前記同期信号でリタイミングし、第１同期スタート信号を生成するステップと、
   前記第１周波数に同期した前記第１同期スタート信号を、前記ＰＬＬ基準信号でリタイミングし、前記第２周波数に乗せ替えられた第２同期スタート信号を生成するステップと、
   前記第２同期スタート信号を前記クロック信号でリタイミングし、第３同期スタート信号を生成するステップと、
   前記同期信号と前記ＰＬＬ基準信号の位相差を検出するステップと、
   前記第３同期スタート信号に前記積算された位相差に応じた遅延を与え、出力同期スタート信号を生成するステップと、
   を備えることを特徴とする方法。

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