JPWO2012004834A1 - 試験装置および試験方法 - Google Patents

Abstract

同期パターン生成部１２は、ＤＵＴに内蔵されるクロック再生部５４が外部とのリンクを維持するために必要な同期パターンＳＹＮＣ＿ＰＡＴを生成する。ゲート信号生成部１６は、ベクタパターンＶＥＣＴ＿ＰＡＴをＤＵＴに供給すべき期間においてアサートされるゲート信号ＦＧＡＴＥを生成する。パターン選択部１８は、第１モードにおいて、ゲート信号ＦＧＡＴＥがアサートされる期間、ベクタパターンＶＥＣＴ＿ＰＡＴを出力し、それがネゲートされる期間、出力レベルを固定する。第２モードにおいて、パターン選択部１８はゲート信号ＦＧＡＴＥがアサートされる期間、ベクタパターンＶＥＣＴ＿ＰＡＴを出力し、それがネゲートされる期間、同期パターンＳＹＮＣ＿ＰＡＴを出力する。

Description

本発明は、半導体デバイスを試験する試験装置に関する。

半導体デバイスの製造後に、その半導体デバイスが正常に動作するかを試験する目的で半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、ＤＵＴ（被試験デバイス）から出力される信号（被試験信号）を受け、それを期待値と比較することによりＤＵＴの良否（Pass/Fail）を判定したり、被試験信号の振幅マージンやタイミングマージンを測定したりする。

ＤＵＴが、外部すなわち試験装置からのクロック信号を受け、そのクロック信号を基準として内部クロックを生成するＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay Locked Loop）回路を内蔵する場合がある。かかるＤＵＴを試験する場合には、試験装置はＤＵＴのノーマルピンに対してはベクタパターンを出力し、ＤＵＴのクロック端子にクロック信号を供給する。

いま、あるテストパターンを実行した後に、テスト条件を切りかえて、テストパターンを実行する状況を考える。この場合に、テスト条件の変更にはある程度の時間を要する。このとき、ＤＵＴに対するクロック信号の供給が停止すると、ＰＬＬ回路やＤＬＬ回路のロックが解除され、次にテストパターンを供給する際に、再びＰＬＬ回路やＤＬＬ回路をロックさせる必要があるため、試験時間が長くなる。

この問題を解決するために、テストパターンの供給が停止される期間、つまりテスト条件の変更の期間、ＤＵＴのクロック入力ピンに対してクロック信号を出力し続ける方法が考えられる。これによりＤＵＴ内蔵のＰＬＬ回路やＤＬＬ回路のロック状態を保持することができる。図１は、ＤＵＴ内蔵のＰＬＬ／ＤＬＬ回路のロック状態を維持するためのフローチャートである。

一方、クロック信号がデータ信号に埋め込まれる伝送方式が普及されている。たとえばＣＤＲ（Clock Data Recovery）方式、あるいはパケット方式がそれに該当する。これらの方式を採用するＤＵＴを試験する場合、上述の方法では、ＰＬＬ回路やＤＬＬ回路のロック状態を維持することはできない。なぜなら、テスト条件の変更期間、テストパターンが停止すると、ＤＵＴにはデータに埋め込まれたクロック信号が供給されなくなるからである。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、テスト条件の指定期間に、被試験デバイスのＰＬＬ／ＤＬＬ回路のロックを維持可能な試験装置の提供にある。

本発明のある態様は試験装置に関する。この試験装置は、被試験デバイスのベクタを指定するベクタパターンを生成するベクタパターン生成部と、被試験デバイスに内蔵されるクロック再生部が外部とのリンクを維持するために必要な同期パターンを生成する同期パターン生成部と、ベクタパターンを被試験デバイスに供給すべき期間においてアサートされるゲート信号を生成するゲート信号生成部と、ベクタパターン、クロック信号、同期パターンおよびモードを指定する制御信号を受けるパターン選択部と、を備える。パターン選択部は、
（１）第１モードにおいて、ゲート信号がアサートされる期間、ベクタパターンを出力し、ゲート信号がネゲートされる期間、出力レベルを固定し、
（２）第２モードにおいて、ゲート信号がアサートされる期間、ベクタパターンを出力し、ゲート信号がネゲートされる期間、同期パターンを出力する。

この態様によると、ＣＤＲ方式やパケット方式などのクロック埋め込み式のインタフェースを備えるＤＵＴを試験する際に、テスト条件を変更などによりベクタパターンが途切れる期間、同期パターンを供給することにより、ＤＵＴ内蔵のＰＬＬ／ＤＬＬ回路のロック状態を維持することができる。

ある試験装置は、クロック信号を生成するクロック信号生成部をさらに備えてもよい。パターン選択部は、（３）第３モードにおいて、ゲート信号のレベルにかかわらず、クロック信号を出力してもよい。
クロック信号とデータ信号が別のラインで伝送されるインタフェースを有するＤＵＴを試験する場合には、ＤＵＴのクロック入力ピンが割り当てられるチャンネルを、第３モードとすることにより、テスト条件を変更する期間、ＤＵＴ内蔵のＰＬＬ／ＤＬＬ回路のロック状態を維持することができる。

本発明のある態様によれば、ＤＵＴ内蔵のＰＬＬ／ＤＬＬ回路のロック状態を維持できる。

ＤＵＴ内蔵のＰＬＬ／ＤＬＬ回路のロック状態を維持するためのフローチャートである。 実施の形態に係る試験装置の構成を示すブロック図である。 図３（ａ）、（ｂ）は、試験装置が試験対象とするＤＵＴの構成例を示す図である。 図４（ａ）〜（ｃ）は、第３モード、第１モード、第２モードの動作を示す波形図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る試験装置２の構成を示すブロック図である。図３（ａ）、（ｂ）は、試験装置２が試験対象とするＤＵＴ１の構成例を示す図である。はじめに図３（ａ）、（ｂ）を参照してＤＵＴ１の構成および動作を説明する。図３（ａ）のＤＵＴ１は、いわゆる２線シリアルインタフェースを備え、具体的にはクロック信号ＣＬＫを受けるクロック入力ピンと、データ信号ＤＡＴＡを受けるデータ入力ピンを備える。ＤＵＴ１は、ＰＬＬ回路（もしくはＤＬＬ回路）５０を内蔵しており、クロック信号ＣＬＫを逓倍し、内部クロックＣＬＫ_ＩＮＴを生成する。フリップフロップ５２は、内部クロックＣＬＫ_ＩＮＴを用いてデータＤＡＴＡをラッチする。

図３（ｂ）は、ＤＵＴ１の別の構成を示す。このＤＵＴ１に入力されるシリアルデータＤＡＴＡは、たとえば８Ｂ／１０Ｂ方式により符号化されており、クロック信号ＣＬＫがシリアルデータＤＡＴＡに埋め込まれている。ＤＵＴ１は、シリアルデータＤＡＴＡからクロック信号ＣＬＫを抽出・再生するクロック再生部５４を備える。クロック再生部５４は、周期的に発生するシリアルデータの変化点を検出し、検出した変化点を基準とするＰＬＬ回路もしくはＤＬＬ回路を含んでいる。フリップフロップ５６は、再生された内部クロックＣＬＫ_ＩＮＴを用いてシリアルデータＤＡＴＡをラッチする。

図２に戻る。試験装置２は、図３に示すようなさまざまなインタフェースを備えるＤＵＴを試験可能に構成される。

試験装置２は複数のチャンネルＣｈ１〜Ｃｈｎを備え、各チャンネルは同様に構成されている。各チャンネルは、ＤＵＴの対応するピンと接続される。

各チャンネルは、ベクタパターン生成部１０、同期パターン生成部１２、クロックパターン生成部１４、ゲート信号生成部１６、パターン選択部１８、波形整形器２０を備える。

ベクタパターン生成部１０は、ＤＵＴのベクタ（状態）を指定するベクタパターンＶＥＣＴ＿ＰＡＴを生成する。同期パターン生成部１２は、ＤＵＴに内蔵されるクロック再生部が外部とのリンク、言い換えればロック状態を維持するために必要な同期パターンＳＹＮＣ＿ＰＡＴを生成する。同期パターンＳＹＮＣ＿ＰＡＴは、いわゆるアイドルパケットに相当しクロック信号が埋め込まれている。同期パターン生成部１２は、定義された１パケット長（たとえば３２サイクルのベクタ）のパターンを繰り返し生成する。したがって同期パターンＳＹＮＣ＿ＰＡＴを定義するためのメモリはごくわずかで足りる。クロックパターン生成部１４は、クロックパターン（マスターレート信号ＭＲＡＴＥを生成する。ゲート信号生成部１６は、ベクタパターンＶＥＣＴ＿ＰＡＴをＤＵＴに供給すべき期間においてアサート（ハイレベル）されるゲート信号ＦＧＡＴＥを生成する。

パターン選択部１８は、ベクタパターンＶＥＣＴ＿ＰＡＴ、クロック信号ＭＲＡＴＥ、同期パターンＳＹＮＣ＿ＰＡＴおよびモードを指定する制御信号ＭＯＤＥを受ける。
パターン選択部１８は、３つのモードで動作する。

（１）第１モード（ノーマルピンモード）
パターン選択部１８は、ゲート信号ＦＧＡＴＥがアサートされる期間、ベクタパターンＶＥＣＴ＿ＰＡＴを出力し、ゲート信号ＦＧＡＴＥがネゲート（ローレベル）される期間、出力レベルをたとえばローレベルに固定する。

（２）第２モード（キープアライブピンモード）
パターン選択部１８は、ゲート信号ＦＧＡＴＥがアサートされる期間、ベクタパターンＶＥＣＴ＿ＰＡＴを出力し、ゲート信号ＦＧＡＴＥがネゲートされる期間、同期パターンＳＹＮＣ＿ＰＡＴを出力する。

（３）第３モード（フリーランモード）
パターン選択部１８は、ゲート信号ＦＧＡＴＥのレベルにかかわらず、クロック信号ＭＲＡＴＥを出力する。

以上が試験装置２の構成である。続いてその動作を説明する。図４（ａ）〜（ｃ）は、それぞれ、第３モード、第１モード、第２モードの動作を示す波形図である。各チャンネルＣｈは、接続されるＤＵＴの種類、インタフェースの形式、ピンの種類に応じて、独立にモードが設定される。

図３（ａ）のＤＵＴ１を試験する場合、そのＤＵＴのクロック入力ピンと接続されるチャンネルは、第３モードに設定される。またデータ入力ピンと接続されるチャンネルは、第１モードに設定される。
これにより、２線シリアルインタフェースのＤＵＴを試験する際に、テスト条件を設定する期間にも、クロック信号ＭＲＡＴＥをＤＵＴのクロック入力ピンに供給し続けることができるため、ＤＵＴのＰＬＬ回路５０のロック状態を維持し続けることができる。

図３（ｂ）のＤＵＴ１を試験する場合、そのＤＵＴのデータ入力ピンと接続されるチャンネルは、第２モードに設定される。
これにより、テスト条件を設定する期間パターンが途切れても、クロック再生部５４には、その代わりに同期パターンＳＹＮＣ＿ＰＡＴが供給され続けるため、クロック再生部５４のロック状態を維持し続けることができる。

このように、実施の形態に係る試験装置２によれば、さまざまなインタフェースを有するＤＵＴを試験する際に、ＤＵＴに内蔵されるＰＬＬ回路やＤＬＬ回路のロック状態を維持し続けることができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、２…試験装置、１０…ベクタパターン生成部、１２…同期パターン生成部、１４…クロックパターン生成部、１６…ゲート信号生成部、１８…パターン選択部、２０…波形整形器。

本発明は、半導体デバイスを試験する試験装置に利用できる。

Claims (4)

1. 被試験デバイスのベクタを指定するベクタパターンを生成するベクタパターン生成部と、
   前記被試験デバイスに内蔵されるクロック再生部が外部とのリンクを維持するために必要な同期パターンを生成する同期パターン生成部と、
   前記ベクタパターンを前記被試験デバイスに供給すべき期間においてアサートされるゲート信号を生成するゲート信号生成部と、
   前記ベクタパターン、前記同期パターンおよびモードを指定する制御信号を受け、第１モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、出力レベルを固定し、第２モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、前記同期パターンを出力するパターン選択部と、
   を備えることを特徴とする試験装置。
2. クロック信号を生成するクロック信号生成部をさらに備え、
   前記パターン選択部は、第３モードにおいて、前記ゲート信号のレベルにかかわらず、前記クロック信号を出力することを特徴とする請求項１に記載の試験装置。
3. 被試験デバイスに信号を供給する方法であって、
   被試験デバイスのベクタを指定するベクタパターンを生成するステップと、
   前記被試験デバイスに内蔵されるクロック再生部が外部とのリンクを維持するために必要な同期パターンを生成するステップと、
   前記ベクタパターンを前記被試験デバイスに供給すべき期間においてアサートされるゲート信号を生成するステップと、
   モードを選択するステップと、
   第１モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、出力レベルを固定するステップと、
   第２モードにおいて、前記ゲート信号がアサートされる期間、前記ベクタパターンを出力し、前記ゲート信号がネゲートされる期間、前記同期パターンを出力するステップと、
   を備えることを特徴とする試験方法。
4. クロック信号を生成するステップと、
   第３モードにおいて、前記ゲート信号のレベルにかかわらず、前記クロック信号を出力するステップと、
   をさらに備えることを特徴とする請求項３に記載の試験方法。

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