KR20080013291A - Ｄｌｌ 회로의 클럭 입력 장치 및 방법 - Google Patents

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Abstract

본 발명의 DLL 회로의 클럭 입력 장치는, 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 클럭 버퍼, 웨이퍼 테스트 신호 또는 상기 제 1 기준 클럭에 응답하여 제 2 기준 클럭을 생성하는 클럭 생성부 및 상기 웨이퍼 테스트 신호의 입력에 대응하여 상기 제 1 기준 클럭 또는 상기 제 2 기준 클럭을 기준 클럭으로서 출력하는 클럭 선택부를 포함하는 것을 특징으로 한다.
DLL 회로, 기준 클럭, 웨이퍼 테스트

Description

ＤＬＬ 회로의 클럭 입력 장치 및 방법{Apparatus and Method for Inputting Clock in DLL Circuit}
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 클럭 입력 장치의 구성도,
도 2는 본 발명의 다른 실시예에 따른 DLL 회로의 클럭 입력 장치의 구성도,
도 3은 도 1 및 도 2에 도시한 클럭 선택부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 버퍼 20 : 클럭 생성부
30 : 클럭 선택부 210 : 펄스 생성기
220 : 클럭 분주기
본 발명은 DLL(Delay Locked Loop) 회로의 클럭 입력 장치 및 방법에 관한 것으로, 보다 상세하게는 웨이퍼 단계의 테스트시 고주파의 클럭을 사용 가능하게 하는 DLL 회로의 클럭 입력 장치 및 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 메모리 장치에서, 외부 클럭과 동기되어 동작하기 위하여 생성된다.
보다 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭이 클럭 입력 버퍼로 입력되면 클럭 입력 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 입력 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.
따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 사용된다.
DLL 회로의 클럭 입력 장치에는 클럭 버퍼가 구비된다. 클럭 버퍼는 외부 클럭의 진폭을 변환하여 기준 클럭을 생성하며, 이 때 생성된 기준 클럭은 DLL 회로의 지연 라인의 및 위상 비교기에 전달된다.
일반적으로 반도체 집적 회로는 설계 후 웨이퍼 단계에서 테스트를 할 때, 테스트 장비의 특성과 외부 전송 라인의 신호 손실 등의 부작용으로 인하여 비교적 낮은 주파수의 클럭을 사용한다. 이 경우 반도체 집적 회로는 DLL 오프 모드(DLL Off Mode)에 진입하고, DLL 회로는 동작하지 않는다. 그러나 패키지 공정 이후의 테스트 단계에서는 테스트 장비의 특성과 외부 전송 라인의 신호 손실 등의 부작용을 고려할 필요가 없으므로 고주파의 클럭을 입력하여 테스트를 실시한다. 이 때 DLL 회로에 대한 테스트가 가능해진다.
DLL 회로에 대한 테스트 결과 불량이 발생한 경우, 패키지 공정 단계까지 진행되었던 설계 과정은 수정되어야 하며 다시 웨이퍼 단계의 설계 및 테스트 단계로 돌아가야만 한다. 이에 따라 반도체 집적 회로를 설계함에 있어 개발 기간과 비용에 대한 크나큰 손실이 발생한다. 이는 웨이퍼 단계의 테스트시 고주파의 클럭을 사용하지 못하므로 DLL 회로에 대한 테스트가 불가능하기 때문에 발생하는 문제이다. 그러나 종래의 기술로는 이와 같은 문제점을 해결하지 못하여 DLL 회로의 불량 발생시 수개월의 개발 기간과 적지 않은 비용이 낭비되어 왔다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭 버퍼와 더불어 클럭 생성부를 구비하여 웨이퍼 단계의 테스트시에도 고주파의 클럭을 생성함으로써 웨이퍼 단계의 테스트시에도 DLL 회로의 테스트를 가능하도록 하는 DLL 회로의 클럭 입력 장치 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 DLL 회로의 클럭 입력 장치는, 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 클럭 버퍼; 웨이퍼 테스트 신호 또는 상기 제 1 기준 클럭에 응답하여 제 2 기준 클럭을 생성하는 클럭 생성부; 및 상기 웨이퍼 테스트 신호의 입력에 대응하여 상기 제 1 기준 클럭 또는 상기 제 2 기준 클럭을 기준 클럭으로서 출력하는 클럭 선택부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 DLL 회로의 클럭 입력 방법은, a) 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 단계; b) 웨이퍼 테스트 신호 또는 상기 제 1 기준 클럭에 응답하여 제 2 기준 클럭을 생성하는 단계; 및 c) 상기 웨이퍼 테스트 신호에 응답하여 상기 제 1 기준 클럭 또는 상기 제 2 기준 클럭을 기준 클럭으로서 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 클럭 입력 장치의 구성도로서, 클럭 생성부(20)가 펄스 생성기(210)에 의해 구현되는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 DLL 회로의 클럭 입력 장치는 외부 클럭(clk_ext)을 버퍼링하여 제 1 기준 클럭(clk_ref1)을 생성하는 클럭 버퍼(10), 웨이퍼 테스트 신호(tst_waf)에 응답하여 제 2 기준 클럭(clk_ref2)을 생성하는 펄스 발생기(210) 및 상기 웨이퍼 테스트 신호(tst_waf)의 입력에 대응하여 상기 제 1 기준 클럭(clk_ref1) 또는 상기 제 2 기준 클럭(clk_ref2)을 기준 클럭(clk_ref)으로서 출 력하는 클럭 선택부(30)로 구성된다.
이 때 상기 웨이퍼 테스트 신호(tst_waf)는 웨이퍼 단계에서 상기 DLL 회로에 대한 테스트를 실시할 때 인에이블 되는 신호이다.
상기 펄스 발생기(210)는 상기 웨이퍼 테스트 신호(tst_waf)가 인에이블 되면 상기 제 2 기준 클럭(clk_ref2)을 생성한다. 이 때 상기 펄스 발생기(210)는 공지된, 일반적인 펄스 발생기의 구성을 가지며, 이 때 상기 제 2 기준 클럭(clk_ref2)의 주파수는 설계자가 임의로 설정할 수 있다.
웨이퍼 단계의 테스트시 상기 외부 클럭(clk_ext)의 주파수가 상기 DLL 회로의 동작 영역의 클럭 주파수 대역에 비해 낮으므로 상기 제 1 기준 클럭(clk_ref1) 또한 저주파의 클럭이다. 따라서 이 때의 상기 제 1 기준 클럭(clk_ref1)은 상기 DLL 회로의 기준 클럭(clk_ref)으로 활용하는 것이 불가능하다.
이 때 상기 펄스 발생기(210)는 상기 DLL 회로의 동작 영역의 클럭 주파수 대역에 속하는 주파수를 갖는 상기 제 2 기준 클럭(clk_ref2)을 생성한다. 이후 상기 클럭 선택부(30)는 상기 웨이퍼 테스트 신호(tst_waf)가 인에이블 됨에 따라 상기 제 2 기준 클럭(clk_ref2)을 상기 기준 클럭(clk_ref)으로서 출력한다.
패키지 단계의 테스트시에는 상기 외부 클럭(clk_ext)의 주파수가 상기 DLL 회로의 동작 영역의 클럭 주파수 대역에 속하게 된다. 그리고 이 때 상기 펄스 발생기(210)는 상기 웨이퍼 테스트 신호(tst_waf)가 디스에이블 됨에 따라 상기 제 2 기준 클럭(clk_ref2)을 생성하지 않는다. 이후 상기 클럭 선택부(30)는 상기 웨이퍼 테스트 신호(tst_waf)가 디스에이블 됨에 따라 상기 제 1 기준 클럭(clk_ref1) 을 상기 기준 클럭(clk_ref)으로서 출력한다.
도 2는 본 발명의 다른 실시예에 따른 DLL 회로의 클럭 입력 장치의 구성도로서, 클럭 생성부(20)가 클럭 분주기(220)에 의해 구현되는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 DLL 회로의 클럭 입력 장치는 외부 클럭(clk_ext)을 버퍼링하여 제 1 기준 클럭(clk_ref1)을 생성하는 클럭 버퍼(10), 상기 제 1 기준 클럭(clk_ref1)에 응답하여 제 2 기준 클럭(clk_ref2)을 생성하는 클럭 분주기(220) 및 웨이퍼 테스트 신호(tst_waf)의 입력에 대응하여 상기 제 1 기준 클럭(clk_ref1) 또는 상기 제 2 기준 클럭(clk_ref2)을 기준 클럭(clk_ref)으로서 출력하는 클럭 선택부(30)로 구성된다.
상기 클럭 분주기(220)는 상기 제 1 기준 클럭(clk_ref1)을 입력 받아 그 주파수보다 소정 배수 높은 주파수를 갖는 상기 제 2 기준 클럭(clk_ref2)을 생성한다. 이 때 상기 클럭 분주기(220)는 공지된, 일반적인 클럭 분주기의 구성을 가지며, 상기 소정 배수는 설계자가 임의로 설정할 수 있다.
웨이퍼 단계의 테스트시 상기 제 1 기준 클럭(clk_ref1)은 상기 DLL 회로의 동작 영역의 클럭 주파수 대역에 비해 그 주파수가 낮은 저주파의 클럭이다. 따라서 이 때의 상기 제 1 기준 클럭(clk_ref1)은 상기 DLL 회로의 기준 클럭(clk_ref)으로 활용하는 것이 불가능하다.
이 때 상기 클럭 분주기(220)는 상기 제 1 기준 클럭(clk_ref1)을 입력 받아 상기 DLL 회로의 동작 영역의 클럭 주파수 대역에 속하는 주파수를 갖는 상기 제 2 기준 클럭(clk_ref2)을 생성한다. 이후 상기 클럭 선택부(30)는 상기 웨이퍼 테스트 신호(tst_waf)가 인에이블 됨에 따라 상기 제 2 기준 클럭(clk_ref2)을 상기 기준 클럭(clk_ref)으로서 출력한다.
패키지 단계의 테스트시에는 상기 외부 클럭(clk_ext)의 주파수가 상기 DLL 회로의 동작 영역의 클럭 주파수 대역에 속하게 된다. 그리고 이 때 상기 클럭 분주기(220)는 상기 제 1 기준 클럭(clk_ref1)보다 소정 배수만큼 높은 주파수의 상기 제 2 기준 클럭(clk_ref2)을 지속적으로 생성한다. 그러나 상기 클럭 선택부(30)는 상기 웨이퍼 테스트 신호(tst_waf)가 디스에이블 됨에 따라 상기 제 2 기준 클럭(clk_ref2) 대신 상기 제 1 기준 클럭(clk_ref1)을 상기 기준 클럭(clk_ref)으로서 출력한다.
도 3은 도 1 및 도 2에 도시한 클럭 선택부의 상세 구성도이다.
상기 클럭 선택부(30)는 상기 웨이퍼 테스트 신호(tst_waf)가 디스에이블 되면 상기 제 1 기준 클럭(clk_ref1)을 출력 노드(Nout)에 전달하는 제 1 패스게이트(PG1) 및 상기 웨이퍼 테스트 신호(tst_waf)가 인에이블 되면 상기 제 2 기준 클럭(clk_ref2)을 상기 출력 노드(Nout)에 전달하는 제 2 패스게이트(PG2)를 포함하며, 상기 출력 노드(Nout)에 상기 기준 클럭(clk_ref)이 형성된다.
이와 같은 구성을 통해 웨이퍼 단계의 테스트시에는 상기 클럭 생성부(20)로부터 전달되는 상기 제 2 기준 클럭(clk_ref2)이 상기 기준 클럭(clk_ref)으로서 출력되고, 패키지 테스트 단계에서는 상기 클럭 버퍼(10)로부터 전달되는 상기 제 1 기준 클럭(clk_ref1)이 상기 기준 클럭(clk_ref)으로서 출력되는 것이다.
즉, 본 발명의 DLL 회로의 클럭 입력 장치는 웨이퍼 단계의 테스트시에도 고주파의 기준 클럭을 생성하므로 상기 DLL 회로의 테스트를 실시할 수 있게 된다. 그리고 패키지 공정 이후에는 외부 클럭을 버퍼링하여 기준 클럭을 생성하는 종래의 기술을 이용하므로 정상적인 DLL 회로의 동작이 가능하게 된다.
이처럼 웨이퍼 단계의 테스트시 고주파의 클럭을 생성하여 DLL 회로에 대한 테스트를 실시함으로써, DLL 회로의 불량에 대한 분석 및 대응이 수월하게 된다. 따라서 패키지 공정 이후 DLL 회로를 테스트함에 따라 DLL 회로의 불량 발생시 패키지 공정 단계에서 다시 웨이퍼 단계의 설계 및 테스트 단계로 돌아감으로써 발생하던 반도체 집적 회로의 개발 기간과 비용에 대한 손실을 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로의 클럭 입력 장치 및 방법은, 클럭 버퍼와 더불어 클럭 생성부를 구비하여 웨이퍼 단계의 테스트시에도 고주파의 클럭을 생성함으로써 웨이퍼 단계의 테스트시에도 DLL 회로의 테스트를 가능하도록 하는 효과가 있다.

Claims (12)

  1. 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 클럭 버퍼;
    웨이퍼 테스트 신호 또는 상기 제 1 기준 클럭에 응답하여 제 2 기준 클럭을 생성하는 클럭 생성부; 및
    상기 웨이퍼 테스트 신호의 입력에 대응하여 상기 제 1 기준 클럭 또는 상기 제 2 기준 클럭을 기준 클럭으로서 출력하는 클럭 선택부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 클럭 입력 장치.
  2. 제 1 항에 있어서,
    상기 웨이퍼 테스트 신호는 웨이퍼 단계에서 상기 DLL 회로에 대한 테스트를 실시할 때 인에이블 되는 신호인 것을 특징으로 하는 DLL 회로의 클럭 입력 장치.
  3. 제 1 항에 있어서,
    상기 제 2 기준 클럭은 웨이퍼 단계의 테스트시 DLL 회로의 동작 영역의 주파수를 갖는 것을 특징으로 하는 DLL 회로의 클럭 입력 장치.
  4. 제 2 항에 있어서,
    상기 클럭 생성부는 상기 웨이퍼 테스트 신호에 응답하여 동작하는 펄스 발생기인 것을 특징으로 하는 DLL 회로의 클럭 입력 장치.
  5. 제 1 항에 있어서,
    상기 클럭 생성부는 상기 제 1 기준 클럭보다 소정 배수 높은 주파수를 갖는 상기 제 2 기준 클럭을 생성하는 클럭 분주기인 것을 특징으로 하는 DLL 회로의 클럭 입력 장치.
  6. 제 1 항에 있어서,
    상기 클럭 선택부는,
    상기 웨이퍼 테스트 신호가 디스에이블 되면 상기 제 1 기준 클럭을 출력 노드에 전달하는 제 1 패스게이트; 및
    상기 웨이퍼 테스트 신호가 인에이블 되면 상기 제 2 기준 클럭을 상기 출력 노드에 전달하는 제 2 패스게이트;
    를 포함하며, 상기 출력 노드에 상기 기준 클럭이 형성되는 것을 특징으로 하는 DLL 회로의 클럭 입력 장치.
  7. a) 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 단계;
    b) 웨이퍼 테스트 신호 또는 상기 제 1 기준 클럭에 응답하여 제 2 기준 클럭을 생성하는 단계; 및
    c) 상기 웨이퍼 테스트 신호에 응답하여 상기 제 1 기준 클럭 또는 상기 제 2 기준 클럭을 기준 클럭으로서 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 클럭 입력 방법.
  8. 제 7 항에 있어서,
    상기 웨이퍼 테스트 신호는 웨이퍼 단계에서 상기 DLL 회로에 대한 테스트를 실시할 때 인에이블 되는 신호인 것을 특징으로 하는 DLL 회로의 클럭 입력 방법.
  9. 제 7 항에 있어서,
    상기 제 2 기준 클럭은 웨이퍼 단계의 테스트시 DLL 회로의 동작 영역의 주파수를 갖는 것을 특징으로 하는 DLL 회로의 클럭 입력 방법.
  10. 제 8 항에 있어서,
    상기 b) 단계는 상기 웨이퍼 테스트 신호에 응답하여 펄스를 발생시키는 단계인 것을 특징으로 하는 DLL 회로의 클럭 입력 방법.
  11. 제 7 항에 있어서,
    상기 b) 단계는 상기 제 1 기준 클럭보다 소정 배수 높은 주파수를 갖는 상기 제 2 기준 클럭을 생성하는 단계인 것을 특징으로 하는 DLL 회로의 클럭 입력 방법.
  12. 제 7 항에 있어서,
    상기 c) 단계는,
    상기 웨이퍼 테스트 신호가 디스에이블 되면 상기 제 1 기준 클럭을 상기 기준 클럭으로서 출력하고, 상기 웨이퍼 테스트 신호가 인에이블 되면 상기 제 2 기준 클럭을 상기 기준 클럭으로서 출력하는 단계인 것을 특징으로 하는 DLL 회로의 클럭 입력 방법.
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* Cited by examiner, † Cited by third party
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US8804444B2 (en) 2011-10-28 2014-08-12 SK Hynix Inc. Semiconductor device including test circuit and burn-in test method
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