TWI418825B - 半導體元件的測試裝置以及測試方法 - Google Patents

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Description

半導體元件的測試裝置以及測試方法
本發明是有關於一種對半導體元件進行測試的測試裝置。
在製造半導體元件之後，為了對該半導體元件是否正常動作進行測試而利用半導體測試裝置(以下，亦簡稱作測試裝置)。測試裝置接收自被測試元件(device under test，DUT)輸出的信號(被測試信號)，並藉由將該輸出的信號與期望值(expected value)加以比較來判定DUT是否優良(Pass/Fail)，或者對被測試信號的振幅餘量(amplitude margin)或時序餘量(timing margin)進行測定。
有時DUT中內置著接收來自外部即測試裝置的時脈信號，並以該時脈信號為基準而生成內部時脈的鎖相迴路(Phase Locked Loop，PLL)電路或延遲鎖定迴路(Delay Locked Loop，DLL)電路。在對上述DUT進行測試的情況下，測試裝置對於DUT的普通接腳(normal pin)輸出向量圖案(vector pattern)，並對DUT的時脈端子供給時脈信號。
目前，考慮在執行了某一測試圖案(test pattern)之後，切換測試條件來執行測試圖案的狀況。該情況下，測試條件的變更需要一定程度的時間。此時，若對DUT停止時脈信號的供給，則PLL電路或DLL電路的鎖定會被 解除，而在其後供給測試圖案時，需要再次鎖定PLL電路或DLL電路，因此測試時間會變長。
為了解決該問題，考慮在停止測試圖案的供給的期間，即，測試條件的變更的期間，對DUT的時脈輸入接腳(pin)連續輸出時脈信號的方法。藉此可保持DUT內置的PLL電路或DLL電路的鎖定狀態。圖1是用以維持DUT內置的PLL/DLL電路的鎖定狀態的流程圖。
另一方面，將時脈信號埋入至資料信號的傳送方式正在普及。例如，時脈資料回復(Clock Data Recovery，CDR)方式、或者封包(packet)方式相當於上述傳送方式。在對採用該些方式的DUT進行測試的情況下，上述方法無法維持PLL電路或DLL電路的鎖定狀態。其原因在於，若在測試條件的變更期間使測試圖案停止，則無法對DUT供給埋入至資料中的時脈信號。
本發明鑒於上述課題而完成，其一態樣的例示目的之一在於提供一種在測試條件的指定期間內可維持被測試元件的PLL/DLL電路的鎖定的測試裝置。
本發明的一態樣是有關於一種測試裝置。該測試裝置包括：向量圖案生成部，生成指定被測試元件的向量的向量圖案；同步圖案生成部，生成用於維持內置於被測試元件的時脈再生部與外部的連接(link)所需的同步圖案；閘信號生成部，生成在應將向量圖案供給至被測試元件的期間被確證(assert)的閘信號；以及圖案選擇部，接收向 量圖案、時脈信號、同步圖案及指定模式的控制信號。圖案選擇部在 (1)第1模式下，在閘信號被確證的期間，輸出向量圖案，在閘信號被否定(negate)的期間，將輸出位準予以固定； (2)第2模式下，在閘信號被確證的期間，輸出向量圖案，在閘信號被否定的期間，輸出同步圖案。
根據該態樣，當對包括CDR方式或封包方式等的時脈埋入式的介面(interface)的DUT進行測試時，在藉由變更測試條件等而中斷向量圖案的期間，供給同步圖案，藉此可維持DUT內置的PLL/DLL電路的鎖定(lock)狀態。
有些測試裝置亦可更包括生成時脈信號的時脈信號生成部。圖案選擇部(3)在第3模式下，無論閘信號的位準如何，均可輸出時脈信號。
在對包含將時脈信號與資料信號利用其他線路來傳送的介面的DUT進行測試的情況下，將分配著DUT的時脈輸入接腳的通道設為第3模式，藉此，在變更測試條件的期間，可維持DUT內置的PLL/DLL電路的鎖定狀態。
根據本發明的一態樣，可維持DUT內置的PLL/DLL電路的鎖定狀態。
以下，參照圖式並根據較佳實施形態來對本發明進行 說明。在各圖式中所示的相同或同等的構成要素、構件、處理中附上相同的符號，並適當省略重複的說明。而且，實施形態為例示而並非限定發明，實施形態中所記述的所有特徵及其組合不限於必需為發明的實質的內容。
本說明書中，「將構件A與構件B加以連接的狀態」包含構件A與構件B物理性地直接連接的情況、或構件A與構件B經由不會影響到電性連接狀態的其他構件而間接連接的情況。同樣地，「構件C設置於構件A與構件B之間的狀態」除包含構件A與構件C或者構件B與構件C直接連接的情況以外，亦包含經由不影響到電性連接狀態的其他構件而間接連接的情況。
圖2是表示實施形態的測試裝置2的構成的方塊圖。圖3(a)、圖3(b)是表示作為測試裝置2的測試物件的DUT1的構成例的圖。首先，參照圖3(a)、圖3(b)來對DUT1的構成及動作進行說明。圖3(a)的DUT1包括所謂的2線串列介面，具體而言包括接收時脈信號CLK的時脈輸入接腳、及接收資料信號DATA的資料輸入接腳。DUT1中內置著PLL電路(或DLL電路)50，將時脈信號CLK倍增(multiply)後生成內部時脈CLKINT 。正反器52使用內部時脈CLKINT 來鎖存(latch)資料DATA。
圖3(b)表示DUT1的另一構成。輸入至該DUT1的串列資料DATA例如藉由8B/10B方式而編碼，時脈信號CLK埋入至串列資料DATA中。DUT1包括時脈再生部54，以便自串列資料DATA中抽出並再生時脈信號CLK。 時脈再生部54包括對週期地產生的串列資料的變化點進行檢測且以檢測出的變化點為基準的PLL電路或DLL電路。正反器56使用再生的內部時脈CLKINT 來鎖存串列資料DATA。
回到圖2中。測試裝置2構成為可對包括如圖3(a)、圖3(b)所示的各種介面的DUT進行測試。
測試裝置2包括多個通道Ch1~通道Chn，各通道構成為相同。各通道與DUT的對應的接腳連接。
各通道包括向量圖案生成部10、同步圖案生成部12、時脈圖案生成部14、閘信號生成部16、圖案選擇部18、及波形整形器20。
向量圖案生成部10生成用來指定DUT的向量(狀態)的向量圖案VECT_PAT。同步圖案生成部12生成用於維持內置於DUT的時脈再生部與外部的連接、換句話說鎖定狀態，所需的同步圖案SYNC_PAT。同步圖案SYNC_PAT相當於所謂的開置封包(idle packet)且埋入著時脈信號。同步圖案生成部12重複生成所定義的1封包長度(例如32迴圈(cycle)的向量)的圖案。因此，用以定義同步圖案SYNC_PAT的記憶體很小即已足夠。時脈圖案生成部14生成時脈圖案(主比率信號(master rate signal))MRATE。閘信號生成部16生成在應將向量圖案VECT_PAT供給至DUT的期間被確證(高位準)的閘信號FGATE。
圖案選擇部18接收向量圖案VECT_PAT、時脈信號MRATE、同步圖案SYNC_PAT及用來指定模式的控制信 號MODE。
圖案選擇部18在3個模式下動作。
(1)第1模式(普通接腳模式)
圖案選擇部18在閘信號FGATE被確證的期間，輸出向量圖案VECT_PAT，在閘信號FGATE被否定(低位準)的期間，將輸出位準例如固定為低位準。
(2)第2模式(維生(keep alive)接腳模式)
圖案選擇部18在閘信號FGATE被確證的期間，輸出向量圖案VECT_PAT，在閘信號FGATE被否定的期間，輸出同步圖案SYNC_PAT。
(3)第3模式(自由運行(free run)模式)
圖案選擇部18無論閘信號FGATE的位準如何均輸出時脈信號MRATE。
以上為測試裝置2的構成。繼續對該測試裝置2的動作進行說明。圖4(a)~圖4(c)是分別表示第3模式、第1模式、第2模式的動作的波形圖。各通道Ch相應於所連接的DUT的種類、介面的形式、接腳的種類而獨立地設定模式。
在對圖3(a)的DUT1進行測試的情況下，與該DUT的時脈輸入接腳連接的通道被設定為第3模式。而且，與資料輸入接腳連接的通道被設定為第1模式。
藉此，在對2線串列介面的DUT進行測試時，即便在設定測試條件的期間，亦可將時脈信號MRATE連續地供給至DUT的時脈輸入接腳，從而可連續地維持DUT的 PLL電路50的鎖定狀態。
在對圖3(b)的DUT1進行測試的情況下，與該DUT的資料輸入接腳連接的通道被設定為第2模式。
藉此，即便在設定測試條件的期間圖案中斷，因代替上述圖案而將同步圖案SYNC_PAT連續地供給至時脈再生部54，故可連續地維持時脈再生部54的鎖定狀態。
這樣，根據實施形態的測試裝置2，在對具有各種介面的DUT進行測試時，能夠連續地維持內置於DUT的PLL電路或DLL電路的鎖定狀態。
已根據實施形態對本發明進行了說明，但認為實施形態不僅表示本發明的原理、應用，而且在不脫離申請範圍所規定的本發明的思想的範圍內，可在實施形態中有多個變形例或配置的變更。
本發明可用於對半導體元件進行測試的測試裝置中。
1‧‧‧DUT
2‧‧‧測試裝置
10‧‧‧向量圖案生成部
12‧‧‧同步圖案生成部
14‧‧‧時脈圖案生成部
16‧‧‧閘信號生成部
18‧‧‧圖案選擇部
20‧‧‧波形整形器
50‧‧‧PLL電路(或DLL電路)
52‧‧‧正反器
54‧‧‧時脈再生部
Ch1~Chn‧‧‧通道
CLK‧‧‧時脈信號
CLKINT ‧‧‧內部時脈
DATA‧‧‧資料/串列資料
FGATE‧‧‧閘信號
MODE‧‧‧控制信號
MRATE‧‧‧時脈圖案(主比率信號)
SYNC_PAT‧‧‧同步圖案
VECT_PAT‧‧‧向量圖案
圖1是用以維持DUT內置的PLL/DLL電路的鎖定狀態的流程圖。
圖2是表示實施形態的測試裝置的構成的方塊圖。
圖3(a)、圖3(b)是表示作為測試裝置的測試物件的DUT的構成例的圖。
圖4(a)~圖4(c)是表示第3模式、第1模式、第2模式的動作的波形圖。
2‧‧‧測試裝置
10‧‧‧向量圖案生成部
12‧‧‧同步圖案生成部
14‧‧‧時脈圖案生成部
16‧‧‧閘信號生成部
18‧‧‧圖案選擇部
20‧‧‧波形整形器
Ch1~Chn‧‧‧通道
FGATE‧‧‧閘信號
MODE‧‧‧控制信號
MRATE‧‧‧時脈圖案(主比率信號)
SYNC_PAT‧‧‧同步圖案
VECT_PAT‧‧‧向量圖案

Claims (4)

  1. 一種半導體元件的測試裝置，其特徵在於包括：向量圖案生成部，生成指定被測試元件的向量的向量圖案；同步圖案生成部，生成用於維持內置於上述被測試元件的時脈再生部與外部的連接所需的同步圖案；閘信號生成部，生成在應將上述向量圖案供給至上述被測試元件的期間被確證的閘信號；以及圖案選擇部，接收上述向量圖案、上述同步圖案及指定模式的控制信號，第1模式下，在上述閘信號被確證的期間輸出上述向量圖案，在上述閘信號被否定的期間將輸出位準予以固定，第2模式下，在上述閘信號被確證的期間輸出上述向量圖案，在上述閘信號被否定的期間輸出上述同步圖案。
  2. 如申請專利範圍第1項所述之半導體元件的測試裝置，其更包括生成時脈信號的時脈信號生成部；上述圖案選擇部在第3模式下，無論上述閘信號的位準如何均輸出上述時脈信號。
  3. 一種半導體元件的測試方法，對被測試元件供給信號，其特徵在於包括下述步驟：生成指定被測試元件的向量的向量圖案；生成用於維持內置於上述被測試元件的時脈再生部與外部的連接所需的同步圖案；生成在應將上述向量圖案供給至上述被測試元件的 期間被確證的閘信號；選擇模式；第1模式下，在上述閘信號被確證的期間輸出上述向量圖案，在上述閘信號被否定的期間將輸出位準予以固定；以及第2模式下，在上述閘信號被確證的期間輸出上述向量圖案，在上述閘信號被否定的期間輸出上述同步圖案。
  4. 如申請專利範圍第3項所述之半導體元件的測試方法，其更包括下述步驟：生成時脈信號；以及在第3模式下，無論上述閘信號的位準如何均輸出上述時脈信號。
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