JP5518348B2 - 接続接点を介するデータのシリアル送信のための回路配置、装置およびプロセス - Google Patents

Description

本発明は、接続接点を介するデータの送信のための請求項１の包括的な部分の特徴を備えた回路配置、請求項９の包括的な部分の特徴を備えた装置、および、請求項１３の包括的な部分の特徴を備えたプロセスに関する。

独国特許第１９８１９２６５Ｃ１号明細書は、集積回路配置のパラメータ化とこの目的のための集積回路配置について記載している。ここで、実質的に永久に配線され、永久に接続されているコンポーネントを備える集積回路配置から始められる。回路配置の動作用のパラメータは、パラメータ化によって与えられ得る。信号電圧が印加される信号電圧接続は、パラメータの入力のために役立つ。実際のパラメータは信号電圧上に変調され、その間に、信号電圧接続の後に接続されている比較器が、閾値を超えているかどうかを調べるために印加された信号電圧をチェックする。

さらに、いわゆるピンの形態をした非常に多数の接続接点を備え、特に集積回路コンポーネントを収容するために役立つハウジングが一般的に知られている。プロセッサの動作のために必要とされるさらなるコンポーネント付きの自由にプログラム可能なデジタルプロセッサをハウジングに包含することが知られている。通常、ハウジングの２個の接続接点が供給電圧およびベース電圧を供給するために役立ち、２個のさらなる接続接点が接地接続または零電圧および動作電圧を供給するために役立ち、複数個の接続接点がデータを入出力するために役立つ。

このような回路配置およびその他の集積回路配置は、テストとチェックの目的のため、パラレルテストまたはシリアルテストのための対応するハウジングが使い尽くされた信号接続接点を使用するか、あるいは、数個の接続接点だけが存在する程度で、独国特許第１９８１９２６５Ｃ１号明細書による供給電圧の定電圧レベル変調および／または電流消費の信号変調を使用する。

集積回路配置の高速の一方向シリアル同期テストを実行できるようにするため、独国特許第１０２００６０２２９８５Ａ１号明細書は、テスト動作モードを制御するシリアルテストインターフェースと、自由にプログラム可能なデジタルプロセッサと、テストインターフェースおよびプロセッサを収容するハウジングと、外部コンポーネントおよび装置とのデータおよび／または信号交換用の接続接点とを備える回路配置であって、変調された信号電圧が、少なくとも２個の制御可能な電圧レベルを使用するデータ転送および／またはサイクルのための接続接点のうちの一方に印加され得る回路配置について記載している。２個の電圧レベルを上回るか、および／または、下回るかは、少なくとも２個の比較器によって既に検出され得る。

非常に少数の接点ピンすなわちＰＩＮのための集積回路配置では、付加的な各ＰＩＮは比較的高価である。したがって、回路配置自体のテストの目的のため回路配置において、できる限り少ない個数の接点ピンを介して完全同期双方向通信を可能にすることが重要である。

従来技術と比べると、独国特許第１０２００６０２２９８５Ａ１号明細書は、サイクルおよび付加的にデータの伝送が電圧電源を介して上位装置から構造的コンポーネントに行われるので欠点を取り除いている。集積回路配置内の独立したサイクル源は、テストされる限り、テスト動作モードの間に取り除かれてもよい。集積回路配置に等しい周波数で伝送されるサイクルもまたここでは既に可能にされている。しかし、このことは、一方向のデータ伝送だけに関するものであり、したがって、一方向だけに電圧変調しているインターセクションに関する。集積回路配置から上位装置への実際の動作におけるデータまたは場合によってはセンサデータの伝送のため、供給電圧接続での設計に費用がかかる電流変調、または、付加的な接点ピンすなわちＰＩＮの使用が必要である。

独国特許第１９８１９２６５Ｃ１号公報 独国特許第１０２００６０２２９８５Ａ１号明細書

本発明は、考えられる機能または能力の損失無しに、個数が削減された、特に２個の接続接点だけを備える集積回路配置でも使用され得る、接続接点を介するデータのシリアル送信のための改良された回路配置、回路装置との通信のために設計された装置、および、この目的のため改良されたプロセスを提案することを課題としている。特に、テスト動作モードは、電圧電源に加えて２個の電圧接点ピンが同時に低い構築コストで双方向データ転送をさらに可能にするように、独国特許第１０２００６０２２９８５Ａ１号明細書による回路配置において改良されるべきである。

この課題は、請求項１の特徴を備えた回路配置、請求項９の特徴を備えた装置、および、請求項１３の特徴を備えたプロセスによって、接続接点を介するデータのシリアル送信のために解決される。有利な実施形態は従属請求項の主題を形成する。

したがって、外部コンポーネントおよび装置とのデータおよび／または信号のシリアル交換のための接続接点と、少なくとも１個の低電圧状態、１個の中間電圧状態、および、１個の高電圧状態の間で変調されるこのような接続接点上の信号電圧を用いてデータをサイクルクロック制御受信する制御装置および／またはシリアルインターフェースとを備える集積回路配置が好ましい。この集積回路配置は、制御装置および／またはインターフェースが、データがスイッチング装置内でこの接続接点を介して送信モードで送信され、ある電圧状態から別の電圧状態に変化する勾配を受信した後に、サイクルの半分のクロックサイクルの時間的な終了前にこの別の電圧状態をこの別の電圧状態からみて異なる電圧状態に引き込むように設計および／または制御されるスイッチング装置を備えるため有利に実現される。

特に、スイッチング装置は、中間電圧状態からより高い電圧状態またはより低い電圧状態に変化する勾配を受信した後、サイクルの半分のクロックサイクルの時間的な終了前に、電圧状態を（中間電圧状態からみて）反対側のより低い電圧状態またはより高い電圧状態へ引き込むので、データはこの接続接点を介して送信モードで送信される。

集積回路配置から上位装置へのデータの再伝送のための電圧接続上の電流変調は、このような設計により非常に簡単に除去され得る。さらに、回路配置から上位装置へデータを伝送するため付加的な接点ピンすなわちＰＩＮを利用可能にすることはもはや不要である。単一の接点ピンだけによる完全同期双方向通信は簡単に可能にされる。すなわち、データは、好ましくは、両方の方向に、特に、データの同期処理のためのサイクル中に、単一の信号ラインを介して同時に伝送されるべきである。その結果、好ましくは、集積回路配置の外部にある単線式インターフェースのため利用可能にされる動作サイクルが両側のうちの一方だけで必要とされることもまた有利である。固有のサイクルはサイクル受信側に、すなわち、回路配置の内部にある単線式インターセクションに存在しなくてもよい。付加的に、大量もしくはベース電圧接続、または、共通の大量接続が慣例的に存在することがある。

このような回路配置は、好ましくは、信号電圧に変調されたデータ、回路配置の内部にあるデータ、信号電圧に変調されたサイクル、ならびに、回路配置の内部にあるサイクルを抽出するため設計および／または制御される比較器回路が設けられている。

回路配置は、好ましくは、装置から送信されたデータまたは電圧状態を用いてサイクルの数を計数するカウンタ、例えば、シフトレジスタを備え、固定されているか、または、固定されるように設定可能であるカウンタの計数値に達したときに、データを装置へ送信するコンポーネントを備える、送信制御部が回路配置側に設けられている。

回路配置は、信号電圧を別の信号電圧に、特に、反対側の電圧状態に弱く引き込むトランジスタ配置と、信号電圧を別の信号電圧に、特に、反対側の電圧状態に強く引き込むトランジスタ配置とが有利に設けられている。その結果、印加された信号電圧は所望の方向に異なる力で引き込まれ得る。弱い引き込みは、特に、強い引き込みとは違って通信装置によって容易に過剰な負荷がかけられ得るリセッシブ電圧変化を制御することを可能にする。

このような回路配置は、内部サイクルとして信号電圧を用いて供給されたサイクルを回路配置のコンポーネントに印加するテスト動作モードのため有利に設計および／または制御され得る。したがって、サイクルは動作サイクルとして内部回路のため利用可能にされる。このサイクルは信号電圧の変調によって生成される。すなわち、内部回路は、外部クロックマスタとして上位装置によって生成された勾配毎に直後に反応し得る。内部回路は、特に、外部から目指されている中間電圧レベルをより低いレベルまたは同様により高いレベルに歪める可能性がある。高レベルから低レベルへの歪みは一例として後述される。その結果、集積回路は、集積回路固有のクロック源を保有する必要がなく、または、テスト動作モードにおいてこの集積回路固有のクロック源とテスト対象となる装置の外部クロック源との同期を実行する必要がない。

このような回路配置は、好ましくは、テスト動作モード、および／または、回路配置の開発、および／または、回路配置のソフトウェアの開発、および／または、バンドエンドプログラミング、および／または、回路配置によって実現されるアプリケーションにおけるエラー検索において、信号電圧を解析する比較器回路および／またはテストインターフェースを作動させるスイッチング装置が設けられている。その結果として、例えば、スイッチングは、テスト動作モードと通常動作モードとの間で容易に行われ得る。

このような回路配置は、好ましくは、例えば、センサ配置が設けられ、接続接点を介して送信モード中に送信されるべきデータとして、回路配置、および／または、回路配置の後に続く配置によって利用可能にされたデータ、特に測定データまたはセンサデータを出力するため設計および／または制御されることがある。このように、３個の接続接点だけを備え、上位装置によって制御可能なセンサは、３個の接続接点を介して、信号電圧が印加され、センサの制御のためのデータを受信し、テスト結果および／または測定値をデータとして送信可能である。

好ましい回路配置のような集積回路配置とのシリアルデータおよび／または信号交換のための接続接点付きの装置は、回路配置の上に設置されている装置が、このような接続接点上での少なくとも１個の低電圧状態、１個の中間電圧状態、および、１個の高電圧状態の間の信号電圧の変調によるサイクルによってクロック制御されたデータを送信する制御装置および／またはシリアルインターフェースを設けられ、インターフェースが受信モードにおいてある電圧状態から別の電圧状態に変化し、少なくともサイクルの半分のクロックサイクルの時間的な終了前に回路配置によってこの別の電圧状態がこの別の電圧状態からみて異なる電圧状態に引き込まれると、回路配置からのデータの受信を検出するようにインターフェースが設計および／または制御されるならば、独立して有利である。

特に、インターフェースが受信モードにおいてある電圧状態としての中間電圧状態から別の電圧状態としてのより高い電圧状態またはより低い電圧状態に変化し、回路配置によって少なくともサイクルの半分のクロックサイクルの時間的な終了前に電圧状態が中間電圧状態からみて反対側の電圧状態であるより低い電圧状態またはより高い電圧状態に引き込まれると、回路配置からのデータの受信を検出するようにインターフェースが設計および／または制御されている。

インターフェースは、好ましくは、受信モードにおいて、別の電圧状態への、特に、別の電圧状態としてより高い電圧状態またはより低い電圧状態への変化中に信号電圧のリセッシブ印加のため設計および／または制御される。リセッシブ電圧状態は、接続されている集積回路がこのようなデータのシグナリングを実行するために簡単に信号電圧を別の電圧状態に引き込むことを可能にする。

このような好ましい集積回路配置およびこのような好ましい装置は、共通の接続接点を介するデータまたは信号の伝送のためのシステムにおいて好みに応じて使用され得る。

集積回路配置の接続接点上の少なくとも１個の低電圧状態、１個の中間電圧状態および１個の高電圧状態の間の信号電圧の変調によるデータのシリアル伝送のためのプロセスは、ある電圧状態をもつ信号電圧を別の電圧状態に変化させる勾配が受信モードにおいて接続接点に接続されている装置によってこの接続接点に印加され、信号電圧が勾配の受信後に送信するため回路装置によってこの別の電圧状態からみて異なる電圧状態に引き込まれるならば、独立して有利である。

このようなプロセスは、勾配が装置によって接続接点に印加され、一方で、勾配の受信後に第１のデータ状態を送信するため回路配置によって、信号電圧がある電圧状態として中間電圧状態からみて、別の電圧状態としてのより低い電圧状態またはより高い電圧状態の反対側に引き込まれ、他方で、勾配の受信後に第２のデータ状態を送信するため、信号電圧が装置によって印加された電圧状態のままにされるので好ましい。このような経過を考慮するプロトコルは、回路配置によってそのまま解釈される高電圧状態または低電圧状態の印加によって、適切に与えられた時点またはサイクルで装置によるデータの回路配置への直接的な送信を可能にする。他方で、データの間接的な送信は、データまたは電圧状態を連続的に追跡することにより逆方向に行われ、勾配の受信後に回路配置は、電圧状態を選択的にそのまま放置するか、または、この電圧状態を別の電圧状態に引き込む。

信号電圧は、好ましくは、クロック制御された形でサイクルによって変化させられ、この間に、信号電圧は、集積回路配置によってサイクルの半分のクロックサイクルの時間的な終了前に勾配の受信後に、ある電圧状態としての中間電圧状態からみて、別の電圧状態としてのより低い電圧状態またはより高い電圧状態の反対側に引き込まれる。

ここでは、好ましくは、固定数の連続的に後に続く時点またはサイクル、クロックサイクルが装置によって送信され、その後に、または、代替的に同時に、固定数の連続的に後に続く時点またはクロックサイクル、少なくとも１個のクロックサイクルが回路配置によって送信され得るプロトコルが使用される。

信号電圧は、好ましくは、中間電圧状態、より高い電圧状態、または、より低い電圧状態のうちの２つの間での信号電圧の電圧状態の変化を使用し、電圧状態を元に戻すことにより、サイクルを回路配置へ伝送するための装置によってクロックサイクルの範囲内でクロック制御されるように変化させられる。

例示的な実施形態は図面を使用して以下で詳細に説明される。

２本の電圧接点ピンを介して上位装置、例えば、テスト回路に接続されている集積回路配置のコンポーネントを示す。 上位装置と集積回路配置との間で一例として信号電圧接続上で測定され得る電圧経過を示す。 論理１および論理０を伝送する電圧状態を示す。 印加された信号電圧からデータおよびサイクルを抽出する比較器の例示的な回路配置を示す。 信号電圧の変調および復調のプロセスを説明する種々の信号およびサイクルの経過を示す。 集積回路配置によるビットの受信時の例示的な電圧経過を示す。 回路配置の送信状態の例示的な電圧経過を示す。 回路配置から上位装置へデータを送信するスイッチング装置のため制御信号を利用可能にする制御装置の例示的な回路図のコンポーネントを示す。

図１は、集積回路配置Ｊ、および、回路配置からみて外部装置としての上位装置Ｃに接続されているこの集積回路配置Ｊのコンポーネントを概略的に示している。

理想的には、ここでは、特にテスト動作モードのため、ベース電圧ｖｓｓおよび信号電圧ｖを伝送する接点ピンとして機能する２個の接続接点Ｓ０、ＳＤＡＴだけを介して接続が行われる。したがって、集積回路Ｊおよび上位装置Ｃは、シリアルインターフェース回路ＪＤ、ＣＤを備える。大量接続であるが、任意に固定された電圧レベルで印加される電圧は、ベース電圧ｖｓｓ未満であることが理解され得る。信号電圧ｖは、ベース電圧と相対的により高い電圧レベルまたはより低い電圧レベルである電圧を表す。

上位装置Ｃでは、制御装置ＣＣは、さらなる機能に加えて、上位装置ＣのインターセクションＣＤを介して回路配置Ｊへ伝送されるサイクルＴおよびデータｃｓｄを利用可能にする役割を担う。さらに、インターフェースＣＤから受信されたデータｃｒｄは、上位装置Ｃの制御装置へ渡される。このような受信データｃｒｄもまた、好ましくは、２個の接続接点だけを介して、特に集積回路配置Ｊの第２の接続接点ＳＤＡＴを介して受信される。

集積回路配置Ｊは、この回路配置Ｊから第２の接続接点ＳＤＡＴを介して上位装置Ｃへデータｊｏをシリアル伝送し、上位装置ＣからサイクルＴおよびデータｃｓｄをそれぞれ受信するため、内部にインターフェースＪＤをさらに備える。したがって、回路配置Ｊのインターフェースは、データＪＤおよび内部サイクルｊｃｌｋを回路配置の制御装置ＪＣが利用可能にすると同時に、送信制御部としての機能を果たす。このサイクルは、特に第２の接続接点ＳＤＡＴを介して上位装置Ｃから受信されたサイクルＴから予め取得されている。集積された最新技術の送信制御部ＪＣは、このようにして、好ましくは、受信されたサイクルＴから生成される内部サイクルｊｃｌｋとして受信されたサイクルＴと、集積回路配置Ｊとを用いて、この受信されたデータをさらに処理する。さらに、制御装置ＪＣは、送信制御部として、伝送されるべきデータに加えて、さらに適切な制御信号をインターフェースＪＤが利用可能にするので、制御配置のインターフェースＪＤは、第２の接続接点ＳＤＡＴを介して伝送されるべきデータｊｏを上位装置Ｃへ伝送することが可能である。

図１は第２の接続接点ＳＤＡＴ上の時間ｔに亘る例示的な電圧経過を概略的に描き、電圧経過は図２では拡大されてさらに概略的に描かれている。信号電圧ｖは本質的に３種類の電圧レベル、すなわち、電圧状態Ｖｌ、ＶｍおよびＶｈを制御することが認められ得る。

第１の時間区間には、本質的に方形波電圧が２個の低い方の電圧状態ＶｌとＶｍとの間で交番する非アクティブ状態エリアが描かれている。通信のため役立つ４個のビット、すなわち、ｂｉｔ１、ｂｉｔ２、ｂｉｔ３およびｂｉｔｏが続いて描かれている。これらのビットの１つずつは、図３からも分かるように、上位装置ＣのサイクルＴのクロックサイクルＴ全体に亘って持続する。

好ましいプロトコルによれば、最初の３個のビットｂｉｔ１−ｂｉｔ３は、上位装置Ｃから上位装置に接続されている集積回路配置Ｊへの伝送に役立つ。第１のアクティブ動作状態が認識できるようにするため、第１のｂｉｔ１は、立ち上がり勾配と同時に最高の第３の電圧状態Ｖｈに変化する。２個の後続のサイクル、すなわち、ビットｂｉｔ２、ｂｉｔ３は、上位装置Ｃから上位装置に接続されている回路配置Ｊへデータｃｓｄを伝送するために役立つ。中間電圧状態Ｖｍと低電圧状態Ｖｌまたは高電圧状態Ｖのいずれかとの間の交番変化は、伝送されるべきデータ状態に応じて行われる。第４のビットｂｉｔｏに対応する４番目のサイクルＴは、反対方向に、すなわち、集積回路配置Ｊから上位装置Ｃへデータを伝送するために役立つ。その後、休止すなわち非アクティブ状態のフェーズが再び続く。

第１のビットｂｉｔ１は、したがって、非アクティブ状態の時間の後、スタート信号、または、例えば、スタートビットを含む４ビットの対応するデータフレームのスタートビットとしての役割をする。スタートビットに続いて、２個のビットｂｉｔ２およびｂｉｔ３が設けられ、上位装置から接続されている回路配置への伝送のためのデータフレーム毎に存在し、反対方向へのデータの伝送のための終了ビットｂｉｔｏが設けられる。

対応する方法で、集積回路配置Ｊは、相応して、特に、弱いプルダウンドライバおよび強いプルダウンドライバＪＰＤＳを用いて、弱いプルダウン信号ｐｄｗまたは強いプルダウン信号ｐｄｓをインターフェースＪＤに印加するプルダウンドライバＪＰＤＣを備える。インターフェースＪＤは、印加された信号に応じて零状態を送信するため、３番目のサイクルの最後または４番目のサイクルｂｉｔｏの始めで第１の勾配ｆ１の後に、信号電圧ｖを低電圧状態Ｖlに引き込む。

回路配置Ｊから上位装置Ｃへの伝送を可能にするため、上位装置ＣのインターフェースＣＤは、３番目のサイクルの終わりまたは４番目のサイクルの始めに立ち上がり勾配ｆ１を印加するので、信号電圧ｖは中間電圧状態Ｖｍから高電圧状態Ｖｈへ変化する。

ここでは回路配置Ｊの伝送のための２つの可能性、すなわち、ハイ状態またはロー状態を伝送する可能性が存在する。回路配置Ｊが２進数の１に対応するハイ状態を伝送しようとするならば、回路配置Ｊは信号電圧ｖを高電圧状態Ｖｈのままにしておく。クロックサイクルの半分の後、上位装置のインターフェースＣＤは、その後に、さらなる半クロックサイクルに亘って信号電圧ｖを中間電圧状態Ｖｍに再び引き込む。逆に、回路配置が２進数の０に対応するロー状態を伝送しようとするならば、回路配置は、高電圧状態Ｖｈに変化する第１の立ち上がり勾配ｆ１の後に、信号電圧を低電圧状態Ｖlに引き込む。その結果として、第２の立ち下がり勾配ｆ２は時間的にできる限り接して立ち上がり勾配ｆ１に続く。

低電圧状態Ｖlへの引き込みの代替案として、集積回路配置は第２の勾配ｆ２を中間電圧状態Ｖｍだけに引き込む可能性も存在する。しかし、対応する構成は、集積回路配置Ｊにおけるサイクル再生を考慮して設計するためにより多くの費用がかかる。一般に、変調中に、中間電圧状態Ｖｍから高電圧状態Ｖｈまたは低電圧状態Ｖｌへの変化が行われ得るだけでなく、３個の電圧状態Ｖｌ、ＶｍおよびＶｈの関連性が必要に応じて固定され得ることが認識され得る。例えば、サイクルＴを伝送するために高電圧状態Ｖｈと低電圧状態Ｖｌとの間の変化も行われることがあり、データｃｓｄ、ｊｏを伝送するために、中間電圧状態Ｖｍへの変化が使用されることがある。

このような双方向データ伝送を可能にするため、上位装置Ｃは、上位装置の制御装置ＣＣ内に、または、独立コンポーネントとして、プルアップドライバＣＰＵＣを備える。このドライバは、インターフェースＣＤに適切なプルアップ信号ｐｕｓ、ｐｕｗを供給し、この適切なプルアップ信号に基づいて、インターフェースＣＤは対応する方法で信号電圧ｖを調節する。特に、プルアップドライバＣＣにおいて、弱いプルアップドライバＣＰＵＳは弱いプルアップ信号ｐｕｓを可能にさせ、強いプルアップドライバＣＰＵＷは強いプルアップ信号ｐｕｗを利用可能にする。さらに、強い信号は、好ましくは、特定のサイクルＴの後半に亘って強い中間電圧状態を引き込むため利用可能にされる。

特に、４番目のサイクルまたは第４のビットｂｉｔｏで、インターフェースＣＤは、印加された弱いプルアップ信号ｃｓｄに応じて、信号電圧ｖを高電圧状態であるが、リセッシブ電圧状態であるＶｈに調節するので、接続されている集積回路配置Ｊは高電圧状態Ｖｈを再び引き下げることが可能である。代替的に、対応して設計された低レベル優先の通信ラインの代わりに、プロセスは、高レベル優先の通信ラインを使用して適切に実施されることもある。

提案された集積回路配置Ｊを動作させるために、信号電圧ｖが集積回路配置に印加される。このため、第１の接続接点Ｓ０が、例えば、ベース電圧ｖｓｓに接続され、信号電圧ｖが第２の接続接点ＳＤＡＴに印加される。

例示的な実施形態では、印加された信号電圧ｖは、図示された電圧時間図に従って時間ｔの間に変調される。例えば、第１の電圧状態Ｖｌとしての第１の電圧レベル、または、第１の電圧状態より低い電圧レベルが集積回路配置Ｊの信号電圧ｖとして必要とされるべきである。上位装置Ｃから回路配置Ｊへ伝送されるべきデータｃｓｄの変調は、第１の電圧状態Ｖｌより高い電圧レベルをもつ可変信号電圧ｖがデータの伝送のため印加されることで行われる。特に、好ましくは、２個以上のより高い電圧レベルがプロトコル内で中間電圧状態Ｖｍまたはより高い電圧状態Ｖｈとして実現されるので、純粋なデータだけでなく、好ましくは、サイクルＰもまた信号電圧ｖによって伝送されることがある。インターフェース回路ＣＤ、ＪＤは、好ましい実施形態によれば、シリアルデータ伝送をパラレルデータ伝送に変換し、センサＳによって測定されたデータまたはその他のデータを出力するため逆方向ではパラレルデータをシリアルデータに変換する。

電圧レベルを解析できるようにするため、すなわち、信号電圧ｖによって伝送されたデータｃｓｄを決定できるようにするため、一例として図４に示されている回路配置Ｊのインターフェース回路ＪＤは比較器回路Ｋを備える。

ベース電圧ｖｓｓおよび可変レベルが与えられる信号電圧ｖは、インターフェース回路ＪＤから、および／または、２個の接続接点Ｓ０、ＳＤＡＴから直接的に引き出され、特に、比較器回路Ｋの対応する入力に印加される。

抵抗チェーンはベース電圧ｖｓｓと信号電圧ｖとの間で３個の抵抗器Ｒと直列に接続されている。

比較器回路Ｋの第１の比較器Ｋ１は２個の入力を保有し、ノードがベース電圧ｖｓｓからみて最初の２個の抵抗器Ｒの間に接続されている正入力に接続されている。第１の比較器Ｋ１の負入力は基準電圧Ｖｒｅｆが印加されている。基準電圧Ｖｒｅｆは、例えば、第１の電圧レベルと第３の電圧レベルとの間の中間電圧レベルにある内部電圧値でもよく、好ましくは、おおよそ中間電圧状態Ｖｍの高さにある。基準電圧Ｖｒｅｆは、例えば、温度および電圧上にバンドギャップを伴って内部的に生成された電圧でもよい。

第２の比較器Ｋ２は、負入力が基準電圧Ｖｒｅｆに接続されている２個の入力を保有する。正入力は、ベース電圧からみて２番目の抵抗器Ｒと３番目の抵抗器Ｒとの間に接続されたノードに接続されている。

第１の比較器Ｋ１の出力および第２の比較器Ｋ２の出力は、伝送装置Ｃの元のサイクルＴを取り出し、このサイクルＴに対応する内部サイクルｊｃｌｋを利用可能にする抽出回路Ｋ０に供給される。受信された外部データｃｓｄおよびｊｄの直接的な同期は、好ましくは、外部サイクルＴの伝送によってこのようにして集積回路配置Ｊの中に生成された内部サイクルｊｃｌｋで行われる。２個の比較器Ｋ１およびＫ２の比較器出力信号ｋｏおよびｋｉは、さらなる回路コンポーネントに供給される。

さらなる抵抗器Ｒｗが、第１のトランジスタＴｗのソース・ドレイン路を介して、信号電圧ｖとベース電圧ｖｓｓとの間に接続されている。第２のトランジスタＴｓは、そのソース・ドレイン路を用いて信号電圧ｂとベース電圧ｖｓｓとの間に直接的に接続されている。特に、さらなる抵抗器Ｒｗおよび２個のトランジスタＴｗ、Ｔｓは、スイッチング装置Ｊのデータｊｏが送信モード中に接続接点を介して送信され得るように設計および／または制御されるスイッチング装置のコンポーネントを形成している。

本質的に、内部サイクルｊｃｌｋを生成するための受信されたサイクルＴを決定し、内部データｊｄを回路配置Ｊ内で生成するための外部データｃｓｄを決定するプロセスは、独国特許第１０２００６０２２９８５Ａ１号明細書による装置およびプロセスと同様に行われる。

インターフェースＪＤによって内部的に生成されたこのデータｊｄおよび内部サイクルｊｃｌｋと同様に上位装置Ｃへ伝送されるべきデータｊｏとが制御装置ＪＣに供給され、制御装置ＪＣは、この制御装置の機能としてのプルダウンドライバＪＰＤＣを用いて、特にこの受信されたデータｊｄに基づいて２個のプルダウン信号ｐｄｗおよびｐｄｓを利用可能にする。

これらの２個のプルダウン信号ｐｄｗ、ｐｄｓは、伝送されるべき実際のデータを目立たせるために役立ち、インターフェースＪＤへ供給される。図４から推察され得るように、弱いプルダウン信号ｐｄｗは、ベース電圧ｖｓｓと信号電圧ｖとの間でさらなる抵抗器Ｒｗと直列接続されている第１のトランジスタＴｗに供給される。供給された弱いプルダウン信号ｐｄｗは、このようにして、信号電圧ｖの弱いプルダウンを引き起こす。強いプルダウン信号ｐｄｓは、他方で、ベース電圧ｖｓｓと信号電圧ｖとの間に直接的に接続されている第２のトランジスタＴｓに供給される。よって、２個のトランジスタＴｗおよびＴｓのゲート接続は、プルダウン信号ｐｄｗおよびｐｄｓによって制御される。

集積回路配置は、特殊な機能として、比較器回路Ｋに加えて、テスト動作のためのテストインターフェース回路に対応したテストインターフェースＴＦＩをさらに備えることがある。比較器回路Ｋならびにこのようなテストインターフェースは、インターフェース回路ＪＤ内に一体化されるか、または、専用ラインもしくは専用バスを介してインターフェース回路ＪＤに直接的に接続され得るので有利である。

ベース電圧ｖｓｓは、場合によっては、スイッチを介して接続され、スイッチを閉じるため、リリース信号がアクティブ動作モード、特に、テスト動作モードを作動させるため印加されることがある。比較器Ｋ１およびＫ２は、集積回路Ｊが動作モード中でないときに、非アクティブ化によって停止され得るので、電流消費が減少する。

アクティブ動作モードは、好ましくは、あるビット系列が所与のレジスタエリア、特に、２個のＥＥＰＲＯＭセルに存在するか、または、対応するビット系列が伝送されたデータｃｓｄからの電流を介して受信されることによって作動させられる。このことは、好ましくは、図１および図２に描かれているように、高電圧状態Ｖｈ中に設定された第１のビットｂｉｔ１に関している。この第１のビットｂｉｔ１は、低電圧状態Ｖｌと中間電圧状態Ｖｍとの間の信号電圧ｖの交番によって示される零の系列に続く。０の系列は、上位装置Ｃの非アクティブ状態または待機状態を示している。

図５は、このような回路配置における様々な信号の例示的なサイクル図を示している。１番目のラインは、上位装置Ｃによって信号電圧ｖ上に変調される外部サイクルＴを示している。２番目のラインは、上位装置Ｃによって信号電圧ｖ上に変調される外部データｃｓｄを示している。３番目のラインは、変調された外部データｃｓｄおよび外部サイクルＴを含む信号電圧ｖを示している。

変調は、サイクルＴの１つおきのサイクル勾配毎に、すなわち、サイクル周期毎に、第１の電圧レベルもしくは低電圧状態Ｖｌのいずれかが半分のサイクルに亘って制御されるか、もしくは、降下されるか、または、第３の電圧レベルもしくは高電圧状態Ｖｈが半分のサイクルに亘って制御されるか、もしくは、上昇されるように実行される。対応する電圧レベルを制御し、および／または、上昇もしくは降下させるこのような区間は、回路配置Ｊ内の組み合わせ論理によって、上位装置Ｃから送信された外部データｃｓｄに対する信号の高電圧経過または低電圧経過に対応する信号電圧ｖと関連付けられ、説明のため図５に示されている。

比較器回路Ｋへの伝送後、４番目のラインの信号ｋｉは、第２の比較器Ｋ２の出力に引き出され、この信号は、このとき、外部データｃｓｄの高データ状態が存在するならば、常に高サイクルを保有している。５番目のラインは、第１の比較器Ｋ１の出力上での信号経過および／または出力信号ｋｏを示している。次いで、外部データｃｄｓがロー状態にあるならば、第１の比較器Ｋ１のこの比較器出力信号はそれに応じてロー状態にある。６番目のラインに示されている内部サイクルｊｃｌｋおよび７番目のラインに示されている内部データｊｄは、２個の比較器Ｋ１およびＫ２のこれらの出力信号ｋｉおよびｋｏから再生され、回路配置Ｊのさらなる回路コンポーネントが利用可能にされる。

動作モード、特に、テスト動作モードの作動のための信号系列は、したがって、実施形態によれば、２個の接続接点Ｓ０およびＳＤＡＴに印加された信号電圧ｖの電圧値から、残余部分または電圧中断に付加的または代替的に取得され得る。最初のスタートアップの場合、テスト動作モードは全部が０に設定されたレジスタ値によって自動的に作動される。

さらに、回路配置Ｊの上位装置Ｃへの送信手順は７番目のラインに描かれている。例えば、回路配置Ｊのデータｏは回路配置Ｊから、信号電圧ｖが印加されている接続接点ＳＤＡＴを介して出力される。

特に以下の手順を伴うデータ転送は、これらのコンポーネントと上位装置Ｃ内の対応するコンポーネントとを用いて可能にされる。

回路配置Ｊ、すなわち、サイクルＴを受信する側から、サイクルＴを送信する側へ論理１を送信するため、サイクルＴを送信する上位装置Ｃは、最初に、第３のビットｂｉｔ３の終わり、および／または、第４のビットｂｉｔｏの始めに、信号電圧ｖとして開始立ち上がり勾配ｆ１を伴う高電圧状態Ｖｈを印加する。回路配置Ｊはこの電圧状態ｖをそのままの状態にしておく。

回路配置Ｊによって論理零を送信するため、サイクルＴを再び伝送する上位装置Ｃは、ビット周期の時間に亘って、高電圧状態Ｖｈを印加する。しかし、論理零を伝送するため、回路配置Ｊは、信号電圧ｖを引き下げ、好ましくは、最初に強く下げ、次にもっと弱く下げる。その時間の終わりに、すなわち、サイクルＴの半分のサイクルタイムの終わりに、上位装置Ｃは、信号電圧ｖを中間電圧状態Ｖｍへ強く引き込む。

したがって、送信されるべきデータの伝送のための好ましい時間経過は、出力されるべき信号または出力されるべきデータｊｏのデータ値が保有している論理値に従って、適切なドライバを作動および停止させて、複数のフェーズに分離される。このことは、一例として、２個の論理状態１および０について図６および図７を使用して描かれている。

図６は、一例として、４番目のサイクル、すなわち、ビットｂｉｔｏの間に論理値１が回路配置Ｊから上位装置Ｃへ送信されるべきデータｊｏとして送信される例を示している。時間ｔに亘る信号電圧ｖの経過が示されている。最初にｔ０で、立ち上がり勾配ｆ１を伴う中間電圧状態Ｖｍからそれに応じて開始される。このため、上位装置Ｃの強いプルアップドライバＣＰＵＳならびに弱いプルアップドライバＣＰＵＷが作動される。後の時点ｔ１で、立ち上がり勾配ｆ１の間に、強いプルアップドライバＣＰＵＳが所与の電圧に到達し次第に停止される。さらに後の時点ｔ３で、高電圧状態Ｖｈに達し、この高電圧状態で、上位装置Ｃの弱いプルアップドライバＣＰＵＷだけが依然としてアクティブ状態で接続されている。この電圧状態では、信号電圧ｖは、サイクルＴのクロックサイクルの半分の終了直前の時点ｔ７まで状態が変わらない。この時点ｔ７で、弱いプルアップドライバＣＰＵＷは停止され、信号電圧ｖを中間電圧状態Ｖｍに引き込むために上位装置Ｃ内の強い中間ドライバが作動させられる。中間電圧状態は、さらに後の時点ｔ９で実現される。同時に、回路配置Ｊから上位装置Ｃへの論理値１の伝送もまた同様に終了される。

図７は、回路配置Ｊから上位装置Ｃへの論理値０の伝送についての対応する図を示している。最初の経過は、図６による最初の３個の時点ｔ０、ｔ１、ｔ３の経過と基本的に同じである。しかし、回路配置Ｊ内の第２の比較器Ｋ２は、立ち上がり勾配ｆ１を検出し、装置ＪＤを制御するため適切な内部クロック信号ｊｃｌｋおよびデータ信号ｊｄによってこのことを知らせる。装置ＪＤは、この時点では、強いプルダウンドライバおよび弱いプルダウンドライバが作動されている状態にあるので、２個のトランジスタＴｗおよびＴｓが作動されている。これは信号電圧ｖのプルダウンを引き起こす。このことは上位装置Ｃ内の適切な比較器によって後の時点ｔ３で検出され、そのとき、上位装置Ｃは、０に等しい適切な比較器信号で上位装置の弱いプルアップドライバＣＰＵＳを停止させる。信号電圧ｖの時点ｔ３の電圧状態はこの状態に対応している。その結果、信号電圧ｖは低電圧状態Ｖｌの方向に降下し、このことが２番目の勾配ｆ２によって認識され得る。低電圧状態Ｖｌに達する直前に、適切な比較信号が回路配置Ｊの第１の比較器Ｋ１によって出力信号ｋｏとして出力されると直ぐに、回路配置の制御装置ＪＣは強いプルダウンドライバＪＰＤＳを停止させる。信号電圧ｖは、弱いプルダウンドライバＪＰＤＷによって低い電圧状態Ｖｌまでさらに引き下げられ、このことは後続の時点ｔ６に関して描かれている。信号電圧ｖは、サイクルＴの周期の半分の終了の直前の時点ｔ７までこの電圧状態Ｖｌにとどまる。７番目の時点ｔ７で、強い中間ドライバは作動されるので、信号電圧ｖは中間電圧状態Ｖｍまで再び上昇する。この立ち上がりの始まりの直後に、このことが第１の比較器Ｋ１によって検出される。対応するより低い閾値の突破を知らせる第１の比較器Ｋ１の適切な比較信号に基づいて、弱いプルダウンドライバＪＰＤＷは直後の時点ｔ８に停止される。信号電圧ｖは、図示された後続の時点ｔ９で、中間電圧状態Ｖｍに再び達し、最新技術のＪから上位装置Ｃへの論理０の伝送が終了する。

図８は、一例として、集積回路配置の好ましい制御装置ＪＣのコンポーネントを示している。伝送から取得された内部サイクルｊｃｌｋおよび受信されたデータｊｄは、図示されたコンポーネントに供給される。受信されたデータは、送信開始の検出のためのモジュールＳＯＦＤに供給される。受信された値を検出すると、受信された値がシフトレジスタＳＲに供給される。シフトレジスタＳＲは、サイクルｊｃｌｋ毎に供給された値の位置をさらに１個ずつシフトする。シフトレジスタＳＲの３番目の記録場所は、出力されるべきデータｊｏの状態または論理値０もしくは１が供給されるフリップフロップＦＦ１のサイクル入力に供給される。フリップフロップＦＦ１の初期値はプルダウン制御部ＪＰＤＣに供給され、このプルダウン制御部には、さらに、第１の比較器Ｋ１の初期値または出力信号ｋｏが供給される。さらなるコンポーネントが、サイクル信号ＴＣＫと、第２のデータビットｂｉｔ２および第３のデータビットｂｉｔ３の値ｄｂｉｔ０およびｄｂｉｔ１とを出力するため、すなわち、受信され、再生されたデータｊｄを出力するために役立つ。コンポーネントはリセット信号ｒｅｓによってリセットすることが可能である。

代替的な実施形態によれば、３個以上の接続接点が回路配置に設けられてもよい。特に、一例としてここで挙げられている信号電圧ｖと異なる電圧が本明細書に記載されているようなデータの双方向伝送のため使用されてもよい。

さらに、低電圧レベルを優先する通信ラインを用いる電圧が必ず使用されなければならないということはない。逆の電圧状態を用いる配置も考えられる。

このようなプロセスは、２個の電圧接続だけによる集積回路配置のテストの枠組みだけで使用されるのではなく、さらなる用途の枠組みでも使用され得るので有利である。データのシリアル伝送に加えて、いわゆるデバッグインターフェースのような設計も用途の開発の際に提案されている。プログラミングインターフェース（フラッシュＥＥＰＲＯＭ）または製造テストのためのテストインターフェースもまた実現され得る。

Claims (17)

1. 外部コンポーネントおよび装置（Ｃ）とのデータおよび／または信号のシリアル交換のための接続接点（Ｓ０、ＳＤＡＴ）と、
   少なくとも１個の低電圧状態（Ｖｌ）、１個の中間電圧状態（Ｖｍ）、および、１個の高電圧状態（Ｖｈ）の間で変調される接続接点（ＳＤＡＴ）上の信号電圧（ｖ）を用いてデータ（ｊｄ）をサイクル（Ｔ）クロック制御受信する制御装置（ＪＣ）および／またはシリアルインターフェース（ＪＤ）と、
   を備える集積回路配置（Ｊ）であって、
   前記制御装置（ＪＣ）および／または前記インターフェース（ＪＤ）が、データ（ｊｏ）がスイッチング装置（Ｔｓ、Ｔｗ、Ｒｗ）内でこの接続接点（ＳＤＡＴ）を介して送信モードで送信され、ある電圧状態（Ｖｍ）から別の電圧状態（Ｖｈ）に変化する勾配（ｆ１）を受信した後に、前記サイクル（Ｔ）の半分のクロックサイクルの時間的な終了前にこの別の電圧状態をこの別の電圧状態（Ｖｈ）からみて異なる前記電圧状態（Ｖｌ）に引き込むように設計および／または制御されているスイッチング装置（Ｔｓ、Ｔｗ、Ｒｗ）を備えることを特徴とする、集積回路配置。
2. 前記制御装置（ＪＣ）および／または前記インターフェース（ＪＤ）が、データ（ｊｏ）が前記スイッチング装置（Ｔｓ、Ｔｗ、Ｒｗ）内でこの接続接点（ＳＤＡＴ）を介して前記送信モードで送信され、前記中間電圧状態（Ｖｍ）から前記高電圧状態（Ｖｈ）または前記低電圧状態（Ｖｌ）に変化する勾配（ｆ１）を受信した後に、前記サイクル（Ｔ）の半分のクロックサイクルの時間的な終了前に前記電圧状態を（前記中間電圧状態からみて）反対側にある前記低電圧状態（Ｖｌ）または前記高電圧状態（Ｖｈ）に引き込むように設計および／または制御されている、請求項１に記載の回路配置。
3. 前記信号電圧（ｖ）上に変調されたデータ（ｃｓｄ）、前記回路配置の内部にあるデータ（ｊｄ）、ならびに、同様に前記回路配置の内部にあるサイクル（Ｔ^＊）として前記信号電圧（ｖ）上に変調されたサイクル（Ｔ）を抽出するため設計および／または制御されている比較器回路（Ｋ）が設けられている、請求項１または２に記載の回路配置。
4. 前記装置（Ｃ）から送信されたデータまたは電圧状態を用いてサイクルの数をカウントするカウンタを備え、かつ、固定されているか、または、固定されるように設定可能である前記カウンタの計数値に達したときに、前記データ（ｊｏ）を前記装置（Ｃ）へ送信するコンポーネントを備える送信制御部（ＪＣ）が前記回路配置側に設けられている、請求項３に記載の回路配置。
5. 前記信号電圧を別の信号電圧に、特に、反対側の電圧状態（Ｖｌ）に弱く引き込むトランジスタ配置（Ｔｗ、Ｒｗ）と、前記信号電圧を別の信号電圧に、特に、反対側の電圧状態（Ｖｌ）に強く引き込むトランジスタ配置（Ｔｓ）とを備える、請求項４に記載の回路配置。
6. 内部サイクル（Ｔ^＊）として前記信号電圧を用いて供給された前記サイクル（Ｔ）を前記回路配置のコンポーネントに印加するテスト動作モードのため設計および／または制御されている、請求項５に記載の回路配置。
7. テスト動作モード、および／または、前記回路配置の開発、および／または、前記回路配置のソフトウェアの開発、および／または、バンドエンドプログラミング、および／または、前記回路配置によって実現されるアプリケーションにおけるエラー検索において、前記信号電圧（ｖ）を解析する比較器回路（Ｋ）および／またはテストインターフェース（ＴＩＦ）を作動させるスイッチング装置（ＳＷ）を備える、請求項６に記載の回路配置。
8. 前記接続接点（ＳＤＡＴ）を介して前記送信モード中に送信されるべき前記データ（ｊｏ）として、前記回路配置、および／または、前記回路配置の後に続く配置によって利用可能にされたデータ、さらに測定データまたはセンサデータを出力するため設計および／または制御されている、請求項７に記載の回路配置。
9. 集積回路配置（Ｃ）、特に、請求項８に記載の回路配置とのシリアルデータおよび／または信号交換のための接続接点（Ｓ０、ＳＤＡＴ）と、
   このような接続接点（ＳＤＡＴ）上での少なくとも１個の低電圧状態（Ｖｌ）、１個の中間電圧状態（Ｖｍ）、および、１個の高電圧状態（Ｖｈ）の間の信号電圧（ｖ）の変調によるサイクル（Ｔ）によってクロック制御されたデータを送信する制御装置（ＣＣ）および／またはシリアルインターフェース（ＣＤ）と、
   を備える装置（Ｃ）であって、
   前記インターフェース（ＣＤ）が、受信モードにおいてある電圧状態（Ｖｍ）から別の電圧状態（Ｖｈ）に変化し、少なくとも前記サイクル（Ｔ）の半分のクロックサイクルの時間的な終了前に前記回路配置（Ｊ）によってこの別の電圧状態がこの別の電圧状態（Ｖｈ）からみて異なる前記電圧状態（Ｖｌ）に引き込まれると、前記回路配置（Ｊ）からのデータ（ｊｏ）の受信を検出するように設計および／または制御されていることを特徴とする、装置（Ｃ）。
10. 前記インターフェース（ＣＤ）が、受信モードにおいて前記中間電圧状態（Ｖｍ）から前記高電圧状態（Ｖｈ）または前記低電圧状態（Ｖｌ）に変化し、少なくとも前記サイクル（Ｔ）の半分のクロックサイクルの時間的な終了前に前記回路配置（Ｊ）によって前記電圧状態が前記中間電圧状態（Ｖｍ）からみて反対側にある低電圧状態（Ｖｌ）または高電圧状態（Ｖｈ）に引き込まれると、前記回路配置（Ｊ）からのデータ（ｊｏ）の受信を検出するようにインターフェースが設計および／または制御されている、請求項９に記載の装置（Ｃ）。
11. 前記インターフェースが、前記受信モードの間に前記別の電圧状態への変化、特に、前記高電圧状態（Ｖｈ）または前記低電圧状態（Ｖｌ）への変化中に、前記信号電圧（ｖ）のリセッシブ印加のため設計および／または制御されている、請求項９または１０に記載の装置（Ｃ）。
12. 請求項１から８のいずれか一項に記載の集積回路配置と、請求項９から１１のいずれか一項に記載の装置（Ｃ）とを備え、共通接続接点（ＳＤＡＴ）を介してデータまたは信号を伝送するシステム。
13. 集積回路配置（Ｊ）の接続接点（ＳＤＡＴ）上の少なくとも１個の低電圧状態（Ｖｌ）、１個の中間電圧状態（Ｖｍ）、および、１個の高電圧状態（Ｖｈ）の間の信号電圧（ｖ）の変調によるデータ（ｃｓｄ）のシリアル伝送のプロセスであって、
    ある電圧状態（Ｖｍ）をもつ信号電圧（ｖ）を別の電圧状態（Ｖｈ）に変化させる勾配（ｆ１）が受信モードにおいて前記接続接点（ＳＤＡＴ）に接続されている装置（Ｃ）によってこの接続接点（ＳＤＡＴ）に印加され、
    前記信号電圧（ｖ）が前記勾配（ｆ１）の受信後に送信するため前記回路配置（Ｊ）によってこの別の電圧状態（Ｖｈ）からみて異なる前記電圧状態（Ｖｌ）に引き込まれることを特徴とする、プロセス。
14. 前記勾配（ｆ１）が前記装置（Ｃ）および前記回路配置（Ｊ）によって前記接続接点（ＳＤＡＴ）に印加され、
    前記信号電圧（ｖ）が、前記勾配（ｆ１）の受信後に第１のデータ状態を送信するため、前記電圧状態の１つとしての前記中間電圧状態（Ｖｍ）からみて、前記別の電圧状態としての前記低電圧状態または前記高電圧状態（Ｖｈ）の反対側に引き込まれ、
    前記勾配（ｆ１）の受信後に第２のデータ状態を送信するため、前記信号電圧（ｖ）が前記装置（Ｃ）によって印加された前記電圧状態（Ｖｈ）のままにされる、請求項１３に記載のプロセス。
15. 前記信号電圧（ｖ）が、クロック制御された形でサイクル（Ｔ）ずつ前記上位装置（Ｃ）によって変化させられ、この間に、前記信号電圧（ｖ）が、前記サイクル（Ｔ）の半分のクロックサイクルの時間的な終了前に、前記勾配（ｆ１）の受信後に、前記集積回路配置（Ｊ）によって、前記電圧状態の１つとしての前記中間電圧状態（Ｖｍ）からみて、前記別の電圧状態としての前記低電圧状態または前記高電圧状態（Ｖｈ）の反対側に引き込まれる、請求項１３または１４に記載のプロセス。
16. 固定数の連続的に後に続く時点またはサイクル（ｂｉｔ１−ｂｉｔ３）が前記装置（Ｃ）によって送信され、その後に、または、代替的に同時に、固定数の連続的に後に続く時点またはサイクル、少なくとも１個のサイクルが前記回路配置（Ｊ）によって送信されるプロトコルを備える、請求項１３から１５のいずれか一項に記載のプロセス。
17. 前記装置（Ｃ）が、サイクル（Ｔ）を前記回路配置（Ｊ）へ伝送するため、前記中間電圧状態（Ｖｍ）、前記高電圧状態、または、前記低電圧状態（Ｖｌ）のうちの２つの間での前記信号電圧（ｖ）の前記電圧状態の変化によって、かつ、前記電圧状態を元に戻すことにより、クロックサイクル（Ｔ）の範囲内でクロック制御された形で前記信号電圧（ｖ）を変化させる、請求項１３から１６のいずれか一項に記載のプロセス。

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