KR20130027047A

KR20130027047A - 시험 장치 및 시험 방법

Info

Publication number: KR20130027047A
Application number: KR1020137003241A
Authority: KR
Inventors: 마사루 츠토
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2010-07-07
Filing date: 2010-07-07
Publication date: 2013-03-14
Also published as: TWI418825B; TW201202724A; CN102971638A; CN102971638B; US20130158905A1; WO2012004834A1; US9262376B2; JP5416279B2; KR101374465B1; JPWO2012004834A1

Abstract

동기 패턴 생성부(12)는, DUT에 내장되는 클럭 재생부(54)가 외부와의 링크를 유지하기 위해 필요한 동기 패턴(SYNC_PAT)을 생성한다. 게이트 신호 생성부(16)는, 벡터 패턴(VECT_PAT)을 DUT에 공급해야 하는 기간에 있어서 어서트되는 게이트 신호(FGATE)를 생성한다. 패턴 선택부(18)는, 제1모드에 있어서, 게이트 신호(FGATE)가 어서트되는 기간, 벡터 패턴(VECT_PAT)을 출력하고, 게이트 신호가 니게이트되는 기간, 출력 레벨을 고정한다. 제2모드에 있어서, 패턴 선택부(18)는 게이트 신호(FGATE)가 어서트되는 기간, 벡터 패턴(VECT_PAT)을 출력하고, 게이트 신호가 니게이트되는 기간, 동기 패턴(SYNC_PAT)을 출력한다.

Description

시험 장치 및 시험 방법{TESTING DEVICE AND TESTING METHOD}

본 발명은, 반도체 디바이스를 시험하는 시험 장치에 관한 것이다.

반도체 디바이스의 제조 후에, 그 반도체 디바이스가 정상적으로 동작하는지를 시험하는 목적으로 반도체 시험 장치(이하, "시험 장치"로 약칭한다)가 이용된다. 시험 장치는, DUT(피시험 디바이스)에서 출력되는 신호(피시험 신호)를 받고, 그 신호를 기대값과 비교하는 것에 의해 DUT의 양호 여부(Pass/Fail)를 판정하거나, 피시험 신호의 진폭 마진이나 타이밍 마진을 측정한다.

DUT가, 외부, 즉 시험 장치로부터의 클럭 신호를 받고, 그 클럭 신호를 기준으로 하여 내부 클럭을 생성하는 PLL(Phase Locked Loop) 회로나 DLL(Delay Locked Loop) 회로를 내장하는 경우가 있다. 상기와 같은 DUT를 시험하는 경우에는, 시험 장치는 DUT의 노멀핀(Normal Pin)에 대해서는 벡터 패턴을 출력하고, DUT의 클럭 단자에 클럭 신호를 공급한다.

여기서, 소정의 테스트 패턴을 실행한 후에, 테스트 조건을 바꾸고, 테스트 패턴을 실행하는 상황을 상정한다. 이 경우에, 테스트 조건의 변경에는 어느 정도의 시간을 필요로 한다. 이때, DUT에 대한 클럭 신호의 공급이 정지하면, PLL 회로나 DLL 회로의 록이 해제되어, 다음에 테스트 패턴을 공급할 때에, 다시 PLL 회로나 DLL 회로를 록할 필요가 있기 때문에, 시험 시간이 길어진다.

이 문제를 해결하기 위해, 테스트 패턴의 공급이 정지되는 기간, 즉 테스트 조건의 변경 기간, DUT의 클럭 입력핀에 대해 클럭 신호를 계속 출력하는 방법이 생각된다. 이에 의해 DUT에 내장된 PLL 회로나 DLL 회로의 록상태를 유지할 수 있다. 도 1은 DUT에 내장된 PLL/DLL 회로의 록상태를 유지하기 위한 플로차트이다.

한편, 클럭 신호가 데이터 신호에 임베디드(embedded)되는 전송 방식이 보급되어 있다. 예를 들면 CDR(Clock Data Recovery) 방식, 또는 패킷 방식이 이에 해당한다. 이 방식을 채용하는 DUT를 시험하는 경우, 상술한 방법으로는, PLL 회로나 DLL 회로의 록상태를 유지할 수는 없다. 이는, 테스트 조건의 변경 기간, 테스트 패턴이 정지하면, DUT에는 데이터에 임베디드된 클럭 신호가 공급되지 않게 되기 때문이다.

본 발명은 상기와 같은 과제를 해결하기 위하여, 그 일 태양의 예시적인 목적은, 테스트 조건의 지정 기간에, 피시험 디바이스의 PLL/DLL 회로의 록을 유지 가능한 시험 장치를 제공하는 것이다.

본 발명의 일 태양은 시험 장치에 관한 것이다. 이 시험 장치는, 피시험 디바이스의 벡터를 지정하는 벡터 패턴을 생성하는 벡터 패턴 생성부와, 피시험 디바이스에 내장되는 클럭 재생부가 외부와의 링크를 유지하기 위해 필요한 동기 패턴을 생성하는 동기 패턴 생성부와, 벡터 패턴을 피시험 디바이스에 공급해야 하는 기간에 있어서 어서트(assert)되는 게이트 신호를 생성하는 게이트 신호 생성부와, 벡터 패턴, 클럭 신호, 동기 패턴 및 모드를 지정하는 제어 신호를 받는 패턴 선택부를 구비한다.

패턴 선택부는, (1) 제1모드에 있어서, 게이트 신호가 어서트되는 기간, 벡터 패턴을 출력하고, 게이트 신호가 니게이트(negate)되는 기간, 출력 레벨을 고정하고, (2) 제2모드에 있어서, 게이트 신호가 어서트되는 기간, 벡터 패턴을 출력하고, 게이트 신호가 니게이트되는 기간, 동기 패턴을 출력한다.

이 태양에 의하면, CDR 방식이나 패킷 방식 등의 클럭 임베디드식의 인터페이스를 구비하는 DUT를 시험할 때, 테스트 조건을 변경 등에 의해 벡터 패턴이 도중에 끊어지는 기간, 동기 패턴을 공급하는 것에 의해, DUT에 내장된 PLL/DLL 회로의 록상태를 유지할 수 있다.

또한, 시험 장치는 클럭 신호를 생성하는 클럭 신호 생성부를 더 구비해도 좋다. 패턴 선택부는, (3) 제3모드에 있어서, 게이트 신호의 레벨에 상관없이 클럭 신호를 출력해도 좋다.

클럭 신호와 데이터 신호가 별도의 라인으로 전송되는 인터페이스를 구비하는 DUT를 시험하는 경우에는, DUT의 클럭 입력핀이 할당되는 채널을, 제3모드로 하는 것에 의해, 테스트 조건을 변경하는 기간, DUT에 내장된 PLL/DLL 회로의 록상태를 유지할 수 있다.

본 발명의 일 태양에 의하면, DUT에 내장된 PLL/DLL 회로의 록상태를 유지할 수 있다.

도 1은 DUT에 내장된 PLL/DLL 회로의 록상태를 유지하기 위한 플로차트이다.
도 2는 실시형태에 따른 시험 장치의 구성을 나타내는 블록도이다.
도 3의 (a), (b)는 시험 장치가 시험 대상으로 하는 DUT의 구성예를 나타내는 도면이다.
도 4의 (a)~(c)는 제3모드, 제1모드, 제2모드의 동작을 나타내는 파형도이다.

이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 첨부하고 적절히 중복 설명은 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시이며, 실시형태에 기술되는 모든 특징이나 그 조합은, 꼭 발명의 본질적인 것은 아니다.

본 명세서에 있어서, "부재 A가 부재 B와 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다.

도 2는 실시형태에 따른 시험 장치(2)의 구성을 나타내는 블록도이다. 도 3(a), (b)는 시험 장치(2)가 시험 대상으로 하는 DUT(1)의 구성예를 나타내는 도면이다. 우선, 도 3(a), (b)를 참조하여 DUT(1)의 구성 및 동작을 설명한다. 도 3(a)의 DUT(1)는, 이른바 2선식 시리얼 인터페이스를 구비하고, 구체적으로는 클럭 신호(CLK)를 받는 클럭 입력핀, 데이터 신호(DATA)를 받는 데이터 입력핀을 구비한다. DUT(1)는, PLL 회로(또는 DLL 회로)(50)를 내장하고 있고, 클럭 신호(CLK)를 체배하여, 내부 클럭(CLK_INT)을 생성한다. 플립플롭(52)은, 내부 클럭(CLK_INT)을 이용하여 데이터(DATA)를 래치(latch)한다.

도 3(b)는 DUT(1)의 다른 구성을 나타낸다. 이 DUT(1)에 입력되는 시리얼 데이터(DATA)는, 예를 들면 8B/10B 방식에 의해 부호화되어 있고, 클럭 신호(CLK)가 시리얼 데이터(DATA)에 임베디드되어 있다. DUT(1)는 시리얼 데이터(DATA)로부터 클럭 신호(CLK)를 추출·재생하는 클럭 재생부(54)를 구비한다. 클럭 재생부(54)는, 주기적으로 발생하는 시리얼 데이터의 변화점을 검출하고, 검출한 변화점을 기준으로 하는 PLL 회로 또는 DLL 회로를 포함하고 있다. 플립플롭(56)은, 재생된 내부 클럭(CLK_INT)을 이용하여 시리얼 데이터(DATA)를 래치한다.

도 2를 다시 참조하여, 시험 장치(2)는 도 3에 나타내는 바와 같은 다양한 인터페이스를 구비하는 DUT를 시험 가능하게 구성된다.

시험 장치(2)는 복수의 채널(Ch1~Chn)을 구비하고, 각 채널은 동일하게 구성되어 있다. 각 채널은 DUT의 대응하는 핀과 접속된다.

각 채널은 벡터 패턴 생성부(10), 동기 패턴 생성부(12), 클럭 패턴 생성부(14), 게이트 신호 생성부(16), 패턴 선택부(18), 파형 정형기(20)를 구비한다.

벡터 패턴 생성부(10)는, DUT의 벡터(상태)를 지정하는 벡터 패턴(VECT_PAT)을 생성한다. 동기 패턴 생성부(12)는, DUT에 내장되는 클럭 재생부가 외부와의 링크, 즉 록상태를 유지하기 위해 필요한 동기 패턴(SYNC_PAT)을 생성한다. 동기 패턴(SYNC_PAT)은, 이른바 아이들 패킷(Idle Packet)에 상당하고 클럭 신호가 임베디드되어 있다. 동기 패턴 생성부(12)는, 정의된 1패킷 길이(예를 들면 32사이클의 벡터)의 패턴을 반복 생성한다. 따라서 동기 패턴(SYNC_PAT)을 정의하기 위한 메모리는 아주 조금으로 충분하다. 클럭 패턴 생성부(14)는 클럭 패턴(마스터 레이트 신호(MRATE))을 생성한다. 게이트 신호 생성부(16)는, 벡터 패턴(VECT_PAT)을 DUT에 공급해야 하는 기간에 있어서 어서트(하이레벨)되는 게이트 신호(FGATE)를 생성한다.

패턴 선택부(18)는, 벡터 패턴(VECT_PAT), 클럭 신호(MRATE), 동기 패턴(SYNC_PAT) 및 모드를 지정하는 제어 신호(MODE)를 받는다.

패턴 선택부(18)는 3개의 모드로 동작한다.

(1) 제1모드(노멀핀 모드(normal pin mode))

패턴 선택부(18)는, 게이트 신호(FGATE)가 어서트되는 기간, 벡터 패턴(VECT_PAT)을 출력하고, 게이트 신호(FGATE)가 니게이트(로레벨)되는 기간, 출력 레벨을 예를 들면 로레벨에 고정한다.

(2) 제2모드(킵-얼라이브 핀 모드(keep-alive pin mode))

패턴 선택부(18)는, 게이트 신호(FGATE)가 어서트되는 기간, 벡터 패턴(VECT_PAT)을 출력하고, 게이트 신호(FGATE)가 니게이트되는 기간, 동기 패턴(SYNC_PAT)을 출력한다.

(3) 제3모드(프리 러닝 모드(free running mode))

패턴 선택부(18)는, 게이트 신호(FGATE)의 레벨에 상관없이 클럭 신호(MRATE)를 출력한다.

이상이 시험 장치(2)의 구성이다. 이어서 그 동작을 설명한다. 도 4(a)~(c)는 각각 제3모드, 제1모드, 제2모드의 동작을 나타내는 파형도이다. 각 채널(Ch)은, 접속되는 DUT의 종류, 인터페이스의 형식, 핀의 종류에 상응하여, 독립적으로 모드가 설정된다.

도 3(a)의 DUT(1)를 시험하는 경우, 그 DUT의 클럭 입력핀과 접속되는 채널은 제3모드로 설정된다. 또한, 데이터 입력핀과 접속되는 채널은 제1모드로 설정된다.

이에 의해, 2선식 시리얼 인터페이스의 DUT를 시험할 때, 테스트 조건을 설정하는 기간에도, 클럭 신호(MRATE)를 DUT의 클럭 입력핀에 계속 공급할 수 있기 때문에, DUT의 PLL 회로(50)의 록상태를 계속 유지할 수 있다.

도 3(b)의 DUT(1)를 시험하는 경우, 그 DUT의 데이터 입력핀과 접속되는 채널은 제2모드로 설정된다.

이에 의해, 테스트 조건을 설정하는 기간 패턴이 도중에 끊어져도, 클럭 재생부(54)에는, 그 대신에 동기 패턴(SYNC_PAT)이 계속 공급되기 때문에, 클럭 재생부(54)의 록상태를 계속 유지할 수 있다.

이와 같이, 실시형태에 따른 시험 장치(2)에 의하면, 다양한 인터페이스를 구비하는 DUT를 시험할 때, DUT에 내장되는 PLL 회로나 DLL 회로의 록상태를 계속 유지할 수 있다.

실시형태를 바탕으로 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 제시할 뿐이고, 실시형태에는, 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 다양한 변형예나 배치 변경이 가능하다.

본 발명은, 반도체 디바이스를 시험하는 시험 장치에 이용할 수 있다.

1: DUT
2: 시험 장치
10: 벡터 패턴 생성부
12: 동기 패턴 생성부
14: 클럭 패턴 생성부
16: 게이트 신호 생성부
18: 패턴 선택부
20: 파형 정형기

Claims

피시험 디바이스의 벡터를 지정하는 벡터 패턴을 생성하는 벡터 패턴 생성부;
상기 피시험 디바이스에 내장되는 클럭 재생부가 외부와의 링크를 유지하기 위해 필요한 동기 패턴을 생성하는 동기 패턴 생성부;
상기 벡터 패턴을 상기 피시험 디바이스에 공급해야 하는 기간에 있어서 어서트(assert)되는 게이트 신호를 생성하는 게이트 신호 생성부; 및
상기 벡터 패턴, 상기 동기 패턴 및 모드를 지정하는 제어 신호를 받고, 제1모드에 있어서, 상기 게이트 신호가 어서트되는 기간, 상기 벡터 패턴을 출력하고, 상기 게이트 신호가 니게이트(negate)되는 기간, 출력 레벨을 고정하고, 제2모드에 있어서, 상기 게이트 신호가 어서트되는 기간, 상기 벡터 패턴을 출력하고, 상기 게이트 신호가 니게이트되는 기간, 상기 동기 패턴을 출력하는 패턴 선택부를 포함하는 것을 특징으로 하는 시험 장치.
제1항에 있어서,
클럭 신호를 생성하는 클럭 신호 생성부를 더 포함하고,
상기 패턴 선택부는, 제3모드에 있어서, 상기 게이트 신호의 레벨에 상관없이 상기 클럭 신호를 출력하는 것을 특징으로 하는 시험 장치.
피시험 디바이스에 신호를 공급하는 방법으로,
피시험 디바이스의 벡터를 지정하는 벡터 패턴을 생성하는 단계;
상기 피시험 디바이스에 내장되는 클럭 재생부가 외부와의 링크를 유지하기 위해 필요한 동기 패턴을 생성하는 단계;
상기 벡터 패턴을 상기 피시험 디바이스에 공급해야 하는 기간에 있어서 어서트되는 게이트 신호를 생성하는 단계;
모드를 선택하는 단계;
제1모드에 있어서, 상기 게이트 신호가 어서트되는 기간, 상기 벡터 패턴을 출력하고, 상기 게이트 신호가 니게이트되는 기간, 출력 레벨을 고정하는 단계; 및
제2모드에 있어서, 상기 게이트 신호가 어서트되는 기간, 상기 벡터 패턴을 출력하고, 상기 게이트 신호가 니게이트되는 기간, 상기 동기 패턴을 출력하는 단계를 포함하는 것을 특징으로 하는 시험 방법.
제3항에 있어서,
클럭 신호를 생성하는 단계; 및
제3모드에 있어서, 상기 게이트 신호의 레벨에 상관없이 상기 클럭 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 시험 방법.