JP2006275616A - 半導体装置及びスキュー調整方法 - Google Patents
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Abstract
【解決手段】 1つの機能マクロを構成する機能回路を分割して複数のチップに実装するとともに、基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成して、選択した内部クロック信号を用いて行うテスト動作の結果に基づいてチップ内の機能回路に供給するクロック信号の位相を調整するようにして、位相が互いに異なる複数の内部クロック信号のなかから最適な位相のクロック信号を得て、複数のチップに分割することで発生するスキューを自動で調整し、回路全体として正しく動作できるようにする。
【選択図】 図2
Description
これにより、1つの機能マクロを構成する回路を複数のチップに分割しても、位相が互いに異なる複数の内部クロック信号のなかから、テスト動作の結果を基に位相調整した最適な位相のクロック信号を得ることができる。
なお、以下の説明においては、本発明の実施形態による半導体装置の一例として、メモリコントローラ(メモリコントロール回路)を示しているが、本発明はこれに限定されるものではない。本発明は、例示するメモリコントローラを含め、例えばインタフェース回路やクロックデータリカバリ回路などのスキューが動作に影響を及ぼす他の回路にも適用可能である。
図1において、1は制御部であり、5は外部メモリである。制御部1は、メモリコントローラ(メモリコントロール回路)2及び複数のマクロ4A〜4Cを有する。
マクロ4A〜4Cは、それぞれ任意の機能を実現するための回路である。
クロック選択回路26は、クロック生成回路25にて生成される位相が互いに異なる複数の内部クロック信号が入力され、その中からカウンタ回路24から供給されるカウンタ値CNTに従って1つの内部クロック信号を選択し、内部クロック信号CKI1として出力する。
なお、以下ではスキュー調整動作(クロック信号の位相調整動作)についてのみ説明し、他の通常時の動作は従来と同様に行えば良いので説明は省略する。
図4は、本実施形態におけるクロック信号の位相調整処理を示すフローチャートである。
図5に示すように構成した場合には、1チップに構成されたアドレス生成回路10からのアドレス信号ADD及びコマンド信号CMDを複数の外部メモリで共有することが可能となり、システム全体で見た場合にコストの削減を図ることができる。なお、同様にして、2つの外部メモリに限らず、さらに多数の外部メモリを制御するようにしても良いことは言うまでもない。
本発明の諸態様を付記として以下に示す。
基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成して、生成した上記複数の内部クロック信号のなかの1つを選択し、選択した内部クロック信号を用いて行うテスト動作の結果に基づいて上記チップ内の機能回路に供給するクロック信号の位相を調整するようにしたことを特徴とする半導体装置。
(付記2)上記複数の内部クロック信号のなかから1つずつ順次選択した内部クロック信号を用いて上記テスト動作を行い、上記テスト動作にて正常動作が確認された内部クロック信号を上記チップ内の機能回路に供給するクロック信号に決定するようにしたことを特徴とする付記1記載の半導体装置。
(付記3)上記テスト動作は、自己テスト回路を用いて実行されることを特徴とする付記1記載の半導体装置。
(付記4)上記機能回路は、少なくともアドレス生成部とデータ入出力部が異なる上記チップに実装されたメモリコントロール回路であって、
上記クロック信号の位相調整により、上記アドレス生成部から出力されるアドレス信号と上記データ入出力部に入出力されるデータ信号とのスキューを調整するようにしたことを特徴とする付記1記載の半導体装置。
(付記5)上記テスト動作は、メモリ自己テスト回路を用いてメモリに対するテストデータの書き込み及び読み出しを行い、読み出しデータと上記テストデータとが一致した場合の内部クロック信号を上記チップ内の機能回路に供給するクロック信号に決定するようにしたことを特徴とする付記4記載の半導体装置。
(付記6)1つの機能マクロを構成する機能回路を分割して複数のチップに実装した半導体装置であって、
基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成するクロック生成回路と、
上記クロック生成回路により生成された複数の内部クロック信号のなかの1つを選択するクロック選択回路と、
上記クロック選択回路により選択された内部クロック信号を用いて行われるテスト動作の結果に基づいて上記チップ内の機能回路に供給するクロック信号の位相を調整する位相調整回路とを備えることを特徴とする半導体装置。
(付記7)上記クロック選択回路は、上記テスト動作の結果を参照して上記内部クロック信号を自動選択することを特徴とする付記6記載の半導体装置。
(付記8)上記テスト動作にて正常動作が確認されるまで、上記クロック生成回路により生成された複数の内部クロック信号を上記クロック選択回路により1つずつ順次選択し、
上記テスト動作にて正常動作が確認された内部クロック信号を上記チップ内の機能回路に供給するクロック信号に決定することを特徴とする付記7記載の半導体装置。
(付記9)上記テスト動作を実行する自己テスト回路を有することを特徴とする付記6記載の半導体装置。
(付記10)上記機能回路は、少なくともアドレス生成部とデータ入出力部が異なる上記チップに実装されたメモリコントロール回路であることを特徴とする付記6記載の半導体装置。
(付記11)上記テスト動作を実行するメモリ自己テスト回路を備え、
上記メモリ自己テスト回路は、
メモリに対してテストデータを書き込んだ後、当該書き込みを行った領域からデータを読み出すメモリアクセス回路と、
上記メモリアクセス回路により読み出したデータと上記テストデータとを比較し、比較結果を上記テスト動作の結果として出力する比較回路とを有することを特徴とする付記10記載の半導体装置。
(付記12)1つの機能マクロを構成する機能回路を分割して複数のチップに実装した半導体装置のスキュー調整方法であって、
基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成し、
上記生成した内部クロック信号を1つずつ選択し、
上記選択された内部クロック信号を用いてテスト動作を行い、その結果に基づいて上記チップ内の機能回路に供給するクロック信号の位相を調整することを特徴とするスキュー調整方法。
(付記13)上記機能回路は、少なくともアドレス生成部とデータ入出力部が異なる上記チップに実装されたメモリコントロール回路であり、
メモリ自己テスト回路を用いて実行される上記テスト動作の結果に基づいて、上記内部クロック信号の選択を行い、上記チップ内の機能回路に供給するクロック信号の位相を調整することを特徴とする付記12記載のスキュー調整方法。
11 コントロール回路
12 テストコントローラ(アドレス)
13 ラッパー回路(アドレス)
20、30 データ入出力回路
21、31 コントロール回路
22、32 テストコントローラ(データ)
23、33 ラッパー回路(データ)
24、34 カウンタ回路
25、35 クロック生成回路
26、36 クロック選択回路
40、40A、40B 外部メモリ
Claims (10)
- 1つの機能マクロを構成する機能回路を分割して複数のチップに実装するとともに、
基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成して、生成した上記複数の内部クロック信号のなかの1つを選択し、選択した内部クロック信号を用いて行うテスト動作の結果に基づいて上記チップ内の機能回路に供給するクロック信号の位相を調整するようにしたことを特徴とする半導体装置。 - 上記複数の内部クロック信号のなかから1つずつ順次選択した内部クロック信号を用いて上記テスト動作を行い、上記テスト動作にて正常動作が確認された内部クロック信号を上記チップ内の機能回路に供給するクロック信号に決定するようにしたことを特徴とする請求項1記載の半導体装置。
- 上記機能回路は、少なくともアドレス生成部とデータ入出力部が異なる上記チップに実装されたメモリコントロール回路であって、
上記クロック信号の位相調整により、上記アドレス生成部から出力されるアドレス信号と上記データ入出力部に入出力されるデータ信号とのスキューを調整するようにしたことを特徴とする請求項1記載の半導体装置。 - 上記テスト動作は、メモリ自己テスト回路を用いてメモリに対するテストデータの書き込み及び読み出しを行い、読み出しデータと上記テストデータとが一致した場合の内部クロック信号を上記チップ内の機能回路に供給するクロック信号に決定するようにしたことを特徴とする請求項3記載の半導体装置。
- 1つの機能マクロを構成する機能回路を分割して複数のチップに実装した半導体装置であって、
基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成するクロック生成回路と、
上記クロック生成回路により生成された複数の内部クロック信号のなかの1つを選択するクロック選択回路と、
上記クロック選択回路により選択された内部クロック信号を用いて行われるテスト動作の結果に基づいて上記チップ内の機能回路に供給するクロック信号の位相を調整する位相調整回路とを備えることを特徴とする半導体装置。 - 上記クロック選択回路は、上記テスト動作の結果を参照して上記内部クロック信号を自動選択することを特徴とする請求項5記載の半導体装置。
- 上記テスト動作にて正常動作が確認されるまで、上記クロック生成回路により生成された複数の内部クロック信号を上記クロック選択回路により1つずつ順次選択し、
上記テスト動作にて正常動作が確認された内部クロック信号を上記チップ内の機能回路に供給するクロック信号に決定することを特徴とする請求項6記載の半導体装置。 - 上記機能回路は、少なくともアドレス生成部とデータ入出力部が異なる上記チップに実装されたメモリコントロール回路であることを特徴とする請求項5記載の半導体装置。
- 上記テスト動作を実行するメモリ自己テスト回路を備え、
上記メモリ自己テスト回路は、
メモリに対してテストデータを書き込んだ後、当該書き込みを行った領域からデータを読み出すメモリアクセス回路と、
上記メモリアクセス回路により読み出したデータと上記テストデータとを比較し、比較結果を上記テスト動作の結果として出力する比較回路とを有することを特徴とする請求項8記載の半導体装置。 - 1つの機能マクロを構成する機能回路を分割して複数のチップに実装した半導体装置のスキュー調整方法であって、
基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成し、
上記生成した内部クロック信号を1つずつ選択し、
上記選択された内部クロック信号を用いてテスト動作を行い、その結果に基づいて上記チップ内の機能回路に供給するクロック信号の位相を調整することを特徴とするスキュー調整方法。
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Families Citing this family (8)
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KR100903367B1 (ko) * | 2007-11-02 | 2009-06-23 | 주식회사 하이닉스반도체 | 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템 |
JP2009282721A (ja) * | 2008-05-21 | 2009-12-03 | Nec Electronics Corp | メモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法 |
JP2010146627A (ja) * | 2008-12-18 | 2010-07-01 | Elpida Memory Inc | ダイナミック型半導体記憶装置およびそのリフレッシュ制御方法 |
CN101930790A (zh) * | 2009-06-26 | 2010-12-29 | 扬智科技股份有限公司 | 数据存取系统与其适应性频率信号控制器 |
US9076553B2 (en) * | 2013-11-13 | 2015-07-07 | Taiwan Semiconductor Manufacturing Company Limited | SPSRAM wrapper |
KR20180089239A (ko) * | 2017-01-31 | 2018-08-08 | 에스케이하이닉스 주식회사 | 집적회로 |
CN115862707B (zh) * | 2022-11-25 | 2024-03-12 | 湖南兴芯微电子科技有限公司 | 一种psram相位校准方法及控制器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316619A (ja) * | 1998-05-01 | 1999-11-16 | Nec Corp | クロックスキュー調整回路 |
JP2002009243A (ja) * | 2000-06-20 | 2002-01-11 | Sharp Corp | 半導体集積回路 |
Family Cites Families (4)
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---|---|---|---|---|
JPH11306757A (ja) * | 1998-04-27 | 1999-11-05 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
US6489819B1 (en) * | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
US6915443B2 (en) * | 2001-07-13 | 2005-07-05 | Hewlett-Packard Development Company, L.P. | System and method for adaptively adjusting clock skew in a variably loaded memory bus |
JP2003271447A (ja) | 2002-03-12 | 2003-09-26 | Seiko Epson Corp | 電子機器のコントローラ、クロックスキュー調整方法 |
-
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316619A (ja) * | 1998-05-01 | 1999-11-16 | Nec Corp | クロックスキュー調整回路 |
JP2002009243A (ja) * | 2000-06-20 | 2002-01-11 | Sharp Corp | 半導体集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9698783B2 (en) | 2011-05-27 | 2017-07-04 | Hitachi, Ltd. | Driver integrated circuit |
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