KR20060043690A - 테스트 회로, 그 테스트 회로를 내장한 반도체집적회로장치및 그 테스트 방법 - Google Patents

테스트 회로, 그 테스트 회로를 내장한 반도체집적회로장치및 그 테스트 방법 Download PDF

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KR20060043690A
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타케루 요나가
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

테스트 회로(예를 들면BIST(Built-In SelfTest)회로)에 있어서, 반도체메모리 등의 피테스트 회로의 테스트중, 다른 회로의 테스트를 병행하여 행하도록 하는 것을 그 과제로 한다
이를 해결하기 위한 수단으로 테스트모드 선택용의 데이터를 BISI제어회로(10)에 입력하면, 이 회로(10)내의 레지스터(12A)에 의해, 테스트모드 선택결과가 저장되어 출력된다. 이 테스트모드 선택결과를 기초로 패턴생성회로(20)로부터 테스트패턴din이 출력되고, 피테스트 회로의 테스트가 행해진다. 레지스터(12A)는 리셋트 신호에 의해 리셋트될때 까지 테스트모드 선택결과를 저장하므로 BIST동작중에 테스트모드 선택용의 데이터 입력이 중단되거나, 데이터 내용이 변경되어도 BIST동작은 어떠한 영향을 받지 않는다. 테스트 결과dout는 비교기(30)에 의해 기대치의 테스트패턴din과 비교되며, 이 비교결과compout가 출력제어회로(40)를 통해 외부로 출력된다.
BISI제어회로, 패턴생성회로, 레지스터, 비교기, 출력제어회로

Description

테스트 회로, 그 테스트 회로를 내장한 반도체집적회로장치 및 그 테스트 방법{TEST CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WIHT TEST CIRCUIT PROVIDED THEREIN, AND TEST METHOD THEREOF}
도1은 본 발명의 실시예1에 있어서의 BIST회로의 내부회로를 도시하는 블럭도이다.
도2는 본 발명의 실시예1를 도시하는 BIST회로의 구성블럭도이다.
도3은 도2안의 SDRAM의 블럭도이다.
도4는 도1안의 BIST제어회로의 구성예를 도시하는 블럭도이다.
도5는 도4안의 복수 비트의 데이터 레지스터에 있어서의 1비트의 단위 데이터 레지스터의 구성 예를 도시하는 블럭도이다.
도6은 도1∼도5의 동작파형도이다.
도7은 본 발명의 실시예2를 도시하는 시스템LSI의 블럭도이다.
도8은 도7의 동작파형도이다.
※도면의 주요부분에 대한 부호의 설명※
1: BIST회로 10: BIST제어회로
11: TAP컨트롤러 12: 제어 레지스터
12A: 데이터 레지스터 12B: 데이터 디코더
12C: OR 20: 패턴생성회로
30: 데이터 비교기 40: 출력제어회로
본 발명은 고속반도체메모리 등의 피테스트회로를 테스트하기 위한 내장 자기테스트(Built-In Self Test, 이하「BIST」라고 한다) 회로등의 테스트 회로와, 이 테스트 회로와 중앙처리장치 (이하「CPU」라고 한다)등의 로직 회로를 구비한 컨트롤 칩이나 시스템 대규모집적회로 (이하「시스템LSI」라고 한다)등의 반도체집적회로장치와, 이 테스트 방법에 관한 것이다.
종래 반도체집적회로장치등을 테스트하기 위한 테스트 회로의 하나로서, BIST회로에 관한 기술이, 예를 들면 일본국 특허공개2004-93421호공보에 기재되어 있다.
이 일본국 특허공개2004-93421호 공보에 기재된 BIST회로는, 피테스트회로(예를 들면 반도체메모리의 하나인 동기형 다이나믹·랜덤·액세스·메모리, Synchronous Dynamic Random Access Memory, 이하 「SDRAM」이라고 한다)의 커맨드를 생성하는 회로로, 예를 들면 테스터에 접속하여 사용된다.
이 BIST회로에서는 피테스트회로인 고속용의 SDRAM(동작 주파수가 100MHz이 상)에 대한 테스트모드를 선택하기 위한 데이터(예를 들면 테스트모드 신호tms 및 테스트 데이터 입력신호tdi)를 입력하고, 저속(예를 들면 40MHz정도)의 테스트 클락tck에 동기하여 그 테스트모드 선택결과(예를 들면 BIST제어신호ctrl)를 출력하는 BIST제어회로와, 상기 BIST제어신호ctrl에 응답하고, 고속(예를 들면 100MHz이상)의 외부 클락exck에 동기하여 테스트패턴을 생성해서 상기 피테스트용SDRAM으로 출력하는 패턴생성회로와, 상기 외부 클락exck에 동기하여 상기 SDRAM의 테스트 결과를 입력하고, 이 테스트 결과와 상기 피테스트용SDRAM에 부여된 상기 테스트패턴과의 일치/불일치를 비교하는 데이터 비교기와, 상기 데이터 비교기의 비교결과를 저장하여, 상기 테스트 클락tck에 동기하여 테스트 데이터 출력신호tdo를 출력하는 출력제어회로를 구비하고 있다. 여기서 테스트 클락tck, 테스트모드 신호tms, 테스트 데이터 입력신호tdi 및 테스트 데이터 출력신호tdo는, 예를 들면 JTAG규격에 준거한 표준 시리얼 인터페이스 신호이다.
이런 종류의 BIST회로에서는 테스터로부터 출력된 테스트모드 선택용의 신호tms, tdi를 BIST제어회로에 입력하면, 이 BIST제어회로로부터 테스트 클락tck에 동기하여 테스트모드 선택결과인 BIST제어신호ctrl가 출력된다. 이 BIST제어신호ctrl를 기초로 패턴생성회로에서 외부 클락exck에 동기하여 테스트패턴이 출력되고, 피테스트용SDRAM의 테스트가 행해진다. 테스트 결과는, 데이터 비교기에 의해 기대치의 테스트패턴과 비교되어, 이 비교결과가 출력제어회로에 저장되고, 테스트 클락tck에 동기하여 테스트 데이터출력신호tdo가 테스터로 출력된다. 그 때문에 외부 클락exck의 주파수를 피테스트용SDRAM의 실동작 주파수에 맞추면, 피테스트용 SDRAM에 대한 실동작 주파수 테스트가 용이하게 행해진다.
일본국 특허공개2004-93421호 공보에는 상기 BIST회로를 탑재한 반도체집적회로장치(예를 들면 화상처리등을 행하는 디지탈 처리장치등의 시스템LSI)의 구성 예가 기재되어 있다.
이 시스템LSI에서는 시스템 전체를 제어하는 컨트롤 칩과, 피테스트용SDRAM은 동일한 패키지내에 수용되어 있다. 컨트롤 칩은 SDRAM을 테스트하기 위한 상기 BIST회로와, 이 BIST회로에 공급하기 위한 외부 클락exck을 발생하는 오시레이터(발진회로)와, 시스템 전체를 제어하기 위해 논리처리를 행하는 CPU등의 로직 회로를 구비하고, 이것들이 동일한 반도체기판상에 형성되어 있다. 로직 회로는 테스터로부터 출력되는 테스트 클락ck 및 테스트 신호ts를 입력하여 테스트를 위한 논리동작을 행하고 테스트 결과tout를 테스터로 출력하는 기능을 가지고 있다.
이런 종류의 시스템LSI에서는 BIST회로에 의해, 외부 클락exck에 동기하여 피테스트용SDRAM의 테스트가 행해지고 있는 동안, 이와 병행하여 테스트 클락tck 을 이용하여 로직 회로의 테스트가 행해진다.
그러나, 종래의 BIST회로나 시스템LSI에서는, 다음 (1)∼ (4)과 같은 과제가 있었다.
(1)종래의 BIST회로에서는 테스터로부터 출력된 테스트용 입력패턴(테스트 클락tck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi)이 부여되고 있는 동 안, 테스트 클락tck에 동기하여 테스트모드 결과인 BIST제어신호ctrl를 출력하고 패턴생성회로 및 데이터 비교기에 부여하여 SDRAM에 대한 소정의 테스트를 행하는 구성으로 되어있다. 그 때문에 테스트중에 테스트용 입력패턴의 공급이 중단되면, BIST동작이 정지하여 테스트가 중지되어버리거나, 혹은 테스트중에 테스트용 입력패턴의 내용이 변경되면 BIST동작이 변경되어 소정의 테스트가 행해지지 않으므로, 공급되는 테스트용 입력패턴의 입력 상태에 따라서는, BIST동작에 악영향을 줄 우려가 있다.
(2)종래의 시스템LSI에서는 BIST회로에 부여하는 복수의 테스트 신호를 입력하기 위한 복수의 외부단자와, 로직 회로에 부여하는 복수의 테스트 신호를 입력하기 위한 복수의 외부단자를 시스템LSI에 설치해야 하므로 외부단자수가 많아진다는 문제가 있었다. 이를 해결하기 위해서 BIST회로용의 복수의 외부단자와 로직 회로용의 복수의 외부단자를 복수의 공통단자로 치환하여, 이 복수의 공통단자에 각각 신호선택용의 셀렉터를 접속하고, 복수의 공통단자를 그것들의 각 셀렉터에 의해 전환하여 BIST회로 또는 로직 회로에 접속할 수도 있다. 이와같은 구성으로 하면 외부단자수를 삭감할 수 있지만 새로이 다음 (3), (4)와 같은 문제가 생긴다.
(3)테스트 효율을 향상시키기 위해서, 예를 들면 BIST회로를 이용한 SDRAM의 테스트와 로직 회로의 테스트를 교대로 바꾸어 병행하여 행하려고 해도 SDRAM의 테스트중에는 BIST회로에 부여하는 테스트용 입력패턴의 공급을 중단할 수 없다. 그 때문에 SDRAM의 테스트가 종료한 후에 로직 회로의 테스트를 행하거나 혹은 로직 회로의 테스트가 종료한 후에 SDRAM의 테스트를 행해야 하므로 테스트 효율을 향상 할 수 없다. 이를 해결하기 위해 교대로 바꾸어 병행하여 테스트를 할 수 있도록 테스트용 입력패턴을 작성하는 것도 가능하다. 그러나 테스트 클락tck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi에 대해 전환 테스트가 가능하도록 BIST동작중의 테스트용 입력패턴을 고려하여 작성할 필요가 있으므로, 입력 패턴의 작성이 번거로와지고 원가가 높아진다.
(4)셀렉터를 이용하면 이 셀렉터를 구성하는 소자에 의한 신호지연에 의해 테스트 동작이 늦어져 고속 테스트를 할 수 없다. 또한 테스트 신호수가 많아져 셀렉터수가 많아진 경우, 셀렉터수의 증가에 의해 시스템LSI를 형성하기 위한 레이아웃 면적의 증대, 레이아웃상의 제약에 의해, 셀렉터를 배치할 수 없거나 제한되어버린다.
종래의 과제를 해결하기 위해 본 발명내의 제1발명에서는, 피테스트회로에 대한 테스트모드를 선택하기 위한 제1클락, 테스트모드 신호, 테스트 데이터 입력신호 및 테스트 리셋트 신호를 입력하고 상기 제1클락에 동기하여 상기 테스트모드 선택결과를 출력하는 입력수단과, 제2클락 및 상기 테스트모드 선택결과를 입력하여 상기 테스트모드 선택결과에 응답하고 상기 제2클락에 동기하여 테스트패턴을 생성해서 상기 피테스트회로에 출력하는 패턴생성수단과, 상기 제2클락, 상기 테스트모드 선택결과 및 상기 테스트패턴을 입력하고 상기 제2클락에 동기하여 상기 피테스트회로의 테스트 결과를 입력해서 상기 테스트 결과와 상기 테스트패턴과의 일 치/불일치를 비교하는 비교수단과, 상기 비교수단의 비교결과 및 상기 제2클락을 입력하여 상기 비교결과를 저장하고, 상기 제2클락에 동기하여 출력하는 출력수단을 구비한 테스트 회로에 있어서, 상기 입력수단을 다음과 같이 구성하고 있다.
즉 상기 입력수단은 테스트 액서스 포트(Test Access Port, 이하「TAP」라고 한다)컨트롤러와, 제어 레지스터를 구비하고 있다. 상기 TAP컨트롤러는 상기 제1클락에 동기하여 상기 테스트모드 신호 및 상기 테스트 데이터 입력신호로부터 레지스터 제어신호를 생성해서 출력하는 것이다. 상기 제어 레지스터는 상기 테스트 데이터 입력신호를 입력하여 상기 TAP컨트롤러로부터 부여되는 상기 레지스터 제어신호를 기초로 상기 테스트모드 선택결과를 저장하고, 이 저장한 테스트모드 선택결과가 상기 테스트 리셋트신호에 의해 클리어되는 데이터 저장수단을 갖고 있다.
제2발명의 반도체집적회로 장치에서는 반도체기판상에 형성된 제1발명의 테스트 회로와, 로직 회로와, 테스트 단자부를 구비하고 있다. 상기 로직 회로는 상기 반도체기판상에 형성되며, 제3클락, 제1입력신호 및 제2입력신호를 입력하고 상기 제3클락에 동기하여 신호의 논리처리를 행하고, 이 논리처리 결과인 출력신호를 출력하는 회로이다. 상기 테스트 단자부는, 상기 제1클락 및 상기 제3클락을 외부로부터 입력하기 위한 공통인 제1클락 단자와, 상기 테스트모드 신호 및 상기 제1입력신호를 외부로부터 입력하기 위한 공통의 제1입력단자와, 상기 테스트 데이터 입력신호 및 상기 제2입력신호를 외부로부터 입력하기 위한 공통의 제2입력단자를 갖고 있다
제3발명에서는 제2발명의 반도체집적회로장치를 이용하고, 상기 제1클락에 동기하여 상기 피테스트회로에 대한 테스트모드를 설정하는 제1스텝과, 상기 제2클락에 동기하여 상기 테스트 회로에 의해 상기 피테스트회로를 테스트하고, 이 테스트와 병행하여 상기 제3클락에 동기하여 상기 로직 회로에 대한 테스트를 행하는 제2스텝과, 상기 테스트 회로로부터 출력되는 상기 비교결과를 기초로 상기 피테스트회로의 패스·페일판정을 행하는 제3스텝을 행하는 테스트 방법으로, 상기 제1, 제2, 제3스텝의 각 스텝에 있어서, 상기 테스트 회로와 상기 로직 회로를 구별하지 않고 신호를 입력하여 병렬로 테스트를 하도록 하고 있다.
본 발명의 실시예에 있어서의 BISI회로에 있어서, 피테스트회로에 대한 테스트모드를 선택하기 위한 제1클락, 테스트모드 신호, 테스트 데이터 입력신호 및 테스트 리셋트 신호를 입력수단에 입력하면, 이 입력수단내의 TAP컨트롤러에서는, 제1클락에 동기하여 테스트모드 신호 및 테스트 데이터 입력신호로부터 레지스터 제어신호를 생성하고, 이 입력수단내의 제어 레지스터에 부여한다. 제어 레지스터는 테스트 데이터 입력신호를 입력하여 TAP컨트롤러로부터 부여되는 레지스터 제어신호를 기초로 데이터 저장수단에 의해 테스트모드 선택결과를 저장하고, 이 저장한 테스트모드 선택결과를 패턴생성수단 및 비교수단에 부여한다. 데이터 저장수단은 테스트 리셋트 신호에 의해 클리어될때 까지 테스트모드 선택결과를 저장하므로 BIST동작중에 테스트용 입력신호가 중단되거나, 신호내용이 변경되어도 BIST동작은 어떠한 영향을 받지 않는다.
그리고, 제어 레지스터로부터 제1클락에 동기하여 테스트모드 선택결과가 출력되고, 패턴생성수단 및 비교수단에 부여된다. 패턴생성수단에서는 테스트모드 선택결과에 응답하고, 제2클락에 동기하여 테스트패턴을 생성해서 피테스트회로 및 비교수단으로 출력한다. 비교수단에서는 제2클락에 동기하여 피테스트회로의 테스트 결과를 입력하고, 이 테스트 결과와, 패턴생성수단으로부터 부여되는 테스트패턴과의 일치/불일치를 비교하여 이 비교결과를 출력수단에 부여한다. 그러면 출력수단에서는 비교결과를 저장하고, 이를 제2클락에 동기하여 출력한다.
(실시예1)
(구성)
도2은 본 발명의 실시예1을 도시하는 테스트 회로(예를 들면 BIST회로) 개략의 블록구성도이다.
이 BIST회로(1)는 피테스트회로(예를 들면 반도체메모리의 하나인 SDRAM(50))를 테스트하기 위해 이 SDRAM(50)의 커맨드를 생성하는 회로로서, 예를 들면 테스터(65)에 접속하여 이용된다. BIST회로(1)는, 입력수단(예를 들면 BIST제어회로(10))을 갖고, 이 출력측에 패턴생성수단(예를 들면 패턴생성회로(20)) 및 비교수단(예를 들면 데이터 비교기(30))이 접속되어 있다. 또한 데이터 비교기(30)의 출력측에, 출력수단(예를 들면 출력제어회로(40))이 접속되어 있다. 이들 BIST제어회로(10), 패턴생성회로(20), 데이터 비교기(30) 및 출력제어회로(40)는, 예를 들면 동일한 반도체기판에 형성되어 있다.
BIST제어회로(10)는 SDRAM(50)에 대한 테스트모드를 선택하기 위한 데이터(예를 들면 JTAG규격에 준거한 표준 시리얼 인터페이스용의 데이터로서, 테스터(65)로부터 공급되는 40MHz정도의 제1클락인 테스트 클락tck, 테스트모드 신호tms, 테 스트 데이터 입력신호tdi 및 테스트 리셋트 신호trstn)를 입력하고, 테스트 클락tck에 동기하여 그 테스트모드 선택결과인 복수 비트로 이루어지는 BIST제어신호ctrl를 패턴생성회로(20)에 출력하는 회로이다. 본 실시예1의 특징은, 이 BIST제어회로(10)내에 테스트모드 선택결과인 BIST제어신호ctrl를 저장하는 데이터 저장수단(예를 들면 데이터 레지스터(12A))을 배치한 것이다.
패턴생성회로(20)은, BIST제어신호ctrl 및 테스터(65)에서 공급되는 제2클락(예를 들면100MHz이상의 외부 클락exck)을 입력하며, BIST제어신호ctrl에 응답하고 외부 클락exck에 동기하여 테스트패턴(예를 들면 SDRAM(50)의 입력신호인 클락s ck, 복수 비트로 이루어지는 커맨드csb, rasb, casb, web, 복수 비트로 이루어지는 어드레스adr 및 복수 비트로 이루어지는 입력 데이터din)을 생성하고, 그것을 SDRAM(50)에 출력함과 동시에 그 입력 데이터din를 기대치로서 데이터 비교기(30)에 출력하는 회로이다.
커맨드csb, rasb, casb, web중, 제어신호csb는, SDRAM(50)내에 배치된 복수의 메모리 셀 어레이중의 하나를 선택하는 반전 칩셀렉트(chipselect)신호이다. 제어신호rasb는 행 어드레스의 래치 및 그 행 어드레스를 기초로 워드선의 선택이나 메모리셀의 리플레쉬를 행하는 반전 로우 어드레스 스트로브(row addresss strobe)신호이다. 제어신호casb는 열 어드레스의 래치 및 그 열 어드레스를 기초로 비트 선의 선택을 행하여 기록 또는 판독동작을 행하는 반전 칼럼 어드레스 스트로브(colum address strobe)신호이다. 또한, 제어신호web는 행 어드레스, 열 어드레스에서 선택된 메모리셀에 대한 기록/판독 모드를 정하는 반전 라이트 이네이 블(write enable)신호이다.
데이터 비교기(30)는, 외부 클락exck에 동기하여 SDRAM(50)의 테스트 결과인 출력 데이터dout를 입력함과 동시에 BIST제어신호ctrl와 SDRAM(50)에 부여된 테스트패턴(예를 들면 기대치인 복수 비트로 이루어지는 입력 데이터din)을 입력하고, 입력 데이터din와 출력 데이터dout와의 일치/불일치를 비교하여 비교결과compout를 출력제어회로(40)에 출력하는 회로이다.
출력제어회로(40)는 비교결과compout를 입력하여 저장하고, 테스터(65)로부터 입력된 외부 클락exck에 동기하여, 그 비교결과compout에 대응하는 테스트 데이터 출력신호tdo를 테스터(65)에 출력하는 회로이다.
도3은 도2중 SDRAM(50)의 구성 예를 도시하는 개략의 블럭도이다.
이 SDRAM(50)에서는 도2의 패턴생성회로(20)로부터 출력된 커맨드csb, rasb, casb, web가, 커맨드 컨트롤러(51)에 부여되면, 이 커맨드 컨트롤러(51)로부터 클락sck에 동기한 SDRAM전체를 제어하기 위한 복수의 제어신호가 출력된다. 커맨드 컨트롤러(51)의 출력제어신호가 입/출력(이하「Ⅰ/O」라고 한다)컨트롤러(52)와 Ⅰ/0버퍼(53)에 입력되면, 그 Ⅰ/0컨트롤러(52)의 제어에 의해 Ⅰ/0버퍼(53)에 대하여 데이터의 입출력이 행해진다.
도2의 패턴생성회로(20)로부터 출력된 어드레스adr가 입력되면, 내부 행 어드레스카운터(54)의 출력 어드레스에서 지정된 행 어드레스버퍼(55)내에 그 어드레스adr가 저장된다. 저장된 어드레스adr는 행 디코더(58-1)(58-2)에 의해 해독(디코드)되고, 워드 드라이버(59-1)(59-2)에 의해 구동되어 메모리 셀 어레이(61- 1)(61-2)안의 워드선이 선택된다. 또한 입력된 어드레스adr는 내부 열 어드레스카운터(56)의 출력 어드레스에서 지정된 열 어드레스버퍼(57)내에 그 어드레스adr가 저장된다. 저장된 어드레스adr는 열 디코더(60-1)(60-2)에 의해 디코드 되고 메모리 셀 어레이(61-1)(61-2)안의 비트 선이 선택된다. 선택된 워드 선 및 비트 선에 접속된 메모리셀에 대하여 Ⅰ/0버퍼(53)에서 입력된 입력 데이터din의 기록 또는 기억된 데이터의 판독이 행해진다. 판독된 데이터는 센스앰프(62-2)(62-2)에서 증폭된 후 Ⅰ/0버퍼(53)로부터 출력 데이터dout로서 출력된다.
도1은 본 발명의 실시예1에 있어서의 도2의 BIST회로(1)의 내부회로 구성예를 도시하는 개략의 블럭도이다.
BIST제어회로(10)는 TAP컨트롤러(11)을 갖고, 이 출력측에 제어 레지스터(12)가 접속되어 있다. TAP컨트롤러(11)는 시리얼한 테스트클락tck 및 테스트모드신호tms를 입력하고, 레지스터 제어신호(s11)를 제어 레지스트(12)에 접속하는 회로이다. 제어 레지스터(12)는 제어신호(s11)에 의해 제어되며, 시리얼한 테스트 데이터 입력신호tdi 및 테스트 리셋트 신호trstn를 입력하여 기동신호인 논리"H"의 복수 비트의 BIST제어신호ctrl를 생성하고, 내부의 데이터 레지스터(12A)에 저장하여 이 저장한 BIST제어신호ctrl를 패턴생성회로(20) 및 데이터 비교기(30)에 출력하는 회로이다.
패턴생성회로(20)는 BIST제어신호ctrl 및 외부 클락exck을 입력하는 스테이트 머신(21)을 갖고, 이 출력측에 커맨드 생성회로(22), 어드레스 생성회로(23) 및 데이터 생성회로(24)가 접속되어 있다. 스테이트 머신(21)의 입력측에는 버퍼(25) 가 접속되어 있다. 스테이트 머신(21)은 제어 레지스터(12)로부터 부여되는 BIST제어신호ctrl가 "H"가 되면 동작하고, 입력되는 외부 클락exck에 동기하여 복수 종류의 스테이트를 생성하며, 커맨드 생성회로(22), 어드레스 생성회로(23) 및 데이터 생성회로(24)을 제어하기 위한 제어신호를 출력하는 회로이다. 버퍼(25)는 외부 클락exck을 구동하여 클락sck을 SDRAM(50)에 부여하는 회로이다.
스테이트 머신(21)의 제어에 의해 커맨드 생성회로(22)에서 복수 비트의 커맨드csb, rasb, casb, web가 생성되고, 어드레스 생성회로(23)에서 복수 비트의 어드레스adr가 생성되며, 데이터 생성회로(24)에서 복수 비트의 입력 데이터din가 생성되고, 이들의 신호가 테스트패턴으로서 SDRAM(50)에 공급되도록 되어있다.
데이터 비교기(30)는 BIST제어신호ctrl에 의해 동작하고 외부 클락exck에 동기하여 SDRAM(50)의 복수 비트의 출력 데이터dout를 받아들이는 플립풀롭(이하「FF」라고 한다)(31)을 갖고 있다. FF(31)의 출력측에는 데이터 비교용의 2입력의 배타적 논리합 게이트(이하「EXOR」라고 한다)(32) 및 데이터 비교용의 다입력의 EXOR(33)이 종속접속되어 있다. EXOR(32)은 FF(31)에서 받아들인 SDRAM(50)의 복수 비트의 출력 데이터dout와, 데이터 생성회로(24)로부터 부여되는 기대치의 복수 비트의 입력 데이터din를 비교하여, 양쪽 입력이 불일치일 때에는 출력이 "H"가 되고, 양쪽 입력이 일치할 때에는 출력이 "L"이 되는 회로이다. EXOR(32)의 출력측에 접속된 EXOR(33)은 EXOR(32)의 복수의 출력신호의 각각을 비교하여 비교결과compout를 출력제어회로(40)에 출력하는 회로이다.
출력제어회로(40)는 비교결과compout와 시리얼한 테스트 데이터 출력신호tdo 를 입력하는 2입력의 논리합 게이트(이하「OR」라고 한다.)(41)를 갖고, 이 출력측에 출력신호 저장용의 FF(42)가 접속되고 있다. FF(42)는 외부 클락exck에 동기하여 OR(41)의 출력신호를 저장하고 이 저장결과를 OR(41)의 입력측으로 귀환하는 회로로서, 테스트 리셋트 신호trstn에 의해 클리어된다. 비교결과compout의 "H는, 이 출력제어회로(40)에 의해 저장되고, 이 저장내용에 대응하는 시리얼한 테스트 데이터 출력신호tdo가 외부 클락exck에 동기하여 테스터(65)에 출력되도록 되어있다. 여기서 저장내용의 "H"는 테스트 리셋트 신호trstn에 의해서만 클리어된다.
도4는 도1안의 BIST제어회로(10)의 내부회로예를 도시하는 개략의 블럭도다.
BIST회로(10)를 구성하는 TAP컨트롤러(11) 및 제어 레지스터(12)내, TAP컨트롤러(11)는 스테이트 머신(11A), 명령 레지스터(11B) 및 명령 디코더(11C)를 갖고, 제어 레지스터(12)는 데이터 저장수단인 복수 비트의 데이터 레지스터(12A), 복수 비트의 데이터 디코더(12B) 및 3입력의 OR(12C)을 갖고 있다.
즉 TAP컨트롤러(11)에 있어서, 스테이트 머신(11A)은 명령 레지스터(11B)와 제어 레지스터(12)내의 데이터 레지스터(12A)를 제어하기 위해, 테스트 클락tck 및 테스트모드 신호tms를 입력하고, 명령 레지스터(11B)에 부여하는 제어신호(클락신호clock-IR, 쉬프트 신호shift-IR 및 업데이트 신호update-IR)와, 데이터 레지스터(12A)에 부여하는 제어신호(클락 신호clock-DR, 쉬프트 신호shif-DR 및 업데이트 신호update-DR)를 출력하는 회로이다. 명령 레지스터(11B)는 테스트 데이터 입력신호tdi를 입력하고, 스테이트 머신(11A)으로부터 부여되는 제어신호(clock-IR, update-IR)를 기초로 테스트 명령을 저장하는 레지스터이며, 이 출력측에 명령 디 코더(11C)가 접속되어 있다. 명령 디코더(11C)는 테스트 명령을 디코드하여 레지스터 제어신호(s11)를 제어 레지스터(12)에 출력하는 회로이다.
제어 레지스터(12)에 있어서, 데이터 레지스터(12A)는 테스트 데이터입력신호tdi를 입력하고, 스테이트 머신(11A)으로부터 부여되는 제어신호(clock-DR,shift-DR, update-DR) 및 OR(12C)에서 구한 논리합의 제어신호ctrl_or를 기초로 테스트모드 선택결과인 제어 데이터를 저장하는 레지스터로서, 이 출력측에 데이터 디코더(12B)가 접속되어있다. 데이터 디코더(12B)는 제어 데이터를 디코드하여 예를 들면 3비트의 BIST제어신호ctrl(ctrlO, Ctrl1, Ctr12)를 패턴생성회로(20) 및 데이터 비교기(30)에 출력하는 회로로서, 이 출력측에 OR(12C)이 접속되어 있다. OR(12C)은 3비트의 BIST제어신호ctrl(ctrlO, ctrl1, ctrl2)를 입력하여 이 논리합을 구하고 제어신호ctrl_or를 데이터 레지스터(12A)에 출력하는 게이트이다.
도5는 도4안의 복수 비트의 데이터 레지스터(12A)를 구성하는 1비트의 단위 데이터 레지스터(12A-1)의 구성예를 도시하는 블럭도이다.
복수 비트의 데이터 레지스터(12A)는 여러개의 1비트 단위 데이터 레지스터(12A-1)를 갖고, 이들이 쉬프트 데이터 출력측에 종속되어있다. 각 단위 데이터 레지스터(12A-1)는 쉬프트 신호shift-DR를 기초로 데이터 입력과, 전단의 단위 데이터 레지스터(12A-1)로부터의 쉬프트데이터입력의 어느 한쪽을 선택하는 멀티플렉서(이하「MUX」라고 한다)(71)를 갖고, 이 출력측에 FF(72)이 접속되어 있다. FF(72)은, 클락 신호clock-DR을 기초로 MUX(71)의 출력 데이터를 쉬프트하여 이 쉬프트 데이터를 다음단의 단위 데이터 레지스터(12A-1)에 출력하고, 테스트 리셋트 신호trstn의 반전 신호에 의해 리셋트되는 회로로, 이 출력측에 MUX(73)가 접속되어 있다. 이 MUX(73)은 제어신호ctrl_or를 기초로 FF(72)의 출력 데이터와 데이터 출력중 어느 한쪽을 선택하는 회로로, 이 출력측에 FF(74)이 접속되어 있다. FF(74)은 업데이트 신호update_DR를 기초로 MUX(73)의 출력 데이터를 저장하여 이 데이터 출력을 MUX(73)의 입력측으로 귀환하고, 테스트 리셋트 신호trstn의 반전신호에 의해 리셋트되는 회로이다.
이 단위 데이터 레지스터(12A-1)에 있어서, MUX(71)는 쉬프트 신호shift-DR가 "0"일 때, 데이터 입력을 선택하여 FF(72)에 출력하고, 쉬프트 신호shif-DR가 "1"일 때, 전단의 단위 데이터 레지스터(12A-1로)로부터의 쉬프트 데이터 입력을 선택하여 FF(72)에 출력한다. FF(72)는 클락 신호clock-DR를 기초로 MUX(71)의 출력 데이터를 쉬프트하고, 이 쉬프트 데이터를 다음단의 단위 데이터 레지스터(12A-1)에 출력함과 동시에 MUX(73)에 출력한다. MUX(73)는 제어신호ctrl_or가 "0"일 때, 쉬프트 데이터 출력을 선택하여 FF(74)에 출력하고, 제어신호ctrl_or가 "1"일 때, FF(74)의 데이터 출력을 선택하여 이 FF(74)에 출력한다. FF(74)는 업데이트 신호update_DR를 기초로 MUX(73)에서의 데이터를 저장한다. 이들의 MUX(73) 및 FF(74)에 의해 데이터 래치회로가 구성되어 있다.
이와 같이 단위 데이터 레지스터(12A-1)는 제어신호(shift-DR, clock-DR)를 기초로 전단의 단위 데이터 레지스터(12A-1)로부터의 쉬프트 데이터 입력을 쉬프트하여, 다음단의 단위 데이터 레지스터(12A-1)에 순차적으로 보내거나, 업데이트 신호update_DR를 기초로 MUX(73) 및 FF(74)로 이루어지는 데이터 래치회로에 저장된 데이터 출력을 데이터 디코더(12B)에 출력 할 수 있다. 여기서 제어신호ctrl_or가 "1"일 때, FF(72)의 출력 데이터를 받지 않고, MUX(73) 및 FF(74)로 이루어지는 데이터 래치회로에 의해 데이터를 저장하며, 이 저장한 데이터는 테스트 리셋트 신호trstn의 "L"에 의해서만 클리어되고, 이 조건이외에서 재기록하지 않으며, MUX(73) 및 FF(74)로 이루어지는 데이터 래치회로에 의해 항상 데이터를 저장하여 계속해서 출력한다.
(테스트 방법)
도6은 도1∼도5의 BIST회로(1)을 이용한 SDRAM(50)의 테스트 방법예를 도시하는 동작파형도이다. 이 동작파형도에서는 SDRAM(50)의 판독동작의 예가 나타나 있다.
우선 SDRAM(50)을 테스터 하기 위한 기록동작을 간단히 설명한다.
테스터(65)로부터 시리얼한 테스트 클락tck, 테스트모드 신호tms, 테스트 데이터 입력신호tdi 및 외부클락exck을 출력하여 BIST회로(1)에 공급한다. 그러면 BIST회로(1)내에 있어서 테스트클락tck에 동기하여 BIST제어회로(10)에서 복수 비트의 BIST제어신호Ctrl가 출력된다.
이 복수 비트의 BIST제어신호ctrl을 트리거로 하여 패턴생성회로(20)가 동작하고, 외부 클락exck에 동기하여 클락sck, 복수 비트의 커맨드csb,rasb,casb,web,복수 비트의 어드레스adr 및 복수 비트의 입력 데이터din가 생성되며, SDRAM(50)에 공급된다. 공급된 복수 비트의 입력 데이터din는 도3의 메모리 셀 어레이(61-1)(61-2)내의 메모리셀에 순차적으로 기록되어 간다.
다음에 도6을 참조하면서 SDRAM(50)의 판독동작을 설명한다.
도6의 시각t0에 있어서, 테스터(65)에서 BIST회로(1)로, 테스트 클락tck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi를 공급하면, 이 테스트모드 신호tms 및 테스트 데이터 입력신호tdi로부터, 테스트패턴, 어드레스 스캔법 등의 테스트모드를 결정하기 위한 데이터가, BIST제어회로(10)에 입력된다. 테스터(65)로부터 공급된 외부 클락exck은, 패턴생성회로(20)내의 버퍼(25)에 의해 구동되고 그 외부 클락exck에 동기한 클락sck이 출력되어 SDRAM(50)에 부여된다.
시각tl에 있어서 BIST제어회로(10)에서 테스트모드가 선택되고, 이 선택결과에 대응한 복수 비트의 BIST제어신호ctrl의 "H"가, 테스트 클락tck에 동기하여 제어 레지스터(12)에서 출력되며, 패턴생성회로(20) 및 데이터 비교기(30)에 공급된다. 또한 제어 레지스터(12)에서는 제어신호ctrl의 "H"를 받아 OR(12C)로부터 출력되는 제어신호ctrl_or가 "H"가 되고, 데이터 레지스터(12A)에 입력한다. 이것으로 이후에 데이터 레지스터(12A)에서는 BIST제어신호ctrl이 "L"이 될 때까지 그 동안 테스트 클락ck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi에 의존하지 않고 (즉 이들의 입력패턴이 중단되거나 또는 패턴내용이 변경되어도), FF(74)에 데이터가 저장되어 계속하여 출력된다.
시각t2에 있어서 패턴생성회로(20)에서는 BIST제어신호ctrl의 "H"를 트리거로 하여 스테이트 머신(11A)이 외부 클락exck에 동기하여 동작하고, 커맨드 생성회로(22)로 커맨드csb, rasb, casb, web이 생성됨과 동시에 어드레스 생성회로(23)에서 어드레스adr가 생성되며, 이들의 커맨드csb, rasb, casb, web 및 어드레스adr의 테스트패턴이, SDRAM(50)에 부여된다. 또한 데이터 생성회로(24)에서 입력데이터din가 생성되고 SDRAM(50) 및 데이터 비교기(30)에 부여된다.
제어신호csb가 "L", 제어신호rasb가 "L"이 되고, 그 후에 제어신호casb가 "L"이 되면, 도3의 메모리 셀 어레이(61-1)(61-2)에 기록되었던 테스트용 데이터Q1,Q2,Q3,…가 순차적으로 판독되어, 이 출력 데이터dout가 데이터 비교기(30)에 부여된다.
데이터 비교기(30)에서는 BIST제어신호ctrl에 의해 FF31가 동작하고, 이 FF31에 의해 외부 클락exck에 동기하여 출력 데이터dout가 받아들여진다. 받아들여진 출력 데이터dout는, EXOR(32)(33)에 의해 기대치의 입력 데이터din와 비교된다. 출력 데이터dout와 기대치의 입력 데이터din과가 일치 할때에는, EXOR(33)의 비교결과compout가 "L", 불일치 일 때에는 비교결과compout가 "H"가 된다.
시각t3에 있어서, 예를 들면SDRAM(50)의 출력 데이터dout의 Q3이 불량인 경우, 데이터 비교기(30)에 의해 비교결과compout가 "H"가 된다.
시각t4에 있어서, 출력제어회로(40)에서는 비교결과compout를 OR(41)을 통해 입력하여 외부 클락exck에 동기하여 FF(42)에 받아들이고, 이후 이 상태를 유지한다. 또한 외부 클락exck에 동기하여 출력된 테스트 데이터 출력신호tdo를 테스터(65)에 부여한다. 테스터(65)에서는 테스트 데이터 출력신호tdo로 SDRAM(50)의 패스·페일판정을 행할 수 있다.
시각t5에 있어서, 테스터(65)로 테스트 리셋트 신호trstn를 "L"로 함에 따라 데이터 레지스터(12A)내의 FF(72)(74)가 리셋트되고, BIST 제어신호ctrl가 "L"이 된다. 또한 출력제어회로(40)내의 FF(42)이 리셋트되고 테스트 데이터출력신호 do가 "L"이 된다.
시각t6에 있어서 테스터(65)로 테스트 리셋트 신호trstn를 "H"로 함으로써 시각t0에서의 동작을 반복할 수 있다. 여기서 시각t1∼t6의 사이는 데이터 레지스터(12A)내의 FF(74)로 데이터 출력이 유지되고 있기 때문에, 테스트 클락tck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi는, 어떤 입력 상태가 되어도 BIST동작에 영향을 주는 경우는 없다.
(효과)
본 실시예1에 의하면, BIST제어회로(10)내의 데이터 레지스터(12A)에 BIST제어신호ctrl에 의한 데이터 저장 기능을 배치했기 때문에, 테스트 클락tck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi는, 어떠한 입력 패턴이라도 BIST동작에 영향을 주지 않는다. 이에 따라 테스트 클락tck, 테스트모드 신호tms 및 테스트 데이터 입력신호tdi에 대하여 도6의 시각t1∼t6사이에 있어서의 BIST동작중의 테스트용 입력패턴을 고려할 필요가 없으므로, 예를 들면 테스트 효율을 향상시키기 위해 도6의 시간t1∼t6 사이에 다른 회로를 병행하여 테스트하는 경우라도 그것을 하기 위한 테스트용 입력패턴을 일부러 작성하는 필요가 없어 테스트용 입력패턴의 작성이 용이해지는 효과가 있다.
(실시예2)
(구성)
도7은 실시예1의 도1 및 도2의 BIST회로(1)를 탑재한 본 발명의 실시예2를 도시하는 반도체집적회로장치(예를 들면 시스템LSI)의 구성예의 개략 블럭도이다.
이 시스템LSI(1OO)에서는 시스템 전체를 제어하는 컨트롤 칩(110)과, 도2의 SDRAM(50)이 동일한 패키지내에 수용되어 있다. 이 패키지에는 테스터(65)에 접속하기 위한 테스트 단자부(101)가 배치되고 있다. 도시하지 않지만 용도상 필요에 따라 패키지에 다른 외부단자도 배치된다. 테스트 단자부(101)는 예를 들면 5개의 입력 단자pi1∼pi5 및 하나의 출력 단자pol를 갖고 있다.
5개의 입력 단자pi1∼pi5 중, 입력 단자pi1는 제1클락인 테스트 클락tck 및 제3클락clk을 외부로부터 입력하기 위한 공통의 제1클락 단자이고, 입력 단자pi2는 테스트모드 신호 tms 및 제1입력신호in1를 외부로부터 입력하기 위한 공통의 제1입력단자이며, 입력 단자pi3는 테스트 데이터 입력신호tdi 및 제2입력신호in2를 외부로부터 입력하기 위한 공통의 제2입력단자다. 입력 단자pi4는 테스트 리셋트 신호trstn를 외부로부터 입력하기 위한 단자이고, 입력 단자pi5는 모드 신호mode를 외부로부터 입력하기 위한 단자이다. 하나의 출력 단자po1는 내부의 테스트 데이터 출력신호tdo 및 출력신호out를 외부로 출력하기 위한 공통단자이다.
컨트롤 칩(110)은 내부의 테스트 데이터 출력신호tdo또는 출력신호out중 어느 한쪽을 선택하여 외부로 출력하기 위한 셀렉터(111)와, 도1 및 도2의 BIST회로(1)와, 외부 클락exck을 발생하는 클락발생수단(예를 들면 오시레이터(120))과, 시스템 전체를 제어하기 위해 논리처리를 행하는 CPU등의 로직 회로(130)를 갖고 이들이 동일한 반도체기판상에 형성되어 있다.
셀렉터(111)는 출력측이 출력 단자pol에 접속되고, 입력측으로부터 부여되는 테스트 데이터 출력신호tdo와 출력신호out와의 어느 한쪽을 모드 신호mode에 의해 선택하여 출력 단자pol에 출력하는 회로로서, 게이트회로 등으로 구성되어 있다.
BIST회로(1)는 입력 단자pi1에 접속된 테스트 클락tck단자, 입력 단자pi2에 접속된 테스트모드 신호tms단자, 입력 단자pi3에 접속된 테스트 데이터 입력신호tdi단자, 입력 단자p14에 접속된 테스트 리셋트 신호trstn단자, 셀렉터(111)에 접속된 테스트 데이터 출력신호tdo단자 및 외부 클락exck의 입력 단자를 가짐과 동시에 SDRAM(50)의 출력 데이터dout를 입력하는 입력 단자 및 SDRAM(50)의 입력신호(클락sck, 커맨드csb, rasb, casb, web, 어드레스adr 및 입력 데이터din)를 출력하는 단자군을 갖고 있다.
로직 회로(130)는 입력 단자pi1에 접속된 클락clk단자, 입력 단자pi2에 접속된 입력신호in1단자, 입력 단자pi3에 접속된 입력신호in2단자 및 셀렉터(111)에 접속된 출력신호out단자등을 갖고 있다. 이 로직 회로(130)는 테스터(65)로부터 공급되는 테스트용 클락clk에 동기하여 테스트용 입력신호in1, in2의 논리동작을 행하고, 테스트 결과인 출력신호out를 테스터(65)에 출력하는 기능 등을 가지고 있다.
(테스트 방법)
도8은 도7의 시스템LSI(1OO)의 테스트 방법예를 도시하는 동작파형도이다.
테스트가 스타트하고, 스텝ST1에 있어서, 테스터(65)로부터 시스템LSI(1OO)의 입력 단자pi1∼pi3에 대하여 입력신호를 부여한다. 이 입력신호는 로직 회로(130) 및 BIST회로(1)에 대하여 신호를 공급하게 되지만 스텝ST1에서는, 예를 들면 BIST회로(1)에서 의미를 갖는 입력패턴을 부여한다. 즉 테스트 클락tck에 동기하여 테스트모드 신호 tms 및 테스트 데이터 입력신호tdi에 의해, 테스트패턴, 어드레스 스캔 방법등의 테스트모드를 결정하기 위한 데이터가 BIST회로(1)에 입력되고 이 BIST회로(1)가 활성화한다.
스텝ST2에 있어서, 활성화된 BIST회로(1)는 스텝ST1에서의 테스트모드에 따라 오시레이터(120)로부터 공급되는 외부 클락exck에 동기하여 SDRAM(50)에 공급하기 위한 클락sck, 커맨드csb,rasb,casb,web 및 어드레스adr를 생성하고, SDRAM(50) 의 테스트를 행한다. 이 스텝ST2의 기간 동안 BIST회로(1)는 외부 클락exck에 의해서만 동작하고, 다른 입력신호에는 의존하지 않는다 (즉 로직 회로(130)측의 입력신호가 주어져도 동작하지 않는다).
그래서 예를 들면BIST회로(1)와 병행하여 로직 회로(130)의 테스트를 행하기 위해 스텝ST2에 있어서 동시에, 테스터(65)로부터 시스템LSI(1OO)의 입력 단자pi1∼p13에 대하여 입력신호를 부여한다. 이 스텝ST2에서는, 로직 회로(130)에서 의미를 갖는 입력 패턴을 부여하고, 셀렉터(111)는 모드 신호mode에 의해 로직 회로(130)의 출력신호out측을 선택한다. 로직 회로(130)의 테스트를 행하여 이 테스트 결과인 출력신호out를 외부단자po1을 거쳐 테스터(65)에 받아들이고, 로직 회로(130)의 패스·페일판정을 행한다.
스텝ST3에 있어서, 셀렉터(111)는 모드 신호mode에 의해 BIST회로(1)의 테스트 데이터 출력신호out측을 선택한다. SDRAM(50)의 테스트 결과인 테스트 데이터 출력신호tdo를 출력 단자po1를 통해 테스터(65)에 받아들이고, SDRAM(50)의 패스· 페일 판정을 행한다. 그 후 테스터(65)로부터 입력 단자pi4를 통해 BIST회로(1)의 테스트 리셋트 신호trstn을 부여하고, 이 BIST회로(1)를 리셋트하여 테스트를 종료한다.
(효과)
본 실시예2와 같이 실시예1의 BIST회로(1)를 탑재하는 시스템LSI(1OO)에서는 이 BIST회로(1)가 갖는 입력 기능에 의해, 컨트롤 칩(110)내에서 BIST회로(1)의 입력신호(tck,tms,tdi)단자와 로직 회로(130)의 입력신호(clk,in1,in2)단자를, 입력 단자pi1∼pi3에 대하여 공통으로 접속하는 것이 가능하다. 이렇게 함으로써 시스템LSI(1OO)의 필요외부단자수를 삭감할 수 있고, 종래와 같은 셀렉터 등의 배치 장소를 고려하는 필요가 없는 것으로, 레이아웃 면적을 삭감할 수 있고, 종래와 같은 입력측 셀렉터 등에 의한 소자지연이 없는 것으로, 고속으로 테스트가 실현되는 등의 효과를 얻을 수 있는다.
(실시예3)
본 발명은 상기 실시예에 한정되지 않고 여러가지의 변형이 가능하다. 이 변형예인 실시예3로서는, 예를 들면 다음의 (i)- (iii)과 같은 것이 있다.
(i)도5에 있어서, 데이터 레지스터(12A)내에 설정된 데이터 래치회로는 MUX(73) 및 FF(74)에 의해 구성되지만, 예를 들면 MUX(73)를 생략하고, 제어신호ctrl_or와 업데이트 신호update_DR를 2입력의 논리곱 (이하「AND」라고 함)게이트에 입력하고, 이 AND게이트의 출력신호를 FF(74)의 클락입력단자에 입력함과 동시에 이 FF(74)의 데이터 입력 단자를 이 FF(74)의 데이터 출력 단자에 접속하고, 업 데이트 신호update_DR을 AND논리로 게티드클락으로 하는 방법에서도 데이터를 저장 할 수 있다.
(ii)도7에서는 BIST회로(1)와 로직 회로(130)단체와의 병렬 테스트의 예를 도시했지만 BIST회로(1)와 여러개의 로직 회로와의 병렬 테스트에도 적용가능하다.
(iii)피테스트회로로서 SDRAM(50)을 사용했지만, 본 발명은, SRAM, FlashRoM, P2ROM등의 다른 반도체메모리나, 혹은 로직 회로등의 단도체집적회로라는 여러가지의 피테스트회로에 적용할 수 있다.
제1발명의 테스트 회로에 의하면, 입력수단을 구성하는 제어 레지스터내에 데이터 저장수단을 배치했기 때문에 입력되는 제1클락, 테스트모드 신호 및 테스트 데이터입력신호는, 어떠한 테스트용 입력패턴이라도 BIST동작에 영향을 주지 않는다. 이에 따라 제1클락, 테스트모드 신호 및 테스트 데이터 입력신호에 대해 BIST동작중의 테스트용 입력패턴을 고려하는 필요가 없으므로, 예를 들면 테스트 효율을 향상시키기 위해 다른 회로를 병행하여 테스트하는 경우라도 그것을 위한 테스트용 입력패턴을 일부러 작성하는 필요가 없어 테스트용 입력패턴의 작성이 용이하게 된다는 효과가 있다.
제2발명의 반도체집적회로장치에 의하면, 입력수단내의 데이터 저장수단의 기능에 의해 테스트 회로에 있어서의 복수의 입력신호단자와 로직 회로에 있어서의 복수의 입력신호단자를, 테스트 단자부에 대해 공통으로 접속하는 것이 가능하다. 이것으로 반도체집적회로장치의 필요외부단자수를 삭감할 수 있고, 종래와 같은 셀렉터 등의 배치 장소를 고려하는 필요가 없기 때문에 레이아웃 면적을 삭감할 수 있으며, 종래와 같은 입력측 셀렉터 등에 의한 소자지연이 없기 때문에 고속의 테스트를 실현할 수 있다는 효과를 얻을 수 있다.
제3발명의 테스트 방법에 의하면, 제1, 제2, 제3의 스텝의 각스텝에 있어서, 테스트 회로와 로직 회로를 구별 하지 않고 테스트용의 신호를 입력하며, 이 테스트 회로와 로직 회로와를 교대로 바꾸어 병행하여 테스트를 행할 수 있으므로 테스트 효율을 향상할 수 있다.

Claims (4)

  1. 피테스트회로에 대한 테스트모드를 선택하기 위한 제1클락, 테스트모드 신호, 테스트 데이터 입력신호 및 테스트 리셋트 신호를 입력하고, 상기 제1클락에 동기하여 상기 테스트모드 선택결과를 출력하는 입력수단과,
    제2클락 및 상기 테스트모드 선택결과를 입력하여 상기 테스트모드 선택결과에 응답하고, 상기 제2클락에 동기하여 테스트패턴을 생성해서 상기 피테스트회로에 출력하는 패턴생성수단과,
    상기 제2클락 상기 테스트모드 선택결과 및 상기 테스트패턴을 입력하고, 상기 제2클락에 동기하여 상기 피테스트회로의 테스트 결과를 입력하고, 상기 테스트 결과와 상기 테스트패턴과의 일치/불일치를 비교하는 비교수단과,
    상기 비교수단의 비교결과 및 상기 제2클락을 입력하여 상기 비교결과를 저장하고, 상기 제2클락에 동기하여 출력하는 출력수단을 구비한 테스트 회로에 있어서,
    상기 입력수단은,
    상기 제1클락에 동기하여 상기 테스트모드 신호 및 상기 테스트 데이터 입력신호로부터 레지스터 제어신호를 생성해서 출력하는 테스트 액서스 컨트롤러와,
    상기 테스트 데이터 입력신호를 입력하고, 상기 테스트 액서스 컨트롤러로부터 부여되는 상기 레지스터 제어신호를 기초로 상기 테스트모드 선택결과를 저장하며, 이 저장한 테스트모드 선택결과가 상기 테스트 리셋트 신호에 의하여 클리 어되는 데이터 저장수단을 갖는 제어 레지스터를 구비한 것을 특징으로 하는 테스트 회로.
  2. 제 1항에 있어서,
    상기 제어 레지스터는,
    상기 테스트 데이터 입력신호를 입력하고, 상기 테스트 액서스 컨트롤러로부터 부여되는 상기 레지스터 제어신호를 기초로 상기 테스트모드 선택결과를 저장하며, 이 저장한 테스트모드 선택결과가 상기 테스트 리셋트 신호에 의해 클리어되는 데이터 레지스터와,
    상기 데이터 레지스터에 저장된 상기 테스트모드 선택결과를 디코드 하여 테스트 제어신호를 생성하고, 이 테스트 제어신호를 상기 패턴생성수단 및 상기 비교수단에 부여하는 데이터 디코더를 갖는 것을 특징으로 하는 테스트 회로.
  3. 반도체기판상에 형성된 제 1항 또는 제 2항에 기재한 테스트 회로와,
    상기 반도체기판위로 형성되어, 제3클락, 제1입력신호 및 제2입력신호를 입력하고, 상기 제3클락에 동기하여 신호의 논리처리를 행하며, 이 논리처리 결과인 출력신호를 출력하는 로직 회로와,
    상기 제1클락 및 상기 제3클락을 외부로부터 입력하기 위한 공통의 제1클락 단자와, 상기 테스트모드 신호 및 상기 제1입력신호를 외부로부터 입력하기 위한 공통의 제1입력단자와, 상기 테스트 데이터 입력신호 및 상기 제2입력신호를 외부로부터 입력하기 위한 공통의 제2입력단자를 갖는 테스트 단자부를 구비한 것을 특징으로 하는 반도체집적회로장치.
  4. 제 3항에 기재한 반도체집적회로장치를 이용하여,
    상기 제1클락에 동기하여 상기 피테스트회로에 대한 테스트모드를 설정하는 제1스텝과,
    상기 제2클락에 동기하여 상기 테스트 회로에 의해 상기 피테스트회로를 테스트하고, 이 테스트와 병행하고 상기 제3클락에 동기하여 상기 로직 회로에 대한 테스트를 행하는 제2스텝과,
    상기 테스트 회로로부터 출력되는 상기 비교결과를 기초로 상기 피테스트회로의 패스·페일판정을 행하는 제3스텝을 행하는 테스트 방법으로서,
    상기 제1, 제2, 제3의 스텝의 각 스텝에 있어서, 상기 테스트 회로와 상기 로직 회로를 구별하지 않고 신호를 입력하여 병렬로 테스트를 행하는 것을 특징으로 하는 테스트 방법.
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