JP2003208331A - デュアル・モードａｓｉｃｂｉｓｔ制御装置 - Google Patents

デュアル・モードａｓｉｃｂｉｓｔ制御装置

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JP2003208331A
JP2003208331A JP2002298463A JP2002298463A JP2003208331A JP 2003208331 A JP2003208331 A JP 2003208331A JP 2002298463 A JP2002298463 A JP 2002298463A JP 2002298463 A JP2002298463 A JP 2002298463A JP 2003208331 A JP2003208331 A JP 2003208331A
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Michael C Dorsey
マイケル・シイ・ドーシイ
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Abstract

(57)【要約】 【課題】 集積回路デバイス上で組込み形自己試験
（「ＢＩＳＴ」）を実行するための方法および装置を提
供すること。 【解決手段】 より具体的に言えば、第１の態様で、デ
ュアル・モードＢＩＳＴ制御装置は、論理組込み形自己
試験（「ＬＢＩＳＴ」）領域とメモリ組込み形自己試験
（「ＭＢＩＳＴ」）領域の両方を含む。ＬＢＩＳＴ領域
は、ＬＢＩＳＴを実行しその結果を格納することのでき
るＬＢＩＳＴエンジンと、多重入力シグネチャ・レジス
タ（「ＭＩＳＲ」）を含む。ＭＢＩＳＴ領域は、ＭＢＩ
ＳＴを実行できるＭＢＩＳＴエンジンを含む。第２の態
様では、本発明には集積回路デバイス上でＢＩＳＴを実
行するための方法が含まれる。この方法は、デュアル・
モードＢＩＳＴ制御装置を外部からリセットすること、
デュアル・モードＢＩＳＴ制御装置からＬＢＩＳＴおよ
びＭＢＩＳＴのうち少なくとも１つを実行すること、な
らびに実行されたＢＩＳＴの結果を取得することを含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特定用途向け集積
回路（application specific integrated circuit:「Ａ
ＳＩＣ」）の組込み形自己試験（built-in self-testin
g:「ＢＩＳＴ」）に関し、より詳細には、デュアル・モ
ードＢＩＳＴ制御装置に関する。
【０００２】
【従来の技術】コンピュータ・チップの進化に伴い、一
般に、より複雑な集積回路が絶えず生み出されている。
製造業者は、より小型の集積回路構成要素をより小さな
面積の中により多く組み込もうと努力を続けている。こ
の努力により、設計、製造、および試験を含むいくつか
の分野でその技術が進んでいる。集積回路が複雑になる
ほど試験が困難になり、これは、それを組み込むコンピ
ュータ・チップ、すなわち「デバイス」でも同様であ
る。
【０００３】集積回路デバイスの試験が困難であること
による影響を受けるのは、製造業者だけではない。チッ
プの供給業者は、仕様に合ったチップを販売するために
頻繁に製造業者と連絡を取る。製造業者が、適用可能な
品質基準を確実に満たすためにデバイスを試験したいの
と同様に、供給業者も販売するデバイスが設定した基準
を満たしたものであることを保証する必要がある。この
共通の問題によって、業界では集積回路デバイスを試験
するためのいくつかの従来の方法が開発されてきた。
【０００４】集積回路を試験するための一方法が「組込
み形自己試験」、すなわち「ＢＩＳＴ」である。ＢＩＳ
Ｔでは、デバイスの機能を提供する「コア」集積回路に
加えて、試験専用の集積回路がデバイスに含まれる。こ
の意味で、この試験機能は集積回路デバイスへの「組込
み」型であると言える。ＢＩＳＴ回路は、所定の信号を
受け取るとコア集積回路を試験し、設計どおりに機能す
るかどうかを指示する。この意味で集積回路は、外部で
生成された試験信号を受け取ったときにそれ自体で試験
を実行することから、自己試験型と言える。
【０００５】ＢＩＳＴには、少なくとも２つのバリエー
ションがある。その１つが「メモリ」ＢＩＳＴ、すなわ
ち「ＭＢＩＳＴ」であり、もう１つが「論理」ＢＩＳ
Ｔ、すなわち「ＬＢＩＳＴ」である。ＭＢＩＳＴはデバ
イスのメモリ構成要素を試験し、ＬＢＩＳＴはデバイス
の論理を試験する。Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏ
ｎ Ｇｒｏｕｐ（「ＪＴＡＧ」）と呼ばれる業界グルー
プが、テスト時の集積回路デバイスとのインターフェー
スに関する業界基準を開発した。ＪＴＡＧ基準は、ＢＩ
ＳＴのどちらのバリエーションでも使用されている。集
積回路デバイスは、ＪＴＡＧの「タップ制御装置」で製
造される。次にデバイスは、ライブ・システムで試験さ
れるか、またはチップ・テスタに配置される。ライブ・
システムまたはチップ・テスタは、ＪＴＡＧタップ制御
装置に入力されるＪＴＡＧ ＢＩＳＴ信号を生成し、Ｂ
ＩＳＴを開始する。ＬＢＩＳＴおよびＭＢＩＳＴは、別
々に使用しても一緒に使用してもよい。次にＢＩＳＴの
結果は、デバイスが機能しているかどうかおよびその程
度について、オペレータ（ライブ・システムの場合）、
あるいは供給業者または製造業者（チップ・テスタの場
合）に伝えられる。
【０００６】ＢＩＳＴには多くの利点や多くの用途があ
るが、欠点もいくつかある。ＢＩＳＴを実施する際の論
理および配線が、デバイスのダイ上の貴重な「表面積」
を占領してしまう。また、デバイス構成要素の配置やそ
れらの間の接続ルーティングも複雑になる。このように
複雑になる理由の１つは、ＢＩＳＴを実施する論理およ
び回路がダイ全体にわたって分布していることである。
他の理由は、設計プロセスにおいて、ＬＢＩＳＴおよび
ＭＢＩＳＴが別々の「モジュール」、すなわちそれらの
機能によって定義されたブラック・ボックスとして設計
されることである。他の理由は、ＬＢＩＳＴおよびＭＢ
ＩＳＴが異なる時間領域内で動作し、別々のクロック信
号を必要とすることである。さらにＬＢＩＳＴは、ＡＳ
ＩＣの異なる部分が通常は異なる周波数で動作し、領域
間の信号によってＬＢＩＳＴ結果を無効にするタイミン
グ違反を引き起こす可能性があるという事実によって、
さらに複雑なものとなる。
【０００７】
【発明が解決しようとする課題】本発明の一目的は、そ
の多くの態様において、集積回路デバイス上で組込み形
自己試験（「ＢＩＳＴ」）を実行する方法および装置を
提供することである。
【０００８】
【課題を解決するための手段】本発明の第１の態様には
デュアル・モードＢＩＳＴ制御装置が含まれる。デュア
ル・モードＢＩＳＴは、論理組込み形自己試験（「ＬＢ
ＩＳＴ」）領域とメモリ組込み形自己試験（「ＭＢＩＳ
Ｔ」）領域の両方を含む。ＬＢＩＳＴ領域は、ＬＢＩＳ
Ｔを実行できるＬＢＩＳＴエンジンと、ＬＢＩＳＴの実
行によって生成されるＬＢＩＳＴシグネチャ・レジスタ
（「ＭＩＳＲ」）を含む。ＭＢＩＳＴ領域は、ＭＢＩＳ
Ｔを実行できるＭＢＩＳＴエンジンを含む。第２の態様
では、本発明には集積回路デバイス上でＢＩＳＴを実行
するための方法が含まれる。この方法は、デュアル・モ
ードＢＩＳＴ制御装置を外部からリセットすること、デ
ュアル・モードＢＩＳＴ制御装置からＬＢＩＳＴおよび
ＭＢＩＳＴのうち少なくとも１つを実行すること、なら
びに実行されたＢＩＳＴの結果を取得することを含む。
【０００９】
【発明の実施の形態】本発明は、同じ要素が同じ参照番
号で識別される添付の図面と共に、以下の記述を参照す
ることによって理解される。
【００１０】本発明は様々な修正および代替形式が可能
であるが、そのうちの特有の実施形態について図面で例
を挙げて示し、本明細書で詳細に説明する。ただし、特
有の実施形態についての本明細書の説明は、本発明を開
示された特定の形式に限定することを意図するものでは
なく、その反対に、添付の特許請求の範囲によって定義
された本発明の精神および範囲を逸脱することのないす
べての修正、等価、代替をカバーすることを意図するも
のである。
【００１１】次に、本発明の例示的実施形態について説
明する。本明細書では、理解しやすいように実際の実装
のすべての特徴は説明しない。もちろん、こうした実際
の実施形態の開発においては、開発者特有の目標を達成
するために、システム関連および業務関連の制約を満た
すなどの、個々の実装によって異なる実装特有の決定を
数多く下さなければならないことを理解されよう。さら
に、こうした開発努力は、たとえ複雑かつ時間のかかる
ものであっても、本開示の恩恵を受ける当分野の通常の
技術者に課せられた日常業務であることを理解されよ
う。
【００１２】図１は、本発明に従って構築および操作さ
れるデュアル・モード組込み形自己試験（「ＢＩＳ
Ｔ」）制御装置１００を概念的に示す図である。例示さ
れた実施形態では、制御装置１００が、論理ＢＩＳＴ
（「ＬＢＩＳＴ」）エンジン１１０と、メモリＢＩＳＴ
（「ＭＢＩＳＴ」）エンジン１２０と、ＬＢＩＳＴシグ
ネチャ１３０と、ＭＢＩＳＴシグネチャ１４０を、ＬＢ
ＩＳＴ領域１６０およびＭＢＩＳＴ領域１７０内に別々
に含む。一部の実施形態では、従来の実施に従って、Ｍ
ＢＩＳＴシグネチャ１４０が省略される場合があること
に留意されたい。ＬＢＩＳＴシグネチャ１３０およびＭ
ＢＩＳＴシグネチャ１４０は、以下でより詳細に論じる
ように、レジスタなどのＢＩＳＴ制御装置１００のメモ
リ要素のコンテンツである。
【００１３】制御装置１００は、集積回路デバイス、す
なわち特定用途向け集積回路（「ＡＳＩＣ」）１５０の
一部を含む。ＡＳＩＣ １５０は、試験インターフェー
ス１８０、好ましくはＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉ
ｏｎ Ｇｒｏｕｐ（「ＪＴＡＧ」）タップ制御装置を含
み、これを介してデュアル・モードＢＩＳＴ制御装置１
００のＢＩＳＴを呼び出すことが可能であり、従来の実
施によればこれを介して結果を戻すことができる。ＡＳ
ＩＣ １５０は、好ましくは同期ランダム・アクセス・
メモリ（「ＳＲＡＭ」）である１つまたは複数のメモリ
構成要素１９０、およびデュアル・モードＢＩＳＴ制御
装置１００のＢＩＳＴによって試験される複数のタイミ
ング領域１９５ａ〜ｄ内の組合せ論理も含む。
【００１４】デュアル・モードＢＩＳＴ制御装置１００
は３つの周波数領域を含み、その１つがＬＢＩＳＴ領域
１６０内、１つがＭＢＩＳＴ領域１７０内、３つ目では
試験インターフェース１８０からの信号が動作する領域
内である。一特定実施形態では、ＬＢＩＳＴ領域１６０
が１０ＭＨｚクロック信号で動作し、ＭＢＩＳＴ領域１
７０が７５ＭＨｚクロック信号で動作し、第３の領域は
ＪＴＡＧ基準に従って１０ＭＨｚクロック信号で動作す
る。この特定実施形態では、７５ＭＨｚクロック信号は
以下でより詳細に論じるように、１５０ＭＨｚクロック
信号を分周することによって取得され、１０ＭＨｚ Ｌ
ＢＩＳＴクロック信号は１０ＭＨｚ ＪＴＡＧクロック
信号に基づいて生成される。
【００１５】一特定実施形態では、ＬＢＩＳＴクロック
信号（図示せず）は、ＬＢＩＳＴに含まれる任意の論理
の最低周波数で動作する。これは、試験的な組合せ論
理、たとえばタイミング領域１９５ａ〜ｄまたは制御論
理すなわち試験インターフェース１８０内の組合せ論理
を含む。典型的には、ＡＳＩＣコアの組合せ論理は、タ
イミング領域１９５ａ〜ｄなどの異なるタイミング領域
を定義する、いくつかの異なる周波数で動作する。これ
らの周波数は、制御論理で使用されるものによって異な
る場合がある。たとえば、試験インターフェース１８０
がＪＴＡＧ基準に従って１０ＭＨｚで動作する実施形態
の場合、タイミング領域１９５ａは１５０ＭＨｚで動作
し、タイミング領域１９５ｂ〜ｄは６６ＭＨｚから１３
３ＭＨｚまでの範囲の様々な周波数で動作する。この特
定実装では、ＬＢＩＳＴエンジン１１０によって実行さ
れるＬＢＩＳＴは、すべてのタイミング領域１９５ａ〜
ｄで、タイミング・エラーを避けるために最も低い周波
数である１０ＭＨｚで動作することになる。したがっ
て、この特定実施形態は、すべてのタイミング領域に渡
ってタイミングの整合性を保つと同時に、任意の所与の
ＡＳＩＣでＬＢＩＳＴを実施するのに必要なＬＢＩＳＴ
エンジン１１０の数を減らすために、低いＬＢＩＳＴを
使用する。ただし、これは本発明の実施に必要なもので
はなく、一部の実施形態では、タイミング領域に渡るタ
イミング違反の問題に対処するためにこの態様を従来の
技法に置き換えることができる。
【００１６】デュアル・モードＢＩＳＴ制御装置１００
がＬＢＩＳＴとＭＢＩＳＴの両方を実行できることか
ら、すべてのＢＩＳＴ機能を１つの場所に集中させるこ
とができる。したがって、ＡＳＩＣ １５０のＢＩＳＴ
機能を単一のモジュールで設計することができる。ＭＢ
ＩＳＴ領域１７０用のクロック信号が実装される方法が
この特徴を容易にしていることに留意されたい。さら
に、ＢＩＳＴ機能は通常ＡＳＩＣ １５０の中央に配置
するように設計することができる。この特徴は、たとえ
ばメモリ構成要素１９０、タイミング領域１９５ａ〜ｄ
内の論理、および接続ルーティングなどの他の構成要素
の配置も容易にする。本開示の恩恵を受ける当分野の技
術者であれば理解されるように、メモリ構成要素１９０
は、典型的にはＡＳＩＣ １５０の他の構成要素に比べ
て大きい。したがって、これを配置することによって、
他の構成要素、たとえばデュアル・モードＢＩＳＴ制御
装置１００のＡＳＩＣ １５０上の位置が指定されてし
まう傾向がある。したがって一部の実施形態では、デュ
アル・モードＢＩＳＴ制御装置１００を、ＡＳＩＣ １
５０の中央位置に配置しない場合がある。ただしたいて
いの設計技法では、結果的にメモリ構成要素を、図１に
示されるように当該ＡＳＩＣ １５０のコーナーに配置
することになる。したがってデュアル・モードＢＩＳＴ
制御装置１００を中央位置に配置することができる。
【００１７】ＬＢＩＳＴ領域１６０の一特定実施形態
が、図２に概念的に示される。この一特定実施形態で
は、ＬＢＩＳＴエンジン１１０がＬＢＩＳＴ状態マシン
２１０およびパターン発生器２３０を含む。ＬＢＩＳＴ
領域１６０は、多重入力シグネチャ・レジスタ（multip
le input signature resister:「ＭＩＳＲ」）２２０も
含む。ＭＩＳＲ ２２０のコンテンツは、図１のＬＢＩ
ＳＴシグネチャ１３０である。パターン発生器２３０
は、より精密に言えば、擬似ランダム・パターン発生器
（pseudo random pattern generator:「ＰＲＰＧ」）で
ある。例示された実施形態では、ＬＢＩＳＴエンジン１
１０は、パターン発生器２３０用のベクトル・カウント
およびＰＲＰＧシードを備えたＣＯＮＦＩＧＵＲＡＴＩ
ＯＮ信号によって外部から構成される。ＬＢＩＳＴエン
ジン１１０は、試験インターフェース１８０を介して受
け取った６６ビット信号によって構成され、この信号で
は３２ビットにベクトル・カウントが含まれ、３３ビッ
トにＰＲＰＧシードが含まれる。したがってパターン発
生器２３０は、概してＬＢＩＳＴエンジン１１０と同様
にプログラム可能である。ただし本発明はそのように限
定されるものではなく、ＬＢＩＳＴエンジン１１０の構
成に他の技法を使用することも可能である。たとえば代
替実施形態では、これらの値をハードコード化または固
定化することができる。
【００１８】例示された実施形態では、ＬＢＩＳＴエン
ジン１１０にはＡＳＩＣ １５０でのスキャン・チェー
ン長さも与えられる。この特定実施形態では、この値は
ＡＳＩＣ １５０の最も長いスキャン・チェーン長さよ
りも長くハードワイヤされる。この値はＡＳＩＣ １５
０のそれぞれの実装で異なってよく、ＡＳＩＣ供給業者
によってコード化されてよい。さらに一部の代替実施形
態では、この値を試験インターフェース１８０を介して
ＬＢＩＳＴエンジン１１０に提供することができる。
【００１９】次に図３に進むと、ＬＢＩＳＴ状態マシン
２１０には、リセット状態３１０、開始状態３２０、ス
キャン状態３３０、ステップ状態３４０、および完了状
態３５０という５つの主な状態がある。ＬＢＩＳＴ状態
マシン２１０は、どのような状態にあるかに関わらず、
外部リセット信号がアサートされると必ずリセット、す
なわちリセット状態３１０に移行する。リセット状態３
１０に移行すると、ＭＩＳＲ ２２０およびパターン発
生器２３０が開始される。ＬＢＩＳＴ状態マシン２１０
は、ＬＢＩＳＴ ＲＵＮ信号が受け取られるまでリセッ
ト状態３１０のままであり、信号が受け取られると開始
状態３２０に移行する。開始状態３２０では、ＬＢＩＳ
ＴはＬＢＩＳＴで使用される様々な信号を開始する。た
とえば、ＣＯＵＮＴＥＲ、ＣＯＭＰＬＥＴＥ、およびＥ
ＲＲＯＲ信号が開始されるが、その機能については以下
でより詳細に論じる。次にＬＢＩＳＴ状態マシン２１０
は自動的にスキャン状態３３０に移行し、スキャン状態
３３０とステップ状態３４０の間を繰返し循環し始め
る。初期の循環では、スキャン状態３４０はスキャン・
チェーン（図示せず）をフラッシュし、例示された本発
明ではスキャン・チェーンのフラッシュ後まで、ＭＩＳ
Ｒ ２２０はロードされないことに留意されたい。
【００２０】スキャン状態３３０およびステップ状態３
４０を合わせて、実際のＬＢＩＳＴを含む。ＬＢＩＳＴ
状態マシン２１０は、外部リセット信号によってリセッ
トされるまで、またはＬＢＩＳＴが完了するまで、スキ
ャン状態３３０とステップ状態３４０との間を循環す
る。ＬＢＩＳＴは、外部リセット信号を介してリセット
されなければ繰返し実行可能である。ＬＢＩＳＴ状態マ
シン２１０は、完了状態３５０に入るまでに、スキャン
状態３３０とステップ状態３４０との間をベクトル・カ
ウントに基づいた回数だけ循環する。前述のように、例
示された実施形態では、ベクトル・カウントは外部から
構成される。例示された実施形態のＬＢＩＳＴ状態マシ
ン２１０は、スキャン状態３３０とステップ状態３４０
との間を、パターン発生器２３０のカウントがベクトル
・カウントと等しくなるまで循環する。ただし代替実施
形態では、代替方法で、ベクトル・カウントに基づいた
数だけ循環することができる。
【００２１】ＬＢＩＳＴが外部からリセットされること
なく完了すると、ＬＢＩＳＴ状態マシン２１０は完了状
態３５０に移行する。完了状態３５０では、ＬＢＩＳＴ
エンジン１１０が「ＢＩＳＴ完了」インジケータ信号Ｃ
ＯＭＰＬＥＴＥを送信する。ＣＯＭＰＬＥＴＥインジケ
ータ信号は、結果が「新規」である、すなわち以前の実
行からでなく現行のＬＢＩＳＴからのものであることも
示す。本発明の一態様によれば、インジケータ信号ＣＯ
ＭＰＬＥＴＥは、ＬＢＩＳＴシグネチャ１３０でＬＢＩ
ＳＴが完了したことを示すために、ＭＩＳＲ ２２０で
指定されたビットをセットする。したがってＬＢＩＳＴ
シグネチャ１３０には、ＬＢＩＳＴが完了したかどうか
の指示が含まれる。ＬＢＩＳＴエンジン１１０は、パタ
ーン発生器２３０が非常に望ましくない「すべてゼロ状
態」になったことを示すエラー信号ＥＲＲＯＲも送信す
る。さらに本発明の一態様によれば、ＥＲＲＯＲ信号
は、このエラー条件がＬＢＩＳＴ中に発生したことをＬ
ＢＩＳＴシグネチャ１３０で示すために、ＭＩＳＲ ２
２０で指定されたビットを設定する。本発明の代替実施
形態では、本発明のこれらの態様を実施しないことを選
択した場合、ＬＢＩＳＴシグネチャ１３０の「完了」指
示および「エラー」指示のうち１つまたは両方を省略で
きることに留意されたい。
【００２２】例示された実施形態では、ＭＩＳＲ ２２
０は図４に示された３２ビット・レジスタである。ＭＩ
ＳＲ ２２０は、ＬＢＩＳＴ状態マシン２１０がスキャ
ン中にリセットおよびシフトした場合に開始される。Ｍ
ＩＳＲ ２２０は、当分野で知られた任意の技法を使用
して実装可能である。ただし前述のように、例示された
実施形態では、ＬＢＩＳＴが完了／新規であることを示
すために１ビット、たとえばビットＢ３２が使用され、
エラー条件が発生したことを示すために１ビット、たと
えばビットＢ３３が使用される。さらに本発明の他の態
様によれば、ＭＩＳＲ ２２０に格納されたＬＢＩＳＴ
シグネチャ１３０が、以前の実行の結果ではなく新しい
かまたは有効であることを示すために、ＭＩＳＲ ２２
０の完了ビット、たとえばビットＢ３２が使用される。
たとえばこのビットは、ＬＢＩＳＴ状態マシン２１０が
リセット状態３１０に入りＭＩＳＲ ２２０が開始され
たときに消去され、その後ＬＢＩＳＴ状態マシン２１０
が完了状態３５０に入ったときに設定されることが可能
である。ＭＩＳＲ ２２０は、サイズが３２ビット以外
のレジスタを使用して実装できることに留意されたい。
その後、ＬＢＩＳＴが完了した後に、合格／不合格の結
果を確立するために、ＭＩＳＲ ２２０のビットＢ３１
〜Ｂ０に保持された論理パターンと知られたパターンと
を外部から比較することができる。
【００２３】例示された実施形態では、パターン発生器
２３０は、図５に示された、当分野で知られているよう
な３１ビットの線形フィードバック・シフト・レジスタ
（linear feedback shift register：「ＬＦＳＲ」）と
して実装される。パターン発生器２３０は、当分野で知
られた任意の好適な技法を使用して実装可能である。た
だし、例示された実施形態では、パターン発生器２３０
は、ＬＢＩＳＴ状態マシン２１０がリセット状態３１０
に入ると、外部から構成されたＰＲＰＧシードに対して
開始される。ＬＦＳＲの選択出力は、スキャン・パター
ンを従来の様式でスキャン・チェーン（図示せず）の入
力に供給する。スキャン中、ＬＦＳＲは最上位ビット
（「ＭＳＢ」）Ｂ３０から最下位ビット（「ＬＳＢ」）
Ｂ０へ連続的にシフトする。
【００２４】本発明の他の態様によれば、パターン発生
器２３０が実装されるＬＦＳＲのコンテンツと、ＭＩＳ
Ｒ ２２０が実装されるレジスタは、障害がエイリアシ
ングによって偽装されるのを防ぐために、異なる基本多
項式を使用して発生する。例示された実施形態のＬＦＳ
Ｒのコンテンツは、３１ビットの基本多項式ｘ３１＋ｘ
３＋１に基づき、ＭＩＳＲ ２２０のコンテンツが３２
ビットの基本多項式ｘ ３２＋ｘ２８＋ｘ＋１に基づいて
いる。パターン発生器２３０がすべてゼロ状態に入る
と、エラー・インジケータが起動してＭＩＳＲ ２２０
のビットＢ３３に格納される。この特定実施形態では、
ＬＦＳＲの偶数出力（ビットＢ２６からＢ ０）がそれぞ
れスキャン・チェーン１から２３の入力にスキャン・パ
ターンを供給する。ＭＩＳＲ ２２０は、スキャン・オ
ペレーション中に奇数レジスタ・ビットＢ７からＢ３１
およびビットＢ０へのＥＸＣＬＵＳＩＶＥ−ＯＲを実行
する入力を有する。ただし代替実施形態では、本発明の
この態様を省略することができる。
【００２５】ＬＢＩＳＴエンジン１１０は、２つのレベ
ル・センシティブ・スキャン・デバイス（level sensit
eive scan device：「ＬＳＳＤ」）クロック信号をコア
９００内のレベル・センシティブ・スキャン・デバイス
（図示せず）に送信する。これらのクロック信号は通常
２つとも低いが、ＬＢＩＳＴ状態マシン２１０がスキャ
ン状態３３０にある場合は交互に高パルスになる。スキ
ャン・チェーンがフラッシュした後、ＭＩＳＲ ２２０
（図２に図示）がスキャン・データを収集する。ＬＢＩ
ＳＴエンジン１１０は２つのクロック信号ＬＢＩＳＴ＿
ＳＴＥＰ＿ＣＬＫＣおよびＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬ
ＫＥも出力する。ステップ・クロック信号ＬＢＩＳＴ＿
ＳＴＥＰ＿ＣＬＫＣは、実際には３つの信号ＬＢＩＳＴ
＿ＳＴＥＰ＿ＣＬＫＣ１、ＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬ
ＫＣ２、およびＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬＫＣ３を含
む。ＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬＫＥクロック信号は、
通常高く、コア９００のコア論理クロック信号スプリッ
タ（図示せず）を介して、ＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬ
ＫＣ１をコア・ラッチ（図示せず）まで使用可能にす
る。ＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬＫＣ２は、低電力レジ
スタ・アレイ（「ＬＰＲＡ」）ラッパー９０５のクロッ
ク信号スプリッタ（図示せず）を介して、ＬＢＩＳＴ＿
ＳＴＥＰ＿ＣＬＫＥクロック信号によって使用可能にな
る。ＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬＫＥクロック信号は、
メモリ構成要素１５０用のラッパー、すなわちＳＲＡＭ
ラッパー９１０のクロック信号スプリッタ（図示せず）
を介して、ＬＢＩＳＴ＿ＳＴＥＰ＿ＣＬＫＣ３も使用可
能にする。
【００２６】クロック制御は、技術的にはＬＢＩＳＴ内
の機能ではない。供給業者ＡＳＩＣＳは、試験インター
フェース１８０を介してＴＥＳＴ＿ＭＯＤＥ信号を試験
制御装置９１５から受け取る、主入力ピン（図示せず）
を有する。この信号が高い場合、ＬＢＩＳＴは供給業者
チップ・テスタのオペレーションの影響をまったく受け
ることがない。供給業者チップＬＳＳＤ試験中、この入
力は高いままで保持される。通常のオペレーション中、
ＴＥＳＴ＿ＭＯＤＥは低い。試験インターフェース１８
０を介して受け取った信号、たとえば、ｊｏｉｎｔ ｔ
ｅｓｔ ａｃｔｉｏｎ ｇｒｏｕｐ（「ＪＴＡＧ」）制
御装置９２０からのＬＢＩＳＴ＿ＳＥＬ信号が、ＬＢＩ
ＳＴがスキャン・クロック信号およびステップ・クロッ
ク信号を送信できるかどうかを決定する。ＬＢＩＳＴ＿
ＳＥＬ信号は、試験インターフェース１８０を介して受
け取ったシステム・クロック信号とＬＢＩＳＴステップ
・クロック信号との間のマルチプレクサ（図示せず）を
制御する。また、ＬＳＳＤクロック信号と前述のように
ＬＢＩＳＴステップ・クロック信号によって駆動される
クロック信号スプリッタの出力との間のマルチプレクサ
も制御する。
【００２７】例示された実施形態では、ＬＢＩＳＴラン
タイムは、ＬＢＩＳＴエンジン１１０が提供するベクト
ル・カウントと前述の固定化されたスキャン長さ値との
関数である。このクロック・サイクル数は、次のように
算出することができる。（［ベクトル・カウント×（４
＋（２×スキャン長さ値））］＋２このクロック速度
は、試験インターフェース１８０を介して提供されたク
ロック信号、たとえばＪＴＡＧ ＴＣＫによって決定さ
れる。
【００２８】次に図６に進むと、最初に図１に示したＭ
ＢＩＳＴ領域１７０に、ＭＢＩＳＴエンジン１２０と、
コンテンツがＭＢＩＳＴシグネチャ１４０であるＭＢＩ
ＳＴシグネチャ・レジスタ６０５とが含まれている。例
示された実施形態では、ＭＢＩＳＴエンジン１２０が一
連の代替ＭＢＩＳＴ状態マシン６１０を含み、このうち
の１つがネストされたＭＢＩＳＴエンジン６２０を本発
明の他の態様に従って駆動する。この特定の実施形態で
は、ネストされたＭＢＩＳＴエンジン６２０がＡＳＩＣ
供給業者によって提供され、ＭＢＩＳＴ状態マシン６１
０のうち１つが、その特定の供給業者が供給したネスト
されたＭＢＩＳＴエンジン６２０で動作するように設計
される。実際に、それぞれのＭＢＩＳＴ状態マシン６１
０は、ＭＢＩＳＴエンジン１２０にネストすることがで
きる１つまたは複数の代替の供給業者が供給したネスト
されたＭＢＩＳＴエンジン６２０で動作するように設計
される。ＭＢＩＳＴ状態マシン６１０は、ＡＳＩＣ １
５０が設計されたときには予測されなかった、供給業者
が供給したＭＢＩＳＴエンジン６２０によるオペレーシ
ョンを容易にするように修正可能にすることもできる。
【００２９】したがってＭＢＩＳＴエンジン１２０は、
ＡＳＩＣがレジスタ転送レベル（register transfer le
vel:「ＲＴＬ」）仕様で実施されるときに、様々な供給
業者から取得可能な様々なネストされたＭＢＩＳＴエン
ジン６２０を収容するように修正可能または構成可能で
ある。本開示の恩恵を受ける当分野の技術者であれば理
解されるように、ネストされたＭＢＩＳＴエンジン６２
０およびＭＢＩＳＴ状態マシン６１０は、標準のＲＴＬ
アプリケーション・ソフトウェアの事前定義済みライブ
ラリ要素である。ＡＳＩＣ １５０用のＲＴＬ仕様は、
どのＭＢＩＳＴ状態マシン６１０がネストされたＭＢＩ
ＳＴエンジン６２０に入力および出力を提供するのかを
定義するライブラリ要素用の入力および出力を定義する
論理ラッパー（図示せず）を含む。その後ＲＴＬ仕様
は、ＡＳＩＣ １５０用のゲート・レベル実装に合成さ
れる。
【００３０】したがって、例示された実施形態は、どの
供給業者が供給したＭＢＩＳＴエンジン６２０が使用可
能であるかに関して汎用性がある。ただし、このような
汎用性はすべての実施形態で望ましいわけではない。し
たがって本発明の一部の実施形態には、単一のＭＢＩＳ
Ｔ状態マシン６１０のみが含まれる。またはこの汎用性
を、修正可能性または構成可能性の高い単一のＭＢＩＳ
Ｔ状態マシン６１０に組み込むことができる。したがっ
て、任意の所与の実施形態で使用されるＭＢＩＳＴ状態
マシン６１０の数は実装特有のものとなる。
【００３１】本発明の他の態様によれば、メモリ構成要
素１９０のＭＢＩＳＴの結果は、図１に示されたＭＢＩ
ＳＴシグネチャ・レジスタ６０５内に、ＭＢＩＳＴシグ
ネチャ１４０として格納される。ＭＢＩＳＴシグネチャ
１４０の構造および機能は、ＬＢＩＳＴシグネチャ１３
０の構造および機能と近似している。ＭＢＩＳＴシグネ
チャ・レジスタ１４０は多重入力シグネチャ・レジスタ
でもあるが、そのコンテンツはＭＩＳＲ ２２０とは異
なる。したがって、ＭＢＩＳＴシグネチャ・レジスタ１
４０はＭＩＳＲ ２２０から別々にロードされることに
なる。この特定の実施形態では、パラノイア・チェック
およびＭＢＩＳＴエンジン状態が、デバッグの目的でＭ
ＢＩＳＴシグネチャ・レジスタ６０５に格納される。Ｍ
ＢＩＳＴシグネチャ・レジスタ６０５の１ビット、たと
えば図７に示されるこのレジスタのビットＢ３１は、
「完了」ビットである。完了ビットは、ＭＢＩＳＴが完
了されたかどうか、したがって格納された結果が新しい
ものであるかまたは以前の実行からの結果であるかを示
すものである。
【００３２】ネストされたＭＢＩＳＴエンジン６２０
は、ＡＳＩＣ供給業者の仕様に応じて、１から１６まで
のメモリ構成要素１９０（図示せず）を並行して試験す
る。デュアル・モードＢＩＳＴ制御装置１００は、ＭＢ
ＩＳＴエンジン１２０用の別のクロック領域を有し、こ
こでは、１５０ＭＨｚシステム・クロック信号が半分に
されて、ＭＢＩＳＴエンジン１２０は結果的に生じる７
５ＭＨｚのクロック信号で駆動される。ＳＲＡＭの試験
結果は、ＭＢＩＳＴシグネチャ・レジスタ６０５に格納
される。このレジスタのビットＢ３１は、「完了」ビッ
トである。完了ビットは、格納された結果が新しいかま
たは以前の実行からの結果であるかを示す。この特定実
施形態では、パラノイア・チェックおよびＭＢＩＳＴエ
ンジン状態も、デバッグの目的でＭＢＩＳＴシグネチャ
・レジスタ６０５に格納される。
【００３３】それぞれのＭＢＩＳＴ状態マシン６１０
は、図８に示されるように、リセット状態８１０、開始
状態８２０、フラッシュ状態８３０、試験状態８４０、
および完了状態８５０という、５つの状態を有する。Ｍ
ＢＩＳＴエンジン１２０は、外部リセット信号をアサー
トすることによってリセット状態８１０にリセットされ
る。この特定実施形態では、同じ外部リセット信号が、
ＬＢＩＳＴエンジン１１０とＭＢＩＳＴエンジン１２０
の両方をリセットすることに留意されたい。
【００３４】ＭＢＩＳＴ状態マシン６１０は、試験イン
ターフェース１８０を介してＭＢＩＳＴ選択信号および
ＭＢＩＳＴ実行信号を受け取ると、開始状態８２０に移
行する。開始状態８２０の後には、ＭＢＩＳＴエンジン
１２０が開始状態８２０、フラッシュ状態８３０、およ
び試験状態８４０へと循環するに従って、フラッシュ、
次に試験パターンが続く。この移行は、ＭＢＩＳＴ領域
の構成要素および信号の開始が完了すると同時に発生す
る。フラッシュ８３０は、メモリ構成要素１９０がフラ
ッシュされ、これらが知られた状態に開始されるまで続
行する。次にＭＢＩＳＴ状態マシン６１０は、試験状態
８４０に移行する。ＭＢＩＳＴエンジン１２０は、１方
向の試験パターン・バス（図示せず）をすべてのメモリ
構成要素１９０に向け、その結果を、他方向試験パター
ン・バス上のネストされたＭＢＩＳＴエンジン６２０に
戻す。結果は、ＭＢＩＳＴシグネチャ１４０の一部とし
てＭＢＩＳＴシグネチャ・レジスタ６０５に格納され
る。ＭＢＩＳＴが完了すると、ＭＢＩＳＴ状態マシン６
１０は完了状態８５０に移行し、ＭＢＩＳＴシグネチャ
・レジスタ６０５内の専用ビットをＭＢＩＳＴが完了し
たことを示すように設定することによって、完了の信号
を送る。
【００３５】前述のように、例示された実施形態では、
ネストされたＭＢＩＳＴエンジン６２０は、供給業者が
自分のテスタで使用するような供給業者が供給したＭＢ
ＩＳＴエンジンである。個々のＭＢＩＳＴ状態マシン６
１０の状態８１０、８２０、８３０、８４０、および８
５０は、従来の慣例に従って実装することができる。さ
らに、ＭＢＩＳＴ状態マシン６１０のオペレーション
は、ネストされたＭＢＩＳＴエンジン６２０の実装に応
じた実装特有のものとなる。
【００３６】より具体的に言えば、例示された実施形態
では、メモリ構成要素１９０はＳＲＡＭであり、試験イ
ンターフェース１８０は当分野で知られているように実
装されるＪＴＡＧタップ（「ＪＴＴＡＰ」）である。Ｍ
ＢＩＳＴエンジン１２０は、試験インターフェース１８
０を介して受け取られた外部リセット信号をアサートす
ることによってリセットされる。ＪＴＡＧタップ（図示
せず）制御装置信号ＭＢＳＴ＿ＳＥＬおよびＭＢＳＴ＿
ＲＵＮを使用して、ＭＢＩＳＴエンジン１２０が開始さ
れる。開始されると、次に、ＭＢＩＳＴエンジン１２０
が開始状態８２０、フラッシュ状態８３０、および試験
状態８４０へと循環するに従って、フラッシュおよび試
験パターンが続く。例示された実施形態では、フラッシ
ュ状態８３０が１０２４、７５ＭＨｚサイクル用に発生
し、ＳＲＡＭを知られた状態に初期化する。フラッシュ
状態ＭＵＸゲート（図示せず）は、（デュアル・モード
ＢＩＳＴ制御装置１００がスキャン・パターンを出力す
る）ＳＣＡＮ＿ＩＮ ＩＯを１’ｂ０に保持するため
に、ＳＲＡＭラッパー９１０内で手動により初期化さ
れ、第１および第２のスキャン・クロック信号は、ＳＲ
ＡＭがすべてゼロにフラッシュされるときにどちらも
１’ｂ１に保持される。ウォッチドッグ・タイマ（図示
せず）は、ネストされたＭＢＩＳＴエンジン６２０が自
由に実行されるか、または通常の機能中に有害な影響を
与えることがないようにするための、ＭＢＩＳＴエンジ
ン１２０内のパラノイア論理の一部である。ＭＢＩＳＴ
エンジン１２０は、１方向試験パターン・バス（図示せ
ず）をすべてのＳＲＡＭに向け、ＳＲＡＭはネストされ
たＭＢＩＳＴエンジン６２０に結果を戻す。
【００３７】動作中には、図９に示したように、典型的
にはいくつかの他のＡＳＩＣ １５０（図示せず）とと
もに、ＪＴＡＧ制御装置９２０を含む試験制御装置９１
５を有する供給業者が供給したテスタに、図１に示され
たＡＳＩＣ １５０を配置することができる。あるい
は、ＡＳＩＣ １５０は、ＪＴＡＧ制御装置９２０を含
むライブ・システム制御装置９２５を有するライブ・シ
ステムで試験することができる。ＭＢＩＳＴエンジン１
２０は、この特定の供給業者が供給した試験制御装置９
１５で使用するように設計された、図６に示されたＭＢ
ＩＳＴ状態マシン６１０を含む。例示された実施形態で
は、ＪＴＡＧ制御装置９２０はＪＴＡＧプロトコルおよ
び試験ハードウェアを使用するため、試験インターフェ
ース１８０はＪＴＴＡＰ制御装置である。前述のよう
に、デュアル・モードＢＩＳＴ制御装置１００のＬＢＩ
ＳＴ機能とＭＢＩＳＴ機能は、別々に使用するかまたは
結合させて使用することができる。さらに、ＬＢＩＳＴ
とＭＢＩＳＴは並列または直列に実装することができ
る。ただし、次の考察では直列に結合させた使用につい
て論じる。ただし代替実施形態では、一方だけまたは他
方だけしか使用しなくてもよいことを理解されよう。
【００３８】図９に示された、供給業者が供給した試験
制御装置９１５またはライブ・システム制御装置９２５
のＪＴＡＧ制御装置９２０は、ベクトル・カウントおよ
びＰＲＰＧシードを含む構成データを、試験インターフ
ェース１８０を介してＬＢＩＳＴ領域１６０に提供す
る。次に試験インターフェース１８０は、ＪＴＡＧ制御
装置９２０の制御の下で、図２および図６に示された外
部リセット信号をＬＢＩＳＴ領域１６０およびＭＢＩＳ
Ｔ領域１７０に送信する。次いでＬＢＩＳＴ状態マシン
２１０およびＭＢＩＳＴ状態マシン６１０はそれぞれ、
それぞれのリセット状態３１０、８１０に移行する。
【００３９】試験インターフェース１８０は、再度ＪＴ
ＡＧ制御装置９２０の制御の下でＬＢＩＳＴ実行信号を
生成し、その結果ＬＢＩＳＴ状態マシン３２０は開始状
態３２０に移行する。その後ＬＢＩＳＴエンジン１１０
は、前述のように開始する。その後ＬＢＩＳＴ状態マシ
ン１１０は、前述のように、ＬＢＩＳＴが完了するま
で、すなわちパターン発生器２３０の値が構成済みのベ
クトル・カウントに等しくなるまで、スキャン状態３３
０およびステップ状態３４０へと循環する。ＬＢＩＳＴ
が実行されると、その結果はＭＩＳＲ ２２０に格納さ
れる。ＬＢＩＳＴは、試験インターフェース１８０およ
び論理コア９００内の最低周波数で実行されるため、Ｍ
ＩＳＲ ２２０に格納された結果は、そうでなければタ
イミング違反が発生するようなエラーがなくなる。ＬＢ
ＩＳＴが完了すると、ＬＢＩＳＴ状態マシン２１０は完
了状態３５０に移行する。次にＬＢＩＳＴエンジン１１
０は、ＬＢＩＳＴが首尾よく完了したことを示すために
ＭＩＳＲ ２２０にビットを設定する「完了」信号を生
成する。何らかの理由でパターン発生器２３０がすべて
ゼロになった場合、代わりにエラー信号が生成され、Ｌ
ＢＩＳＴが打ち切られる。
【００４０】次いで試験インターフェース１８０はＭＢ
ＩＳＴ実行信号およびＭＢＩＳＴ選択信号を生成し、そ
の結果ＭＢＩＳＴ状態マシン６１０は開始状態８２０に
移行する。ＭＢＩＳＴエンジン１２０は、前述のように
その構成要素および信号を開始する。その後ＭＢＩＳＴ
状態マシン６１０は、前述のように、ネストされたＭＢ
ＩＳＴエンジン６２０を使用して、フラッシュ状態８３
０および試験状態８４０へと循環する。ＭＢＩＳＴが実
行されると、パラノイア・チェックの結果およびＭＢＩ
ＳＴエンジン状態が、ＭＢＩＳＴシグネチャ・レジスタ
６０５に格納される。ＭＢＩＳＴが完了すると、ＭＢＩ
ＳＴ状態マシン６１０は完了状態８５０に移行し、その
結果ＭＢＩＳＴエンジン１２０が完了信号を生成し、こ
れがＭＢＩＳＴシグネチャ・レジスタ６０５内に完了ビ
ットを設定する。
【００４１】デュアル・モードＢＩＳＴ制御装置１００
を使用すると、このすべての機能がＡＳＩＣ １５０の
単一モジュール中に設計できる。さらにこれによって、
他のＡＳＩＣ構成要素の配置およびそれらの間の配線が
容易になる。デュアル・モードＢＩＳＴ制御装置１００
を使用すると、同じモジュール中で複数のクロック領域
も使用できる。ＬＢＩＳＴおよびＭＢＩＳＴの両方が格
納されるため、ライブ・システムまたは供給業者が供給
した試験制御装置９１５内のシステム制御装置９２５
は、試験インターフェース１８０を介して試験の結果を
読み出すことができる。
【００４２】以上で、詳細な説明を終える。上記で開示
された特定実施形態は単に例示的なものであり、本発明
は、本明細書の教示の恩恵を受ける当分野の技術者であ
れば明らかな、様々であるが等価の方法で修正および実
施することができる。さらに、特許明細の範囲に記載さ
れている以外は、本明細書に示された構築および設計の
詳細に限定されるものではない。したがって、上記で開
示された特定実施形態は変更または修正が可能であり、
こうした変形形態がすべて本発明の範囲および精神を逸
脱しないことは明らかである。したがって、本明細書で
求められる保護について、特許請求の範囲に記載する。
【図面の簡単な説明】
【図１】本発明に従って構築および操作されるデュアル
・モードＢＩＳＴ制御装置を、特定用途向け集積回路
（「ＡＳＩＣ」）の構成図内に概念的に示した図であ
る。
【図２】図１のデュアル・モードＢＩＳＴ制御装置のＬ
ＢＩＳＴ領域の一特定実施形態を示す構成図である。
【図３】図２のＬＢＩＳＴ領域におけるＬＢＩＳＴエン
ジンの状態マシンの一特定実施形態を示す図である。
【図４】コンテンツがＬＢＩＳＴシグネチャである、図
２のＬＢＩＳＴ領域の多重入力シグネチャ・レジスタ
（「ＭＩＳＲ」）の一特定実施形態を示す図である。
【図５】図２のＬＢＩＳＴ領域におけるＬＢＩＳＴエン
ジンのパターン発生器で使用されるレジスタの、一特定
実施形態を示す図である。
【図６】図１のデュアル・モードＢＩＳＴ制御装置のＭ
ＢＩＳＴ領域の一特定実施形態を示す構成図である。
【図７】コンテンツが本発明の一態様に従ったＭＢＩＳ
Ｔシグネチャである、図２のＭＢＩＳＴ領域のＭＢＩＳ
Ｔシグネチャ・レジスタの一特定実施形態を示す図であ
る。
【図８】図２のＭＢＩＳＴ領域におけるＭＢＩＳＴエン
ジンの状態マシンの一特定実施形態を示す図である。
【図９】本発明の一実施形態において、図１のＡＳＩＣ
の他の部分にクロック信号を提供する図１および図２の
ＬＢＩＳＴエンジンを示す図である。
【符号の説明】
１００ デュアル・モードＢＩＳＴ制御装置 １１０ ＬＢＩＳＴエンジン １２０ ＭＢＩＳＴエンジン １３０、１６０ ＬＢＩＳＴシグネチャ １４０、１７０ ＭＢＩＳＴシグネチャ １５０ ＡＳＩＣ １８０ 試験インターフェース １９０ メモリ構成要素 １９５ａ〜ｄ 論理コア
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/3183 Ｇ０１Ｒ 31/28 Ｑ 31/3185 Ｖ Ｇ１１Ｃ 29/00 ６７５ Ｇ Ｈ０１Ｌ 21/822 Ｗ 27/04 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 マイケル・シイ・ドーシイ アメリカ合衆国・カリフォルニア州・サン ディエゴ・ミラ メサ ブールバード・ 9450−ビイ・ナンバー 350 Ｆターム(参考） 2G132 AA13 AA15 AC14 AC15 AG01 AK13 AK14 AK15 AK22 AK29 5B048 AA20 CC11 CC18 DD05 DD10 5F038 CA03 CA05 DF11 DT06 DT07 DT08 DT15 DT17 EZ20 5L106 AA02 DD08 DD22 DD23 GG03

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 論理組込み形自己試験を実行可能な論理
    組込み形自己試験エンジンと、 論理組込み形自己試験の実行によって生成された論理組
    込み形自己試験シグネチャとを含む、 論理組込み形自己試験領域、およびメモリ組込み形自己
    試験を実行可能なメモリ組込み形自己試験エンジンを含
    む、 メモリ組込み形自己試験領域を備えた、 デュアル・モード組込み形自己試験制御装置。
  2. 【請求項２】 論理組込み形自己試験エンジンが、 論理組込み形自己試験状態マシンと、 論理組込み形自己試験状態マシンの状態で使用するため
    のスキャン・パターンを生成可能なパターン発生器とを
    含む請求項１に記載のデュアル・モード組込み形自己試
    験制御装置。
  3. 【請求項３】 論理組込み形自己試験状態マシンが、 外部リセット信号を受け取ると入るリセット状態と、 論理組込み形自己試験実行信号を受け取ると、リセット
    状態から入る開始状態と、 開始状態の論理組込み形自己試験領域の構成要素および
    信号が開始されると、開始状態から入るスキャン状態
    と、 スキャン状態から入り、パターン発生器のコンテンツが
    所定のベクトル・カウントと等しくない場合はスキャン
    状態に入るステップ状態と、 パターン発生器のコンテンツが所定のベクトル・カウン
    トと等しい場合、ステップ状態から入る完了状態とをさ
    らに含む請求項２に記載のデュアル・モード組込み形自
    己試験制御装置。
  4. 【請求項４】 パターン発生器が、基本多項式でシード
    された線形フィードバック・シフト・レジスタを含む請
    求項２に記載のデュアル・モード組込み形自己試験制御
    装置。
  5. 【請求項５】 論理組込み形自己試験シグネチャが、 エラー条件が発生したことを示すビットと、 格納された結果が、以前の論理組込み形自己試験の実行
    からのものであるかどうかを示すビットのうち、少なく
    とも１つを含む請求項２に記載のデュアル・モード組込
    み形自己試験制御装置。
  6. 【請求項６】 メモリ組込み形自己試験領域が、メモリ
    組込み形自己試験の実行によって生成されたメモリ組込
    み形自己試験シグネチャをさらに含む請求項１に記載の
    デュアル・モード組込み形自己試験制御装置。
  7. 【請求項７】 メモリ組込み形自己試験シグネチャが、
    少なくとも１つのパラノイア・チェックの結果を含む請
    求項６に記載のデュアル・モード組込み形自己試験制御
    装置。
  8. 【請求項８】 メモリ組込み形自己試験シグネチャが、
    メモリ組込み形自己試験が完了したかどうかを示すビッ
    トを含む請求項６に記載のデュアル・モード組込み形自
    己試験制御装置。
  9. 【請求項９】 メモリ組込み形自己試験エンジンが、 メモリ組込み形自己試験状態マシンと、 メモリ組込み形自己試験状態マシンを動作させるネスト
    されたメモリ組込み形自己試験エンジンとを含む請求項
    １に記載のデュアル・モード組込み形自己試験制御装
    置。
  10. 【請求項１０】 メモリ組込み形自己試験状態マシン
    が、 外部リセット信号を受け取ると入るリセット状態と、 メモリ組込み形自己試験実行信号およびメモリ組込み形
    自己試験選択信号のうち少なくとも１つを受け取ると、
    リセット状態から入る開始状態と、 開始状態のメモリ組込み形自己試験領域の構成要素およ
    び信号が開始されると、開始状態から入るフラッシュ状
    態と、 複数のメモリ構成要素の知られた状態へのフラッシュが
    完了すると、フラッシュ状態から入る試験状態と、 メモリ組込み形自己試験のそれぞれのメモリ構成要素の
    試験が完了すると入る完了状態とを含む請求項９に記載
    のデュアル・モード組込み形自己試験制御装置。
  11. 【請求項１１】 メモリ組込み形自己試験エンジンが、 複数の代替メモリ組込み形自己試験状態マシンと、 メモリ組込み形自己試験状態マシンのうち所定の１つを
    動作させるネストされたメモリ組込み形自己試験エンジ
    ンとを含む請求項１に記載のデュアル・モード組込み形
    自己試験制御装置。
  12. 【請求項１２】 メモリ組込み形自己試験エンジンがそ
    れぞれ、 外部リセット信号を受け取ると入るリセット状態と、 メモリ組込み形自己試験実行信号およびメモリ組込み形
    自己試験選択信号のうち少なくとも１つを受け取ると、
    リセット状態から入る開始状態と、 開始状態のメモリ組込み形自己試験領域の構成要素およ
    び信号が開始されると、開始状態から入るフラッシュ状
    態と、 複数のメモリ構成要素の知られた状態へのフラッシュが
    完了すると、フラッシュ状態から入る試験状態と、 メモリ組込み形自己試験のそれぞれのメモリ構成要素の
    試験が完了すると入る完了状態とを含む請求項１１に記
    載のデュアル・モード組込み形自己試験制御装置。
  13. 【請求項１３】 論理組込み形自己試験を実行するため
    の手段と、 論理組込み形自己試験の実行によって生成された論理組
    込み形自己試験の結果を格納するための手段とを含む、 論理組込み形自己試験領域、およびメモリ組込み形自己
    試験を実行するための手段を含む、 メモリ組込み形自己試験領域を備えた、デュアル・モー
    ド組込み形自己試験制御装置。
  14. 【請求項１４】 論理実行手段が、 論理組込み形自己試験状態マシンと、 論理組込み形自己試験状態マシンの状態で使用するため
    のスキャン・パターンを生成可能なパターン発生器とを
    含む請求項１３に記載のデュアル・モード組込み形自己
    試験制御装置。
  15. 【請求項１５】 メモリ組込み形自己試験領域が、メモ
    リ組込み形自己試験の実行によりメモリ組込み形自己試
    験の結果を格納するための手段をさらに含む請求項１３
    に記載のデュアル・モード組込み形自己試験制御装置。
  16. 【請求項１６】 メモリ実行手段が、 メモリ組込み形自己試験状態マシンと、 メモリ組込み形自己試験状態マシンを動作させるネスト
    されたメモリ組込み形自己試験エンジンとを含む請求項
    １３に記載のデュアル・モード組込み形自己試験制御装
    置。
  17. 【請求項１７】 メモリ実行手段が、 複数の代替メモリ組込み形自己試験状態マシンと、 メモリ組込み形自己試験状態マシンのうち所定の１つを
    動作させるネストされたメモリ組込み形自己試験エンジ
    ンとを含む請求項１３に記載のデュアル・モード組込み
    形自己試験制御装置。
  18. 【請求項１８】 複数のメモリ構成要素と、 論理コアと、 試験インターフェースと、 論理コアで論理組込み形自己試験を実行可能な論理組込
    み形自己試験エンジンと、 論理組込み形自己試験の実行によって生成された論理組
    込み形自己試験シグネチャとを含む、 論理組込み形自己試験領域、およびメモリ構成要素でメ
    モリ組込み形自己試験を実行可能なメモリ組込み形自己
    試験エンジンを含む、 メモリ組込み形自己試験領域を備えた、 試験インターフェースを介して制御されるデュアル・モ
    ード組込み形自己試験制御装置とを含む集積回路デバイ
    ス。
  19. 【請求項１９】 論理組込み形自己試験エンジンが、 論理組込み形自己試験状態マシンと、 論理組込み形自己試験状態マシンの状態で使用するため
    のスキャン・パターンを生成可能なパターン発生器とを
    含む請求項１８に記載の集積回路デバイス。
  20. 【請求項２０】 メモリ組込み形自己試験領域が、メモ
    リ組込み形自己試験の実行によって生成されるメモリ組
    込み形自己試験シグネチャ・レジスタをさらに含む請求
    項１８に記載の集積回路デバイス。
  21. 【請求項２１】 メモリ組込み形自己試験エンジンが、 メモリ組込み形自己試験状態マシンと、 メモリ組込み形自己試験状態マシンを動作させるネスト
    されたメモリ組込み形自己試験エンジンとを含む請求項
    １８に記載の集積回路デバイス。
  22. 【請求項２２】 メモリ組込み形自己試験エンジンが、 複数の代替メモリ組込み形自己試験状態マシンと、 メモリ組込み形自己試験状態マシンのうち所定の１つを
    動作させるネストされたメモリ組込み形自己試験エンジ
    ンとを含む請求項１８に記載の集積回路デバイス。
  23. 【請求項２３】 メモリ構成要素が、静的ランダム・ア
    クセス・メモリ・デバイスを含む請求項１８に記載の集
    積回路デバイス。
  24. 【請求項２４】 試験インターフェースが、Ｊｏｉｎｔ
    Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐタップ制御装置
    を含む請求項１８に記載の集積回路デバイス。
  25. 【請求項２５】 集積回路デバイス上で組込み形自己試
    験を実行するための方法であって、 デュアル・モード組込み形自己試験制御装置を外部から
    リセットすること、 論理組込み形自己試験およびメモリ組込み形自己試験の
    うち少なくとも１つを、デュアル・モード組込み形自己
    試験制御装置から実行すること、および実行された組込
    み形自己試験の結果を取得することを含む方法。
  26. 【請求項２６】 デュアル・モード組込み形自己試験制
    御装置を外部からリセットすることが、論理組込み形自
    己試験エンジンの論理組込み形自己試験状態マシンをリ
    セットすることと、メモリ組込み形自己試験エンジンの
    メモリ組込み形自己試験状態マシンをリセットすること
    のうち、少なくとも１つを含む請求項２５に記載の方
    法。
  27. 【請求項２７】 デュアル・モード組込み形自己試験制
    御装置をリセットすることが、デュアル・モード組込み
    形自己試験制御装置の論理組込み形自己試験領域にあ
    る、多重入力シグネチャ・レジスタおよびパターン発生
    器を開始することを含む請求項２５に記載の方法。
  28. 【請求項２８】 論理組込み形自己試験を実行すること
    が、 論理組込み形自己試験実行信号を受け取ると、デュアル
    ・モード組込み形自己試験制御装置の論理組込み形自己
    試験領域内の複数の構成要素および信号を開始させるこ
    と、 構成要素および信号が開始するとスキャン・チェーンを
    スキャンすること、 新しいスキャン・チェーンにステップすること、および
    パターン発生器のコンテンツが所定のベクトル・カウン
    トに等しくなるまで、前のスキャンおよびステップを繰
    り返すことを含む請求項２５に記載の方法。
  29. 【請求項２９】 エラー条件が発生したことを示す、多
    重入力シグネチャ・レジスタのビットを設定すること
    と、 格納された結果が、以前の論理組込み形自己試験の実行
    からのものであるかどうかを示す多重入力シグネチャ・
    レジスタのビットを設定することのうち、少なくとも１
    つをさらに含む請求項２８に記載の方法。
  30. 【請求項３０】 メモリ組込み形自己試験を実行するこ
    とが、 メモリ組込み形自己試験実行信号およびメモリ組込み形
    自己試験選択信号のうち少なくとも１つを受け取ると、
    デュアル・モード組込み形自己試験制御装置のメモリ組
    込み形自己試験領域にある複数の構成要素および信号を
    開始すること、 メモリ組込み形自己試験領域にある構成要素および信号
    を開始した後に、複数のメモリ構成要素のコンテンツを
    知られた状態に譜ラッシュすること、およびフラッシュ
    されたメモリ構成要素を試験することを含む請求項２５
    に記載の方法。
  31. 【請求項３１】 メモリ組込み形自己試験が、 メモリ組込み形自己試験の結果をメモリ組込み形自己試
    験シグネチャ・レジスタに格納すること、 少なくとも１つのパラノイア・チェックの結果をメモリ
    組込み形自己試験シグネチャ・レジスタに格納するこ
    と、およびメモリ組込み形自己試験シグネチャ・レジス
    タのビットを、メモリ組込み形自己試験が完了したかど
    うかを示すように設定することのうち、少なくとも１つ
    をさらに含む請求項３０に記載の方法。
  32. 【請求項３２】 集積回路デバイスとテスタとをインタ
    ーフェースすること、 デュアル・モード組込み形自己試験制御装置を外部から
    リセットすること、 論理組込み形自己試験を、デュアル・モード組込み形自
    己試験制御装置から実行すること、 メモリ組込み形自己試験を、デュアル・モード組込み形
    自己試験制御装置から実行すること、 実行された論理組込み形自己試験および実行されたメモ
    リ組込み形自己試験の結果を取得することを含む、集積
    回路デバイスを試験するための方法。
  33. 【請求項３３】 デュアル・モード組込み形自己試験制
    御装置を外部からリセットすることが、論理組込み形自
    己試験エンジンの論理組込み形自己試験状態マシンをリ
    セットすることと、メモリ組込み形自己試験エンジンの
    メモリ組込み形自己試験状態マシンをリセットすること
    のうち、少なくとも１つを含む請求項３２に記載の方
    法。
  34. 【請求項３４】 論理組込み形自己試験を実行すること
    が、 論理組込み形自己試験実行信号を受け取ると、デュアル
    ・モード組込み形自己試験制御装置の論理組込み形自己
    試験領域内の複数の構成要素および信号を開始させるこ
    と、 構成要素および信号が開始するとスキャン・チェーンを
    スキャンすること、 新しいスキャン・チェーンにステップすること、および
    パターン発生器のコンテンツが所定のベクトル・カウン
    トに等しくなるまで、前のスキャンおよびステップを繰
    り返すことを含む請求項３２に記載の方法。
  35. 【請求項３５】 メモリ組込み形自己試験を実行するこ
    とが、 メモリ組込み形自己試験実行信号およびメモリ組込み形
    自己試験選択信号のうち少なくとも１つを受け取ると、
    デュアル・モード組込み形自己試験制御装置のメモリ組
    込み形自己試験領域にある複数の構成要素および信号を
    開始すること、 メモリ組込み形自己試験領域にある構成要素および信号
    を開始した後に、複数のメモリ構成要素のコンテンツを
    知られた状態にフラッシュすること、およびフラッシュ
    されたメモリ構成要素を試験することを含む請求項３２
    に記載の方法。
  36. 【請求項３６】 結果を取得することが、論理組込み形
    自己試験シグネチャおよびメモリ組込み形自己試験シグ
    ネチャのうち少なくとも１つを読み取ることを含む請求
    項３２に記載の方法。
  37. 【請求項３７】 集積回路デバイスとテスタとをインタ
    ーフェースすることが、Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔ
    ｉｏｎ Ｇｒｏｕｐプロトコルを使用することを含む請
    求項３２に記載の方法。
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