CN103514959B - 存储器架构与相关的串行直接存取电路 - Google Patents

Abstract

本发明提供一种存储器架构与相关的串行直接存取电路。存储器架构包括一并行接口的存储器与一串行直接存取电路。串行直接存取电路包括一致能接点、一串行接点与一自动测试模块。致能接点接收一致能位，串行直接存取电路响应此致能位而选择性地致能与失能。当串行直接存取电路被致能时，串行接点串行地接续多个串行位，每一串行位关联于并行接口的多个并行接点之一；再者，自动测试模块可对存储器进行一内建测试，其是关联于串行位。

Description

存储器架构与相关的串行直接存取电路

技术领域

本发明是关于一种存储器架构与相关的串行直接存取电路，且特别是关于一种提供串行存取与内建测试功能以支持多晶测试(multi-die test)的存储器架构与相关的串行直接存取电路。

背景技术

形成于晶粒的集成电路是现代科技最重要的硬件基础之一。一般而言，一个晶粒中包括许多个电路区块，或称为硅智财(silicon intellectual property)。举例而言，中央处理单元与微控制单元就是常用的逻辑电路区块。再者，可整合至晶粒中的非易失性及/或易失性嵌入式存储器也已成为现代晶粒中不可或缺的电路区块。

一晶粒中的诸电路区块要能彼此通讯；为优化通讯效率，每一电路区块设有多接点的并行接口(parallel interface)，耦接其它电路区块。举例而言，一存储器的并行接口包括有多个地址接点与多个数据接点；各地址接点可同时接收一地址的一部分(例如一位)，收集诸地址接点接收的各部分就能得到一完整的地址，可据以存取存储器。若要将一笔数据程划(写入)至存储器中的该地址，并行接口的各数据接点会同时接收该笔数据的一部分(例如一位)；这些部分会被收集起来形成整笔完整的数据，使这笔数据可被程划(写入)至该地址指定的存储位置。若要由存储器的该地址读取一笔数据，各该数据接点会同时输出该笔数据的一部分；如此，储存在该地址的一整笔数据就可由存储器的并行接口输出。

虽然电路区块的并行接口可提升通讯效率，但要经由并行接口对电路区块进行功能测试则相当困难。配备有探针卡(probing card)的测试机台可用以测试晶圆上的诸晶粒；每一探针卡有多个探针，每一探针可接触一晶粒上的一个接垫(pad)，使信号及/或功率能藉此馈送至晶粒，或由晶粒传出。探针无法接触晶粒中的接点，除非接点是耦接至接垫；这是因为接点仅是晶粒中用以接续、路由(routing)信号的内部传导路径。亦即，若要使一晶粒中的一电路区块可经由其并行接口的诸并行接点接受测试，这些并行接点中的每一个都要连接至晶粒的一个独立接垫。为并行接口的多个接点安排多个接垫，其成本将十分高昂，因为每一接垫(例如配备静电放电保护的接垫)均会于晶粒上占用相当的布局面积。再者，经由并行接口进行测试也限制了测试的效率。由于每一探针卡的探针数目有限，每一晶粒上待探测的接垫数目越多，同一探针卡能同时探测的晶粒数目就越少。

发明内容

因此，本发明的目的之一是提供一种具备一并行接口的存储器架构，包括一存储器(例如一嵌入式闪存)与一串行直接存取电路。存储器包括多个属于并行接口的并行接点。串行直接存取电路包括一致能接点、一串行接点与一自动测试模块。致能接点用以接收一致能位，串行直接存取电路即是响应此致能位而选择性地致能或失能。当串行直接存取电路被致能时，串行接点用以串行地接续(输入及/或输出)多个串行位，使每一串行位得以关联至诸并行接点的其中之一；举例而言，使各串行位能被输入至一关联的并行接点，及/或使各串行位能自一关联的并行接点输出。当串行直接存取电路被致能时，自动测试模块用以对存储器进行一内建测试，此内建测试是关联于诸串行位。举例而言，自动测试模块可在串行直接存取电路被致能时依据串行位进行内建测试。

因为诸并行接点能经由串行直接存取电路的较少接点而被存取，故本发明能提升测试存储器的效率。由于每一晶粒需要被探测的接垫数目变少，单一探针卡可测试的晶粒数目就会增加。因此，本发明便可支持并优化多晶测试。

一实施例中，多个并行接点中包括预设数目个地址接点，各地址接点接收一地址位，而诸地址接点所同时接收的地址位形成一第一地址，用以存取存储器。当自动测试模块进行内建测试时，自动测试模块可自动地更新第一地址以提供一个存取存储器的第二地址。

一实施例中，所述的内建测试是一自动程划测试。诸并行接点中还包括第二数目个数据接点，各数据接点接收一数据位，而诸数据接点同时接收的数据位形成存储器的一第一数据。当自动测试模块进行内建的自动程划测试时，自动测试模块还自动地依据第一数据提供一第二数据。举例而言，第二数据可以和第一数据相同。或者，自动测试模块可针对第一数据进行一逻辑运算以求得第二数据，例如将第一数据的每一位反相以取得第二数据。自动测试模块可进一步将第一数据与第二数据分别程划(写入)至存储器中的第一地址与第二地址。

亦即，仅需依据单一一笔要被程划至单一地址的数据(地址与数据皆是串行地输入至串行直接存取电路)，串行直接存取电路便可自动地将更多笔数据写入至其它(一或多个)地址，不需要向串行直接存取电路输入更多的数据与地址。藉此，测试的效率可进一步提升，因为低速(低于受测晶粒)运作的测试机台不需要馈入多笔地址与数据才能填充存储器。

一实施例中，内建测试是一自动读取测试。当自动测试模块进行此内建的自动读取测试时，自动测试模块还由存储器的第一地址与第二地址分别读出一笔第一数据与一笔第二数据，将第一数据及第二数据分别与预设数据相比对以产生比较结果，并经由串行直接存取电路的一第二串行接点输出比较结果。一实施例中，所述串行接点与第二串行接点是共同耦接至同一接垫以共享此接垫。

亦即，仅需依据单一一个要被读取的地址(其是串行地输入串行直接存取电路)，串行直接存取电路便可自动地由其它(一或多个)地址读取更多笔数据，不需要向串行直接存取电路输入更多的地址。如此，测试的效率可进一步提升，因为测试机台不需为了读取存储器的其它部分而馈入多笔地址。一实施例中，串行直接存取电路可将自动读取的多笔数据串行地输出至测试机台，以验证存储器的功能。另一实施例中，串行直接存取电路自动地验证(比较)读取的数据是否符合预期内容，并经由第二串行接点将结果输出至测试机台；测试效率可藉此进一步提升，因为测试机台只需串行地接收验证(比较)结果，不需接收读取的数据。

一实施例中，串行接点与致能接点是分别耦接至不同接垫。

本发明的目的之一是提供一种串行直接存取电路，应用于一电路区块，其包括一个具有多并行接点的并行接口。串行直接存取电路包括一致能接点、一串行接点与一自动测试模块。致能接点用以接收一致能位，串行直接存取电路即是响应此致能位而选择性地致能或失能。当串行直接存取电路被致能时，串行接点用以串行地接续多个串行位，使每一串行位得以关联至诸并行接点的其中之一。自动测试模块用以对电路区块进行一内建测试，此内建测试是关联于诸串行位。举例而言，自动测试模块可在串行直接存取电路被致能时依据串行位进行内建测试。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1示意的是依据本发明一实施例的电路区块架构。

图2示意的是依据本发明一实施例的阶段序列，用以测试图1所示的电路区块。

图3至图7分别示意图2中的各阶段。

[主要元件标号说明]

10：串行直接存取电路 16：自动测试模块

20：电路区块 30-42：阶段

PA[.]、PIFREN、PFUSE、PDIN[.]、PDOUT[.]、PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[.]、PCE、VDD、VDD2、VSS、SDA、SCLK、SDOUT、SDIN、SOE、SMEASOUT、SIE：接点

100：电路区块架构 SDA_PAD、SCLK_PAD：接垫

L、H：电平

SDAMO、PPWRDNB_SDA、PTRIM_SDA：信号

Q0-Q4、A[.]、Af、Ai、DMY、C[.]、D[.]：位

具体实施方式

请参考图1，其所示意的是依据本发明一实施例的电路区块架构100。电路区块架构100包括有一串行直接存取电路10(serial direct access circuit:SDA circuit)与一电路区块20。一实施例中，电路区块20为一存储器，例如一闪存，故电路区块架构100为一存储器架构。电路区块20包括多个并行接点，用于电路区块20的并行控制与存取；举例而言，电路区块20可包括并行地址输入接点PA[0]至PA[N]、用于进一步寻址的并行接点PIFREN与PFUSE、并行数据输入接点PDIN[0]至PDIN[Nin]、并行数据输出接点PDOUT[0]至PDOUT[Nout]，以及一些并行控制接点，用以接收并行控制位，例如接点PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[0]至PTM[Nt]以及PCE等等。电路区块20亦经由接点VDD、VDD2与VSS取得供应电压。另一方面，针对电路区块20的串行控制与存取，串行直接存取电路10包括接点SDA、SCLK、SDOUT、SDIN、SOE与选择性设置的接点SMEASOUT与SIE。

为将一笔数据程划(输入、写入、暂存或储存)至电路区块20中的一地址，并行接点PA[0]至PA[N]中的每一接点会同时接收该地址的一部分(例如一个二元的地址位)；收集接点PA[0]至PA[N]所接收的各部分就能完整提供该地址，例如一个(N+1)位的地址。并且，并行接点PDIN[0]至PDIN[Nin]会同时接收该笔数据的一部分(例如一个二元的数据位)，使该笔数据(例如一笔(Nin+1)位的数据)可被程划至电路区块20中的该地址。一实施例中，电路区块20设有三个区块可储存数据，例如一主区块(main block)、一信息区块(informationblock)与一熔丝区块(fuse block)，而接点PIFREN以及PFUSE则各自接收一位，分别指示信息区块是否被致能，以及熔丝区块是否被致能，亦即该地址是否属于信息区块以及该地址是否属于熔丝区块。

为从电路区块20的一地址读取(接收)一笔数据，并行接点PA[0]至PA[N]中的每一接点同时接收该地址的一部分，使该地址的数据可被读出。据此，并行接点PDOUT[0]至PDOUT[Nout]中的每一接点便可同时输出该笔数据(例如一(Nout+1)位的数据)的一部分(例如一个二元的数据位)。

接点PPROG、PMASI、PERASE、PNVSTR与PCE中的每一个接点同时接收一状态信息(例如一个二元的控制位)，分别决定是否使程划致能、是否将芯片抹除致能(chip erase)、是否使抹除致能、是否将致能非易失，以及是否致能芯片。接点PWE为一脉冲接点(pulsepin)，用于程划与抹除。接点PTM[0]至PTM[Nt]为测试模式接点。

在并行地址接点(如接点PA[0]至PA[N])、并行数据接点(如接点PDIN[0]至PDIN[Nin]与接点PDOUT[0]至PDOUT[Nout])与并行控制接点(如接点PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[0]至PTM[Nt]与PCE等等)形成的并行接口之外，串行直接存取电路10实现一串行接口，用以测试电路区块20。此串行接口包括接点SDA、SCLK、SDIN、SDOUT与SOE，以及选配的接点SMEASOUT与SIE。接点SDA为一致能接点，用以接收一致能位，使串行直接存取电路10可响应致能位而被选择性地致能或失能。当串行直接存取电路10受控失能时，电路区块20执行正常功能，并经由并行接口与其它电路区块(未绘示)通讯。当串行直接存取电路10被致能时，电路区块架构100进入一测试模式，使电路区块20可接受一测试机台的测试，而电路区块20经由串行直接存取电路10的串行接口接受控制与存取。

当串行直接存取电路10致能时，一个地址的各部分是串行地由接点SDIN接收，并分派至并行地址接点PA[0]至PA[N]。接点SDIN亦作为一串行输入接点，串行地接收一笔数据的不同部分，使该笔数据可经由并行接点PDIN[0]至PDIN[Nin]而被程划至电路区块20。另一方面，接点SDOUT为一串行输出接点，串行地输出一笔数据的不同部分，而这些部分是由电路区块20的接点PDOUT[0]至PDOUT[Nout]所分别读出。当串行直接存取电路10致能时，接点SCLK用以接收串行存取的时钟。

当串行直接存取电路10被致能时，接点SOE与SIE各自输出一状态信息(例如一位)，分别指示数据输出是否被致能，以及数据输入是否被致能。在串行存取中，由于数据输入与数据输出是互斥的，故接点SIE可被省略，接点SDIN与SDOUT则可共享同一接垫IO_PAD(未示于图1)；接点SOE亦可被接附于接垫IO_PAD，以指示接垫IO_PAD是为接点SDIN接收输入或是为接点SDOUT进行输出。接点SMEASOUT为一模拟输入与输出的双向(bi-directional)接点；当电路区块20受测时，可经由此接点SMEASOUT测量电路区块20的电流。若不需进行此种模拟测量，接点SMEASOUT可被省略。

一实施例中，接点SDA单独使用一接垫，不和其它接点共享同一接垫。不过，串行接口的其余接点都可以和其它接点共享接垫，只要这些接点在串行直接存取电路10被致能时未被使用即可。藉由如此的安排，就可将同一晶粒需被探测的接垫数目尽可能地精简，而同一探针卡所能测试的晶粒数目也就能尽可能地增加。接点SDA所使用的接垫可被微弱地固定至一个可使串行直接存取电路10失能的电平，当要致能串行直接存取电路10时再被驱动至另一个足以致能的电平。或者，接点SDA的接垫可由打线选择(bounding option)控制。

在串行直接存取电路10致能时，不仅可经由串行接口接受外界(例如测试机台)的串行控制与存取，串行直接存取电路10还包括一自动测试模块16，用以进行内建测试，例如一自动程划测试与一自动读取测试。进行自动程划测试时，串行直接存取电路10经由串行接口而自测试机台接收一启始地址与一笔启始数据，对应于启始地址。自动测试模块16不仅将启始数据程划至电路区块20的启始地址，还自动地更新启始地址以提供一连串的后续地址，用以存取电路区块20。依据启始数据，自动测试模块16还会自动地为该些后续地址提供一连串的后续数据，使这些笔后续数据可被分别程划至电路区块20中的该些后续地址。换言之，依据单一一笔串行输入的数据与单一一笔串行输入的地址，串行直接存取电路10便能自动地将更多笔数据程划至其它的地址，即使未曾接收后续数据与地址的输入。藉此，测试的效率就能提升，因为测试机台不需馈送多个地址与多笔数据就能填充电路区块20中的地址。

在自动程划测试的一实施例中，自动产生的各笔后续数据与测试机台提供的启始数据可以是相同的。或者，自动测试模块16可对前一笔数据进行一逻辑运算以得出次一笔数据，例如说是将前一笔数据的各个位反相以求得一笔互补(complementary)数据作为次一笔数据；如此，就可形成一连串呈现棋盘态样(chessboard pattern)的多笔数据。一实施例中，自动测试模块16提供的一连串地址是由启始地址至电路区块20的最末地址，使启始地址至最末地址中的各地址都能被程划。一实施例中，自动测试模块16提供的一连串地址系由启始地址至电路区块20的最末地址，再由最末地址从头回绕(roll back)至启始地址；因此，电路区块20的所有地址都会被程划。

为进行自动读取测试，串行直接存取电路10经由串行接口而由测试机台接收一启始地址。自动测试模块16不仅由电路区块20的启始地址读取一笔数据，并自动地更新启始地址以提供一连串存取电路区块20的后续地址，使一连串后续数据可自这些后续地址被读出。换言之，依据单一一个串行输入的地址，串行直接存取电路10可自动地由其它地址读出更多笔数据，即使未接收后续的地址输入。如此，测试的效率便可提升，因为测试机台不需馈送多个地址。

在自动读取测试的一实施例中，串行直接存取电路10可串行地向测试机台输出一连串自动读取的数据，以验证电路区块20的功能。在自动读取测试的另一实施例中，串行直接存取电路10的自动测试模块16可自动地验证(比较)读取各笔的数据是否符合预期的内容，并经由串行接口将结果输出至测试机台；藉此，测试效率又能进一步提升，因为测试机台只需串行地接收验证(比较)结果，而非所有读取到的数据。

请参考图2，其所示意的是串行直接存取电路10依据本发明一实施例的运作情形。对电路区块20的测试可用阶段30、32、34、36、38、40与42来进行，分别为一启动(power-up)阶段、一命令(command)阶段、一地址阶段、一数据输入(data-in)阶段、一执行(execution)阶段、一停止(stop)阶段与一结束(end)阶段。开始测试时，先于接点VDD与VDD2上建立适当的供应电压。待供应电压稳定后，一接垫SDA_PAD的信号会由一电平L被驱动至一电平H，而耦接至此接垫SDA_PAD的接点SDA就会接收到一个将串行直接存取电路10致能的位。在串行直接存取电路10被致能后，电路区块架构100进入启动阶段30，使电路区块20准备好被存取与被测试。当启动阶段30结束，由阶段32、34、36、38、40与42所形成的一回合就可被进行一或数次以实施测试；在阶段32至42的一个回合中，串行直接存取电路10的一个内部信号SDAMO会被维持为电平H，而耦接至接点SCLK的接垫SCLK_PAD则持续被交变触发(toggle)。测试完成后，接垫SDA_PAD的信号转态回电平L，信号SDAMO亦转态回电平L，而串行直接存取电路10就会失能。串行直接存取电路10完全失能后，供应至接点VDD与VDD2的电压可被降低，以使串行直接存取电路10进入低功(power down)状态而节省功率。

请参考图3，其所示意的是依据本发明一实施例的启动阶段30。在接点SDA由电平L转态至电平H之后，且在信号SDAMO由电平L转态至电平H之前，串行直接存取电路10皆运作于启动阶段30。在启动阶段30中，一信号PPWRDNB_SDA由电平L转态至电平H，以使电路区块20的低功模式(power-down mode)失能，而另一信号PTRIM_SDA则会在稍后由电平L转态至电平H，以致能对电路区块20的调整(trimming)。信号PPWRDNB_SDA与PTRIM_SDA会持续维持于电平H，直到测试结束，也就是当接点SDA由电平H转态至电平L时。在启动阶段30中，接点SMEASOUT会一直维持于电平L。

在启动阶段30中，接点SCLK持续被交变触发，而其在接点SDA被致能后的第二个转态缘(由电平L至H的转态)会触发串行直接存取电路10重设其所有的暂存器。经由接点SDIN，测试机台可用两个脉冲(两个虚周期，dummy cycle)通知串行直接存取电路10将有信息来临，然后，就可经由接点SDIN将多个状态信息传送至串行直接存取电路10，例如二元的设定位Q0、Q1、Q2、Q3与Q4；这些状态信息用以指定串行直接存取的选项设定，以控制测试的进行。举例而言，位Q0选择程划地址如何自动更新(累增)，位Q1选择自动程划测试时自动提供的一连串数据是否要经由反相的逻辑运算产生，位Q2选择自动测试模块16是否要在自动读取测试中进行数据比对，位Q3决定内建测试是自动程划或自动读取，位Q4则选择测试中所存取的每笔数据的位数(如8位或32位)。当信号SDAMO由电平L转态为电平H后，电路区块20已经准备好可进行存取，而串行直接存取电路10就会继续进行串行直接存取运作，也就是一或数个由阶段32至42形成的回合。

请参考图4、图5与图6，分别示意地址阶段34、命令阶段32与数据输入阶段36。如图4所示，在地址阶段34中，用以在电路区块20中描述一完整地址的地址位A[0]至A[N]可以在接点SCLK的交变触发下串行地由接点SDIN接收，使位A[0]至A[N]可分别被馈送至接点PA[0]至PA[N](图1)。另两个额外的位Af与Ai也可随接点SCLK的两后续脉冲而经由接点SDIN接收，并由串行直接存取电路10分别馈送至接点PFUSE与PIFREN(图1)。在地址阶段34进行期间，接点SDA由测试机台维持于电平H，接点SDOUT、SIE与SOE则分别由串行直接存取电路10维持于电平L、H与L，接点SMEASOUT则被维持为高阻抗(high impedance)状态。

如图5所示，在命令阶段32中，一虚拟位DMY与控制位C[0]至C[Nc]可随接点SCLK的周期而由接点SDIN串行地接收，使控制位C[0]至C[Nc]可分别被传送至，举例而言，接点PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[0]至PTM[Nt]与PCE(图1)。在命令阶段32期间，接点SDA被维持于电平H，接点SDOUT、SIE与SOE分别被维持于电平L、H与L，而接点SMEASOUT依然为高阻抗。

如图6所示，在数据输入阶段36中，数据位D[0]至D[Nx]可随着接点SCLK的交变触发周期而串行地由接点SDIN接收，使数据位D[0]至D[Nx]可分别被传送至接点PDIN[0]至PDIN[Nin](图1)；其中，数目Nx小于或等于数目Nin，而数目Nx是取决于启动阶段30(图3)的位Q4。在数据输入阶段36中，接点SDA被维持于电平H，接点SDOUT、SIE与SOE分别被维持于电平L、H与L，接点SMEASOUT则维持高阻抗。

在执行阶段38中，接点SCLK持续被交变触发，使电路区块20能执行由控制位C[0]至C[Nc](图5)所指示的命令，以及/或者，自动测试模块16可以被触发而自动地进行由设定位Q0至Q4(图3)所选择设定的内建测试。执行命令的结果及/或进行内建测试所得的结果可在一数据输出阶段35中由串行直接存取电路10输出。请参考图7，其所示意的即是数据输出阶段35、停止阶段40与结束阶段42。

如图7所示，在数据输出阶段35中，接点SIE会在接点SCLK的一个虚周期后由电平H转态为电平L，接点SOE则同步地由电平L转态为电平H，使测试机台知悉串行直接存取电路10即将送出输出信息。在接点SCLK的虚周期后，输出位D[0]至D[Ny]可随接点SCLK所接收的后续各个周期而串行地经由接点SDOUT输出。将位D[0]至D[Ny]完整输出后，串行直接存取电路10将接点SIE由电平L转态为电平H，并使接点SOE由电平H转态为电平L，以结束数据输出阶段35。然后，测试机台可在停止阶段40与结束阶段42期间经由接点SCLK传送预设数目个虚周期(例如图7中所示的两个虚周期)，以确认阶段32至42的一个完整回合已经完成。在数据输出阶段35、停止阶段40与结束阶段42，接点SDA被维持于电平H，接点SMEASOUT则维持高阻抗。

一实施例中，由串行直接存取电路10串行传输的输出位D[0]至D[Ny]可以是自动读取的数据，由测试机台比较读取数据是否符合预期内容，藉此验证电路区块20的功能。另一实施例中，串行直接存取电路10自动地验证(比较)读取的数据是否符合预期内容，并利用接点SDOUT的串行输出位D[0]至D[Ny]将验证(比较)结果输出至测试机台。

总结来说，在对一电路区块进行测试时，本发明提供一种比并行存取使用更少接垫的串行直接存取以存取该电路区块，故可支持并优化多晶测试。本发明亦随着串行直接存取一并嵌入自动化内建测试的功能，使测试的效率能更进一步提升。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (20)

1.一种具有一并行接口及一仅用于测试的串行接口的存储器架构，包含：

一串行直接存取电路，包含：

一第一组并行接点，用于并行接口的运作；

一致能接点，用以接收一致能位，其中该串行直接存取电路在该致能位等于一第一逻辑值时被致能，在该致能位等于一第二逻辑值时被失能；

一第二组并行接点，由该串行直接存取电路输出，其中该第二组并行接点在该致能位等于该第二逻辑值时接续该第一组并行接点；

一串行接点，于该串行直接存取电路被致能时串行地接续多个串行位，每一串行位关联于该第二组并行接点的其中之一；以及

一自动测试模块，于该串行直接存取电路被致能时，依据该些串行位进行一内建测试；以及

一存储器，包含多个并行接点，分别耦接该第二组并行接点。

2.根据权利要求1所述的存储器架构，其中该自动测试模块的该内建测试是一自动程划测试或一自动读取测试，其中：

当该些串行位指示该内建测试是该自动程划测试时，依据该些串行位进行程划，以及

当该些串行位指示该内建测试是该自动读取测试时，以该些串行位回报该内建测试的结果。

3.根据权利要求1所述的存储器架构，其中该存储器的该多个并行接点包含预设数目个地址接点，各该地址接点接收一地址位，且该些地址接点同时接收的地址位形成一第一地址，用以存取该存储器；当该自动测试模块进行该内建测试时，该自动测试模块自动地更新该第一地址以提供一第二地址，用以存取该存储器。

4.根据权利要求3所述的存储器架构，其中该存储器的该些并行接点还包含第二预设数目个数据接点，各该数据接点接收一数据位，且该些数据接点同时接收的数据位形成该存储器的一第一数据；当该自动测试模块进行该内建测试时，该自动测试模块还自动地依据该第一数据提供一第二数据。

5.根据权利要求4所述的存储器架构，其中，当该自动测试模块进行该内建测试时，该自动测试模块还将该第二数据程划至该存储器的该第二地址。

6.根据权利要求4所述的存储器架构，其中，当该自动测试模块提供该第二数据时，该自动测试模块对该第一数据进行一逻辑运算以取得该第二数据。

7.根据权利要求4所述的存储器架构，其中，当该自动测试模块提供该第二数据时，该第二数据是与该第一数据相同。

8.根据权利要求3所述的存储器架构，其中，当该自动测试模块进行该内建测试时，该自动测试模块还由该存储器的该第二地址读取一第二数据。

9.根据权利要求8所述的存储器架构，其中该串行直接存取电路还包含一第二串行接点；当该自动测试模块进行该内建测试时，该自动测试模块还将该第二数据与一预设数据相比较以提供一比较结果，并由该第二串行接点输出该比较结果。

10.根据权利要求9所述的存储器架构，其中该串行接点与该第二串行接点是耦接至同一接垫。

11.根据权利要求1所述的存储器架构，其中该串行接点与该致能接点是分别耦接至不同接垫。

12.一种串行直接存取电路，用于一电路区块，该电路区块包含多个并行接点，而该串行直接存取电路包含：

一第一组并行接点，用于并行接口的运作；

一致能接点，用以接收一致能位；其中该串行直接存取电路在该致能位等于一第一逻辑值时被致能，在该致能位等于一第二逻辑值时被失能；

一第二组并行接点，由该串行直接存取电路输出，分别耦接该电路区块的该些并行接点；其中该第二组并行接点在该致能位等于该第二逻辑值时接续该第一组并行接点；

一串行接点，于该串行直接存取电路被致能时串行地接续多个串行位，各该串行位关联于该第二组并行接点之一；以及

一自动测试模块，于该串行直接存取电路被致能时，依据该些串行位对该电路区块进行一内建测试。

13.根据权利要求12所述的串行直接存取电路，其中该电路区块的该多个并行接点包含预设数目个地址接点，各该地址接点接收一地址位，且该些地址接点同时接收的地址位形成一第一地址，用以存取该电路区块；当该自动测试模块进行该内建测试时，该自动测试模块自动地更新该第一地址以提供一第二地址，用以存取该电路区块。

14.根据权利要求13所述的串行直接存取电路，其中该电路区块的该些并行接点还包含第二预设数目个数据接点，各该数据接点接收一数据位，且该些数据接点同时接收的数据位形成该电路区块的一第一数据；当该自动测试模块进行该内建测试时，该自动测试模块还自动地依据该第一数据提供一第二数据。

15.根据权利要求14所述的串行直接存取电路，其中，当该自动测试模块进行该内建测试时，该自动测试模块还将该第二数据输入至该电路区块的该第二地址。

16.根据权利要求15所述的串行直接存取电路，其中，当该自动测试模块提供该第二数据时，该自动测试模块对该第一数据进行一逻辑运算以取得该第二数据。

17.根据权利要求13所述的串行直接存取电路，其中，当该自动测试模块进行该内建测试时，该自动测试模块还由该电路区块的该第二地址接收一第二数据。

18.根据权利要求17所述的串行直接存取电路还包含一第二串行接点；当该自动测试模块进行该内建测试时，该自动测试模块还将该第二数据与一预设数据相比较以提供一比较结果，并由该第二串行接点输出该比较结果。

19.根据权利要求18所述的串行直接存取电路，其中该串行接点与该第二串行接点是耦接至同一接垫。

20.根据权利要求12所述的串行直接存取电路，其中该串行接点与该致能接点是分别耦接至不同接垫。