CN100442072C - 用以测试数字逻辑电路的测试电路 - Google Patents

Abstract

一种测试电路，用以测试一集成电路芯片中的数字逻辑电路，包括一储存装置、第一多任务器模块以及一选择装置。储存装置用以依据加载信号与一址选择信号，分别储存测试样本的第一N位位组、第二N位位组、第三N位位组以及第四N位位组。第一多任务器模块耦接至储存装置与第一数字逻辑电路模块，用以并列传送由第一数字逻辑电路模块接收并执行的该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组，以并列产生第一M位位组、第二M位位组以及第三M位位组。选择装置耦接至该第一数字逻辑电路模块，用以依据该地址选择信号，依序选择该第一M位位组、该第二M位位组以及该第三M位位组中的其中之一，输出一第一测试结果。

Description

用以测试数字逻辑电路的测试电路

技术领域

本发明涉及芯片测试，特别是涉及测试一集成电路芯片中的数字逻辑电路模块的电路及方法。

背景技术

随着半导体技术的进步，芯片中的逻辑门数目也快速的增加。然而，芯片提供来测试集成电路里的功能是否正常的接脚数却明显不足。因此，有各种关于如何解决上述接脚数不足问题的电路与方法相继被提出。

图1显示一现有的用以测试芯片的边界扫描法的区块图。如图所示，测试模块102、104、106以及108是采用一边界扫描法加以测试，其中每个测试模块的边界都有数个相邻设置的边界扫描单元(boundary scan cell)。

上述的边界扫描法提供一电路板上集成电路间的内连测试，此方法无须通过实体的测试探针(probe)。此方法是对组件内的每个接脚加上一个包括一个多任务器以及数个锁存器(latch)的边界扫描单元。边界扫描单元可抓取接脚上或内部逻辑信号的数据，或者将数据输出到接脚上。这些抓取到的数据一位接着一位的以串行方式送出，并且在外部与一个预期的测试结果进行比对。测试数据也是串行式的输入到每个模块。串行输出与输入的控制则由一串行路径或称为扫描路径所提供。

如图1所示，每个模块的四周安排了六个边界扫描单元。这些边界扫描单元彼此串接在一起，同时也串行式地接收每一个测试样本。当所有边界扫描单元都接收到测试样本时，这些测试样本再并列式的送到每个模块中。所有模块的测试结果以并列方式接收，再一个接着一个以串行方式输出。

藉由此边界扫描法，可以测试芯片里的模块功能。然而，由于测试样本的接收与传送都是串行方式的，将使得此运算相当耗时。

再者，当芯片里测试模块的数目改变时，用来测试该芯片的测试样本也会随着改变。

发明内容

有鉴于此，本发明提供一种测试方法，可以节省测试运算与验证测结果的时间，进而改善测试的效能。

基于上述目的，于本发明一实施例提供一种测试电路，用以测试一集成电路芯片中的数字逻辑电路，包括一储存装置、一第一多任务器模块以及一选择装置。储存装置用以依据一加载信号与一地址选择信号，分别储存一测试样本的一第一N位位组、一第二N位位组、一第三N位位组以及一第四N位位组。第一多任务器模块耦接至该储存装置与一第一数字逻辑电路模块，用以并列传送由该第一数字逻辑电路模块接收并执行的该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组，以并列产生一第一M位位组、一第二M位位组以及一第三M位位组。选择装置耦接至该第一数字逻辑电路模块，用以依据该地址选择信号，依序选择该第一M位位组、该第二M位位组以及该第三M位位组中的其中之一，输出一第一测试结果。其中，每一该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组皆为N位，且每一该第一M位位组、该第二M位位组以及该第三M位位组皆为M位。

本发明另一实施例还提供一种测试电路，包括一第二多任务器模块，其耦接至该储存装置、该第一数字逻辑电路模块、一第二数字逻辑电路模块以及该选择装置，用以并列传送由该第二数字逻辑电路模块所接收并执行的该第一、该第二以及该第三M位位组，以并列产生一次一M位位组与一次二M位位组。

本发明还提供一种测试方法，用以测试一集成电路芯片中的数字逻辑电路，该方法包括：依据一加载信号与一地址选择信号，分别储存一测试样本的一第一N位位组、一第二N位位组、一第三N位位组以及一第四N位位组；并列传送该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组，其将被接收并执行以并列产生一第一M位位组、一第二M位位组以及一第三M位位组；依据该地址选择信号，依序选择该第一M位位组、该第二M位位组以及该第三M位位组中的其中之一，以输出一第一测试结果。其中，每一该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组皆为N位，且每一该第一M位位组、该第二M位位组以及该第三M位位组皆为M位。

依据本发明的方法还包括：依据该加载信号与该地址选择信号，分别产生一第一致能信号、一第二致能信号、一第三致能信号以及一第四致能信号；以及依据该第一、该第二、该第三以及该第四致能信号，分别储存该第一、该第二、该第三以及该第四N位位组。

为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并结合附图详细说明如下。

附图说明

图1显示一现有用以测试芯片的边界扫描法的区块图。

图2显示一个包括一待测模块的集成电路芯片的实施例。

图3显示一依据本发明实施例的测试电路示意图。

图4显示图3中的一个缓存器位组示意图。

图5显示一个测试样本数据的示范例。

图6显示图3中的测试电路的一个时序图。

图7显示图3中的测试电路的另一时序图。

图8显示依据本发明另一实施例的测试电路示意图。

附图符号说明

2～集成电路芯片；M020、M122、M224～模块；30～测试电路；80～测试电路；102、104、106、108～测试模块；MUT～待测模块；300～储存装置；302～多任务器模块；304～时钟产生器；306～选择装置；804～多任务器模块；808～逻辑电路；809～选择装置；LOAD～加载信号；ADDR～地址选择信号；L0、L1、L2、L3～致能信号；CLK、CLK2、CLK3～脉冲信号；E～控制端；TMODE～测试模式信号；3000～译码器；3002～缓存器模块；MUX03020、MUX13022、MUX23024、MUX33026～多任务器位组；S13060、S23062、S33064～选择器；REG030020、REG130022、REG230024、REG430026～缓存器位组；TDI[0]-TDI[3]、TDO[0]-TDO[2]～数据位组；GO～测试开始信号；TDI～输入接脚；TDO～输出接脚；MUX48040、MUX58042、MUX68044～多任务器位组；8090～选择装置；8092、8094～选择模块；MUT_SEL～模块选择信号；S4-S7～选择器。

具体实施方式

图2显示一个待测集成电路芯片2的实施例。集成电路芯片2中包括三个模块：M020、M122以及M224，其中模块M122为准备进行测试的模块，以下简称模块M122为待测模块MUT。值得注意的是，这三个模块M020、M122以及M224可为数字逻辑电路模块。由待测模块MUT接收模块M020所送出的4*N个位的输入数据，并且依据一时钟信号，输出3*M个位的数据到模块M224。其中，三个模块M020、M122以及M224彼此串接在一起。同时，N以及M为与待测模块MUT的输入接脚数与输出接脚数相关的整数。举例来说，当待测模块MUT具有4个输入接脚与3个输出接脚时，N与M分别为4与3。值得注意的是，芯片2可以是一个电子装置、通讯装置或是网络装置中的系统单芯片(SOC)。

图3显示一依据本发明实施例的测试电路30示意图。测试电路30中包括一个储存装置300、一个多任务器模块302以及一个时钟产生器304。储存装置300包括一个译码器3000以及一个缓存器模块3002。译码器3000耦接至缓存器模块3002以及多任务器模块302，用以依据一个加载信号LOAD以及一个地址选择信号ADDR，提供对应的致能信号到缓存器模块3002中。如图3所示，当加载信号LOAD位于高电平时，译码器3000产生致能信号L0、L1、L2或L3中的其中一个到缓存器模块3002中。脉冲信号CLK提供内部模块所需的时钟。缓存器模块3002中包括多个缓存器，其缓存器个数与待测模块MUT的输入接脚数有关。缓存器模块3002中的缓存器可被译码器3000所产生的致能信号启动(致能)而储存测试样本。多任务器模块302包括多个多任务器，其多任务器个数与缓存器模块3002中的缓存器个数一样多。多任务器模块302有两组输入以及控制端E，其中一组输入连接前一级模块M0的输出，一组输入连接缓存器模块3002的输出，控制端E用来选择两组中的其中一组输出给待测模块MUT。举例来说，若控制端E为0时，可选择前一级模块M0的输出；反之，若控制端E为1时，可选择缓存器模块3002的输出。操作时，控制端E可由一个测试模式信号TMODE(未绘示)所提供，测试模式信号TMODE用来表示芯片是否于测试模式下。

为了实现并列输入的目的，测试样本被分成数个N位位组，并且每个N位位组以TDI[X]来表示，X’表示TDI[X]的数目，其中X表示为每个N位位组的编号与测试样本的总位数J相关。举例来说，当J为16且N为4时，X，为4，而当J为介于17与20间的一个数且N为4时，X’为5。另外，缓存器模块3002中的缓存器也依据测试样本的总位数J以及总输入测试接脚数，分成数个缓存器位组，如图3中所示的缓存器位组REG030020、REG130022、REG230024以及REG430026。于此例中，储存装置300依据加载信号LOAD以及地址选择信号ADDR，分别储存这些测试数据位组TDI[X]。每个缓存器位组依据一对应的致能信号，分别地接收并储存一个测试数据位组TDI[X]。多任务器模块302里的多任务器也分成数个多任务器位组，如同缓存器模块3002中的缓存器位组一般。举例来说，如图3所示，多任务器模块302里的多任务器可被分成四个多任务器位组MUX03020、MUX13022、MUX23024以及MUX33026。

此外，一个测试开始信号GO输入到时钟产生器304，以产生一个时钟信号CLK2来致能待测模块MUT。值得注意的是，测试样本、加载信号LOAD、地址选择信号ADDR及测试开始信号GO都是从电路外部输入的信号。同一缓存器位组里的每个缓存器都可用同一致能信号控制以及选取，用来储存一个位的输入样本。

图4显示图3中的一个缓存器位组REG030020于N为4且J为16时的示意图。如图所示，缓存器位组REG0包括有四个D型触发器，每个D型触发器接收一个位的测试样本以及致能信号，并且将接收到的测试样本输出给多任务器模块302。其中，缓存器位组REG0里的每个D型触发器可以被同一致能信号L0控制以及选取来储存一个位的输入测试样本数据。当致能信号L0送出时，每个D型触发器被选取，并且储存一个位的输入测试样本数据。缓存器位组REG0里共有四个D型触发器，每一个触发器都会储存一个位的输入测试样本数据。因此，缓存器位组REG0里共储存四个位的输入测试样本数据。若将这四个触发器的输出以TDI[0]表示，则TDI[0]将接着输出到多任务器模块302中对应的输入端口上。值得注意的是，此处的D型触发器也可用一个锁存器或是其它储存组件来取代。

图3中的缓存器位组REG1～REG3的设置如同缓存器位组REG0一般。因此，缓存器位组REG1～REG3也将分别依据致能信号L1～L3，储存测试样本数据的输入位组TDI[1]～TDI[3]，接着将其输出到多任务器模块302中对应的输入端口上。

另外，测试电路30中还包括一个选择装置306，用以选择待测模块MUT经过测试后产生的测试结果中的一个输出数据位组。如图3所示，选择装置306分别包括三个选择器S13060、S23062以及S33064，每个选择器具有多个输入与输出，并且分别耦接到测试结果中的其中一个输出数据位组。

同样地，为了实现并列输出的目的，测试结果依据测试的总输出接脚数M被分成数个M位位组，并且每个M位位组以TDO[Y]来表示，Y’表示TDI[Y]的数目，其中Y表示为每个N位位组的编号是与测试结果的总位数L相关。举例来说，当L为9且M为3时，Y’为3，而当L为介于10与12间的一个数且M为3时，Y为4’。举例来说，如图3所示，三个选择器S1、S2与S3分别接到输出数据位组TDO[0]、TDO[1]与TDO[2]。其中，每个选择器的输入与输出接脚数是与测试输出TDO的总接脚数相关。

图5显示一个测试样本数据的示范例。测试样本为一个预设的数据，其具有一个输入测试数据的部分，以及一个根据此输入测试数据应该得到的输出测试数据(预期输出测试结果)的部分。如图5所示，输入测试数据有16位，而预期输出测试结果只有12位。举例来说，当待测模块在存取周期0接收到输入测试数据为16位的“0001111110001100”时，则其预期的输出测试结果应为9位的“101011000011”。假设测试后输出的测试结果与预期的输出测试结果不一致，就表示此待测模块可能有问题，应该针对此待测模块进行进一步分析。依据本发明，16位的输入测试数据被分成四个输入数据位组TDI[0]～TDI[3]，而其产生的9位的测试结果也被分成三个输出数据位组TDO[0]～TDO[2]。举例来说，在存取周期0时接收到的16位输入测试数据“0001111110001100”会被四个数据位组TDI[0]～TDI[3]，其中TDI[0]、TDI[1]、TDI[2]以及TDI[3]分别为“0001”、“1111”、“1000”以及“1100”。这些数据位组稍后将依据致能信号L0～L3分别被送到缓存器位组REG0～REG3中储存。

关于图3中的测试电路30的运作，请参阅以下的图6与图7的说明。

图6显示图3中的测试电路30的一个时序图。于此实施例中，测试样本、输入测试数据以及输出测试结果的长度分别为J位、N位以及M位。当进入测试模式时，测试模式信号TMODE将变成高电平。如图所示，加载信号LOAD在存取周期0-3的期间保持高电平，在存取周期4-7的期间变为低电平。加载信号LOAD为高电平的存取周期定义为加载周期，而加载信号LOAD为低电平的存取周期则定义为观察周期。以下介绍每个存取周期的运作情形。

在存取周期0时，加载信号LOAD为高电平且地址选择信号ADDR的值为“0”，使得译码器3000产生致能信号L0到缓存器模块3002，此时通过输入接脚TDI输入的输入数据位组为TDI[0]。此致能信号L0使得其于缓存器模块3002中对应的缓存器位组REG0被启动(致能)。于是，第一个输入数据位组TDI[0]被储存在缓存器位组REG0中。

在存取周期1时，加载信号LOAD保持高电平且地址选择信号ADDR的值变为“1”，使得译码器3000产生致能信号L1到缓存器模块3002，此时通过输入接脚TDI输入的输入数据位组为TDI[1]。此致能信号L1使得其于缓存器模块3002中对应的缓存器位组REG1被启动。于是，第二个输入数据位组TDI[1]被储存在缓存器位组REG1中。

在存取周期2时，加载信号LOAD保持高电平且地址选择信号ADDR的值变为“2”，使得译码器3000产生致能信号L2到缓存器模块3002，此时通过输入接脚TDI输入的输入数据位组为TDI[2]。此致能信号L2使得其于缓存器模块3002中对应的缓存器位组REG2被启动。于是，第三个输入数据位组TDI[2]被储存在缓存器位组REG2中。

在存取周期3时，加载信号LOAD保持高电平且地址选择信号ADDR的值变为“3”，使得译码器3000产生致能信号L3到缓存器模块3002，此时通过输入接脚TDI输入的输入数据位组为TDI[3]。此致能信号L3使得其于缓存器模块3002中对应的缓存器位组REG3被启动。于是，第四个输入数据位组TDI[3]被储存在缓存器位组REG3中。

在这些加载周期之后，16位的输入测试数据分别储存在缓存器位组REG0～REG3中，此时测试开始信号GO仍然保持低电平，测试模式信号TMODE为高电平。由于测试模式信号TMODE是接到测试模块的控制端E，使得数据位组TDI[0]～TDI[3]可分别经由其于多任务器模块里对应的多任务器位组MUX0～MUX3，送到待测模块MUT中。

接着在存取周期4时，此时测试开始信号GO变为高电平，使得时钟产生器340产生一个时钟信号CLK2到待测模块MUT。当待测模块MUT收到此时钟信号CLK2后，便开始依据输入的测试数据进行测试，并于测试完成后输出一个9位的测试结果。

由上述可知，依据本发明，16位的测试样本数据只要花四个时钟周期就可以加载到待测模块中。相较于采用现有的边界扫描测试法，16位的测试样本数据需要16个周期，利用本发明，可将测试所需时间减少为原来的1/4。因此，本发明可同时减少测试时间，进行增加其测试效能。

此外，9位的输出测试结果也可用并列方式进行观察与验证，所以也可大幅减少验证测试结果的时间。9位的输出测试结果被分成三个数据位组TDO[0]～TDO[2]，每个数据位组TDO[0]～TDO[2]都为3个位。三个数据位组TDO[0]～TDO[2]分别送到选择器S1～S3中。此外，同一个地址选择信号ADDR被用来选择想要观察与验证的输出数据位组。

在存取周期5到存取周期7的期间，测试结果将从输出接脚TDO输出以进行观察与验证。在存取周期5时，加载信号LOAD变为低电平且地址选择信号ADDR的值变为“0”，使得选择装置350选择选择器S1为输入模块。因此，第一个输出数据位组TDO[0]被送到测试数据输出接脚TDO以进行观察与验证。

在存取周期6时，加载信号LOAD仍为低电平且地址选择信号ADDR的值变为“1”，使得选择装置306选择选择器S2为输入模块。因此，第二个输出数据位组TDO[1]被送到测试数据输出接脚TDO以进行观察与验证。同样地，在存取周期7时，加载信号LOAD仍为低电平且地址选择信号ADDR的值变为“2”，使得选择装置306选择选择器S3为输入模块。因此，第三个输出数据位组TDO[2]被送到测试数据输出接脚TDO以进行观察与验证。

由上述可知，依据本发明，9位的测试样本数据只要花三个时钟周期就可以将所有测试结果观察与验证完成。相较于采用现有的边界扫描测试法，9位的测试结果需要9个周期，利用本发明，可将观察与验证所需时间减少为原来的1/3。因此，本发明也可同时减少测试结果的观察与验证时间，进行增加其测试效能。

再者，因为测试样本的数据为预先设定，若在连续的几个存取周期中，测试样本数据的输入数据位组或是预期的输出数据位组保持不变，可以不必加载或观察这些保持不变的部分数据位组，进而减少测试与验证的时间。图7显示图3中的测试电路30的另一时序图。举例来说，请同时参阅图5与图7，输入数据位组TDI[0]以及TDO[2]分别在存取周期0与存取周期2时保持不变。因此，当待测模块MUT于存取周期0与存取周期2中进行测试时，只需要加载有变更的输入数据位组TDI[1]以及TDO[3]进行测试即可。相对地，输出数据位组TDO[1]在存取周期0与存取周期1时保持不变，因此于存取周期0与存取周期1时，也只需要观察与验证输出数据位组TDO[0]以及TDO[2]即可。换言之，不管是要加载的输入测试数据位组或是需要观察的输出测试结果数据位组都可以被选择性地加载或观察。因此，可更减少加载测试样本数据与观察测试结果所需的存取周期数。

图8显示依据本发明另一实施例的芯片的示意图，本实施例中芯片具有一个测试电路80。此芯片有至少两个测试于不同存取周期的待测模块MUT1与MUT2。如图所示，测试电路80的配置与测试电路30类似，差别在于测试电路80中增加了逻辑电路808、一个第二选择模块8092、一个第三选择模块8094、一个第二多任务器模块804以及一个模块选择信号MUT_SEL，用来测试与验证这些测试模块。于此实施例中，第二选择模块8092、第三选择模块8094以及选择装置8090共同组成一个新的选择装置809。

第二多任务器模块804包括多个多任务器，这些多任务器被分成三个多任务器位组MUX48040、MUX58042以及MUX68044。第二多任务器模块804有两组的输入以及控制端E，一组输入是接到待测模块MUT2的输出，另一组是接到缓存器模块8002的输出，控制端E依据测试模式信号TMODE，选择两组输入中的其中一组输出到待测模块MUT2中。第二多任务器模块804的运作原理与图3中的多任务器模块302相似，细节不在此赘述。

逻辑电路808包括如与门/与非门(AND/NAND)、或非门(NOR)或是其组合而成的电路，并有数个多任务器以依据时钟产生器806的输出以及模块选择信号MUT_SEL来选择并分别产生时钟信号CLK2与CLK3到待测模块MUT1与MUT2中。举例来说，当模块选择信号MUT_SEL为0时，被选到的待测模块为MUT1，时钟信号CLK2将被送到待测模块MUT1中以使其开始进行测试。相反地，当模块选择信号MUT_SEL为1时，被选到的待测模块为MUT2，时钟信号CLK3将被送到待测模块MUT2中以使其开始进行测试。

如图8所示，例如，选择模块8092包括两个选择器S4以及S5，而选择模块8094包括两个选择器S6以及S7。选择装置8090的输出耦接并传送至选择模块8094中的选择器S6。待测模块MUT2的输出耦接至选择模块8092，选择模块8092的输出再耦接并传送至选择模块8094中的选择器S7。待测模块的输出数据位组依据模块选择信号MUT_SEL的选择而输出到测试数据输出接脚TDO。举例来说，当模块选择信号MUT_SEL为0时，测试数据输出接脚TDO的输出来自待测模块MUT1的输出，当模块选择信号MUT_SEL为1时，测试数据输出接脚TDO的输出来自待测模块MUT2的输出。

图8中测试电路80的运作原理与图3中测试电路30相似，细节不在此赘述。

利用图8中所示的测试电路80可用来测试一个芯片里两个或两个以上的待测模块。值得注意的是，当这些待测模块于不同周期进行测试时，测试电路80中的部分组件，依据本发明，可以被共享。举例来说，即使待测模块的数量变多，测试数据输入缓存器模块的储存装置以及译码器都可被共享。因此，此测试电路可简单地应用在各种芯片上。

本发明还提供一种测试方法，可用以测试一集成电路芯片中的数字逻辑电路。此测试方法包括下列步骤。首先，依据一加载信号与一地址选择信号，分别储存一测试样本的一第一N位位组、一第二N位位组、一第三N位位组以及一第四N位位组。接着，并列传送第一N位位组、第二N位位组、第三N位位组以及第四N位位组，其将被接收并执行以并列产生一第一M位位组、一第二M位位组以及一第三M位位组。其次，依据地址选择信号，依序选择第一M位位组、第二M位位组以及第三M位位组中的其中之一，以输出一第一测试结果。其中，每一第一N位位组、第二N位位组、该第三位位组以及第四N位位组皆为N位，且每一第一M位位组、第二M位位组以及第三M位位组皆为M位。

本发明的方法还包括下列步骤。首先，依据加载信号与一地址选择信号，分别产生一第一致能信号、一第二致能信号、一第三致能信号以及一第四致能信号。其次，依据第一、第二、第三以及第四致能信号，分别储存第一、第二、第三以及第四N位位组。

另外，地址选择信号的一第一数值、一第二数值、一第三数值以及一第四数值被译码，以产生相应一第一地址、一第二地址、一第三地址以及一第四地址的第一致能信号、第二致能信号、第三致能信号以及第四致能信号。当第一地址的值为0时，地址选择信号的第一数值为0，当第二地址的值为1时，地址选择信号的第二数值为1，当第三地址的值为2时，地址选择信号的第三数值为2，当第四地址的值为3时，地址选择信号的该第四数值为3。当第一地址的值为0时，送出第一致能信号以储存第一N位位组，当第二地址的值为1时，送出第二致能信号以储存第二N位位组，当第三地址的值为2时，送出第三致能信号以储存第三N位位组，当第四地址的值为3时，送出第四致能信号以储存第四N位位组。

本发明的方法还包括下列步骤。首先，当集成电路芯片是于一测试模式时，并列传送第一N位位组、第二N位位组、第三N位位组以及第四N位位组。接着，并列传送第一、第二以及第三M位位组，其将被接收并执行以并列产生一次一N位位组以及一次二N位位组。

再者，本发明的方法还包括下列步骤。首先，当集成电路芯片是于一测试模式时，并列传送第一M位位组、第二M位位组以及第三M位位组。接着，依据地址选择信号，依序输出第一、第二以及第三M位位组的其中之一，以产生第一测试结果，依据地址选择信号，依序输出次一、次二M位位组的其中之一，以产生一第二测试结果，同时依据一模块选择信号，选择第一与第二测试结果的其中之一，以输出一最后测试结果。

其中，当地址选择信号的一第一数值为0时，选择第一M位位组，当地址选择信号的一第二数值为1时，选择第二M位位组，以及当地址选择信号的一第三数值为2时，选择第三M位位组。当地址选择信号的一第一数值为0时，选择次一M位位组，以及当地址选择信号的一第二数值为1时，选择次二M位位组。

当模块选择信号的一第一数值为0时，选择第一测试结果，或当模块选择信号的一第二数值为1时，选择第二测试结果。

此外，本发明的方法包括下列步骤。于输出第一测试结果后，提供一次一测试样本的一次一N位位组、一次二N位位组、一次三N位位组以及一次四N位位组，再分别将次一、次二、次三以及次四N位位组与第一、第二、第三以及第四N位位组进行比对，以产生一比对结果以及依据比对结果，输入次一、次二、次三以及次四N位位组中的一组合。

因此，当上述比对结果显示当第一、第二、第三以及第四N位位组是与次一、次二、次三以及次四N位位组的一对应之一不一致时，选择次一、次二、次三以及次四N位位组中的组合输入。

值得注意的是，上述实施例中测试样本数据的位数、测试数据输入接脚数TDI、测试数据输出接脚数TDO以及多任务器、缓存器以及选择器的数量是用以帮助阐释本发明的主要精神及目的，当然本发明不限于此。

因此，虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可做若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (10)

1.一种测试电路，用以测试一集成电路芯片中的数字逻辑电路，包括：

一储存装置，用以依据一加载信号与一地址选择信号，分别储存一测试样本的一第一N位位组、一第二N位位组、一第三N位位组以及一第四N位位组；

一第一多任务器模块，耦接至该储存装置与一第一数字逻辑电路模块，用以并列传送由该第一数字逻辑电路模块接收并执行的该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组，以并列产生一第一M位位组、一第二M位位组以及一第三M位位组；以及

一选择装置，耦接至该第一数字逻辑电路模块，用以依据该地址选择信号，依序选择该第一M位位组、该第二M位位组以及该第三M位位组中的其中之一，输出一第一测试结果；

其中，每一该第一N位位组、该第二N位位组、该第三N位位组以及该第四N位位组皆为N位，且每一该第一M位位组、该第二M位位组以及该第三M位位组皆为M位。

2.如权利要求1所述的测试电路，其中该储存装置包括：

一译码器，用以依据该加载信号与该地址选择信号，分别产生一第一致能信号、一第二致能信号、一第三致能信号以及一第四致能信号；

一第一缓存器，其具有N个并列触发器，用以依据该第一致能信号，储存该第一N位位组；

一第二缓存器，其具有N个并列触发器，用以依据该第二致能信号，储存该第二N位位组；

一第三缓存器，其具有N个并列触发器，用以依据该第三致能信号，储存该第三N位位组；以及

一第四缓存器，其具有N个并列触发器，用以依据该第四致能信号，储存该第四N位位组。

3.如权利要求2所述的测试电路，其中该译码器译码该地址选择信号的一第一数值、一第二数值、一第三数值以及一第四数值，用以依据该第一缓存器、该第二缓存器、该第三缓存器以及该第四缓存器对应的一第一地址、一第二地址、一第三地址以及一第四地址，分别产生该第一致能信号到该第一缓存器、该第二致能信号到该第二缓存器、该第三致能信号到该第三缓存器以及该第四致能信号到该第四缓存器。

4.如权利要求3所述的测试电路，其中当该第一缓存器的该第一地址的值为0时，该地址选择信号的该第一数值为0，当该第二缓存器的该第二地址的值为1时，该地址选择信号的该第二数值为1，当该第三缓存器的该第三地址的值为2时，该地址选择信号的该第三数值为2，当该第四缓存器的该第四地址的值为3时，该地址选择信号的该第四数值为3。

5.如权利要求3所述的测试电路，其中当该第一缓存器的该第一地址的值为0时，该第一致能信号送到该第一缓存器，当该第二缓存器的该第二地址的值为1时，该第二致能信号送到该第二缓存器，当该第三缓存器的该第三地址的值为2时，该第三致能信号送到该第三缓存器，当该第四缓存器的该第四地址的值为3时，该第四致能信号送到该第四缓存器。

6.如权利要求3所述的测试电路，其中当该第一缓存器的该第一地址的值为0时，将该第一N位位组储存于该第一缓存器中，当该第二缓存器的该第二地址的值为1时，将该第二N位位组储存于该第二缓存器中，当该第三缓存器的该第三地址的值为2时，将该第三N位位组储存于该第三缓存器中，当该第四缓存器的该第一地址的值为3时，将该第四N位位组储存于该第四缓存器中。

7.如权利要求1所述的测试电路，其中该第一多任务器模块包括：

一第一多任务器位组，其具有N个并列多任务器，当该集成电路芯片是于一测试模式时，用以传送该第一N位位组；

一第二多任务器位组，其具有N个并列多任务器，当该集成电路芯片是于该测试模式时，用以传送该第二N位位组；

一第三多任务器位组，其具有N个并列多任务器，当该集成电路芯片是于该测试模式时，用以传送该第三N位位组；以及

一第四多任务器位组，其具有N个并列多任务器，当该集成电路芯片是于该测试模式时，用以传送该第四N位位组。

8.如权利要求1所述的测试电路，其中该测试电路还包括一第二多任务器模块，其耦接至该储存装置、该第一数字逻辑电路模块、一第二数字逻辑电路模块以及该选择装置，用以并列传送由该第二数字逻辑电路模块所接收并执行的该第一、该第二以及该第三M位位组，以并列产生一次一M字节位组与一次二M位位组。

9.如权利要求8所述的测试电路，其中该第二多任务器模块包括：

一第一多任务器位组，其具有M个并列多任务器，当该集成电路芯片是于一测试模式时，用以传送该第一M位位组；

一第二多任务器位组，其具有M个并列多任务器，当该集成电路芯片是于该测试模式时，用以传送该第二M位位组；以及

一第三多任务器位组，其具有M个并列多任务器，当该集成电路芯片是于该测试模式时，用以传送该第三M位位组。

10.如权利要求8所述的测试电路，其中该选择装置包括：

一第一选择模块，用以依据该地址选择信号，依序输出该第一、该第二以及该第三M位位组的其中之一，以产生该第一测试结果；

一第二选择模块，用以依据该地址选择信号，依序由该第二数字逻辑电路模块中输出该次一、该次二M位位组的其中之一，以产生一第二测试结果；以及

一第三选择模块，用以依据一模块选择信号，选择该第一与该第二测试结果的其中之一，以输出一最后测试结果。

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