TWI480884B - 記憶體架構與相關的串列直接存取電路 - Google Patents

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Description

記憶體架構與相關的串列直接存取電路
本發明係關於一種記憶體架構與相關的串列直接存取電路，且特別係關於一種提供串列存取與內建測試功能以支援多晶測試(multi-die test)的記憶體架構與相關的串列直接存取電路。
形成於晶粒的積體電路是現代科技最重要的硬體基礎之一。一般而言，一個晶粒中包括許多個電路區塊，或稱為矽智財(silicon intellectual property)。舉例而言，中央處理單元與微控制單元就是常用的邏輯電路區塊。再者，可整合至晶粒中的非揮發性及/或揮發性嵌入式記憶體也已成為現代晶粒中不可或缺的電路區塊。
一晶粒中的諸電路區塊要能彼此通訊；為優化通訊效率，每一電路區塊設有多接點的並列介面(parallel interface)，耦接其他電路區塊。舉例而言，一記憶體的並列介面包括有多個位址接點與多個資料接點；各位址接點可同時接收一位址的一部分(例如一位元)，收集諸位址接點接收的各部份就能得到一完整的位址，可據以存取記憶體。若要將一筆資料程劃(寫入)至記憶體中的該位址，並列介面的各資料接點會同時接收該筆資料的一部分(例如一位元)；這些部份會被收集起來形成整筆完整的資料，使這筆資料可被程劃(寫入)至該位址指定的記憶位置。若要由記憶體的該位址讀取一筆資料，各該資料接 點會同時輸出該筆資料的一部分；如此，儲存在該位址的一整筆資料就可由記憶體的並列介面輸出。
雖然電路區塊的並列介面可提昇通訊效率，但要經由並列介面對電路區塊進行功能測試則相當困難。配備有探針卡(probing card)的測試機台可用以測試晶圓上的諸晶粒；每一探針卡有多個探針，每一探針可接觸一晶粒上的一個接墊(pad)，使訊號及/或功率能藉此饋送至晶粒，或由晶粒傳出。探針無法接觸晶粒中的接點，除非接點係耦接至接墊；這是因為接點僅是晶粒中用以接續、路由(routing)訊號的內部傳導路徑。亦即，若要使一晶粒中的一電路區塊可經由其並列介面的諸並列接點接受測試，這些並列接點中的每一個都要連接至晶粒的一個獨立接墊。為並列介面的多個接點安排多個接墊，其成本將十分高昂，因為每一接墊(例如配備靜電放電保護的接墊)均會於晶粒上佔用相當的布局面積。再者，經由並列介面進行測試也限制了測試的效率。由於每一探針卡的探針數目有限，每一晶粒上待探測的接墊數目越多，同一探針卡能同時探測的晶粒數目就越少。
因此，本發明的目的之一係提供一種具備一並列介面的記憶體架構，包括一記憶體(例如一嵌入式快閃記憶體)與一串列直接存取電路。記憶體包括複數個屬於並列介面的並列接點。串列直接存取電路包括一致能接點、一串列接點與一自動測試模組。致能接點用以接收一致能位元， 串列直接存取電路即是響應此致能位元而選擇性地致能或失能。當串列直接存取電路被致能時，串列接點係用以串列地接續(輸入及/或輸出)複數個串列位元，使每一串列位元得以關聯至諸並列接點的其中之一；舉例而言，使各串列位元能被輸入至一關聯的並列接點，及/或使各串列位元能自一關聯的並列接點輸出。當串列直接存取電路被致能時，自動測試模組係用以對記憶體進行一內建測試，此內建測試係關聯於諸串列位元。舉例而言，自動測試模組可在串列直接存取電路被致能時依據串列位元進行內建測試。
因為諸並列接點能經由串列直接存取電路的較少接點而被存取，故本發明能提昇測試記憶體的效率。由於每一晶粒需要被探測的接墊數目變少，單一探針卡可測試的晶粒數目就會增加。因此，本發明便可支援並優化多晶測試。
一實施例中，複數並列接點中包括預設數目個位址接點，各位址接點接收一位址位元，而諸位址接點所同時接收的位址位元形成一第一位址，用以存取記憶體。當自動測試模組進行內建測試時，自動測試模組可自動地更新第一位址以提供一個存取記憶體的第二位址。
一實施例中，所述的內建測試係一自動程劃測試。諸並列接點中更包括第二數目個資料接點，各資料接點接收一資料位元，而諸資料接點同時接收的資料位元形成記憶體的一第一資料。當自動測試模組進行內建的自動程劃測試時，自動測試模組更自動地依據第一資料提供一第二資 料。舉例而言，第二資料可以和第一資料相同。或者，自動測試模組可針對第一資料進行一邏輯運算以求得第二資料，例如將第一資料的每一位元反相以取得第二資料。自動測試模組可進一步將第一資料與第二資料分別程劃(寫入)至記憶體中的第一位址與第二位址。
亦即，僅需依據單一一筆要被程劃至單一位址的資料(位址與資料皆係串列地輸入至串列直接存取電路)，串列直接存取電路便可自動地將更多筆資料寫入至其他(一或多個)位址，不需要向串列直接存取電路輸入更多的資料與位址。藉此，測試的效率可進一步提昇，因為低速(低於受測晶粒)運作的測試機台不需要饋入多筆位址與資料才能填充記憶體。
一實施例中，內建測試係一自動讀取測試。當自動測試模組進行此內建的自動讀取測試時，自動測試模組更由記憶體的第一位址與第二位址分別讀出一筆第一資料與一筆第二資料，將第一資料及第二資料分別與預設資料相比對以產生比較結果，並經由串列直接存取電路的一第二串列接點輸出比較結果。一實施例中，所述串列接點與第二串列接點係共同耦接至同一接墊以共用此接墊。
亦即，僅需依據單一一個要被讀取的位址(其係串列地輸入串列直接存取電路)，串列直接存取電路便可自動地由其他(一或多個)位址讀取更多筆資料，不需要向串列直接存取電路輸入更多的位址。如此，測試的效率可進一步提昇，因為測試機台不需為了讀取記憶體的其他部份而饋入多筆位址。一實施例中，串列直接存取電路可將自 動讀取的多筆資料串列地輸出至測試機台，以驗證記憶體的功能。另一實施例中，串列直接存取電路自動地驗證(比較)讀取的資料是否符合預期內容，並經由第二串列接點將結果輸出至測試機台；測試效率可藉此進一步提昇，因為測試機台只需串列地接收驗證(比較)結果，不需接收讀取的資料。
一實施例中，串列接點與致能接點係分別耦接至不同接墊。
本發明的目的之一是提供一串列直接存取電路，應用於一電路區塊，其包括一個具有多並列接點的並列介面。串列直接存取電路包括一致能接點、一串列接點與一自動測試模組。致能接點用以接收一致能位元，串列直接存取電路即是響應此致能位元而選擇性地致能或失能。當串列直接存取電路被致能時，串列接點係用以串列地接續複數個串列位元，使每一串列位元得以關聯至諸並列接點的其中之一。自動測試模組係用以對電路區塊進行一內建測試，此內建測試係關聯於諸串列位元。舉例而言，自動測試模組可在串列直接存取電路被致能時依據串列位元進行內建測試。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參考第1圖，其所示意的是依據本發明一實施例的電路區塊架構100。電路區塊架構100包括有一串列直接 存取電路10(serial direct access circuit：SDA circuit)與一電路區塊20。一實施例中，電路區塊20為一記憶體，例如一快閃記憶體，故電路區塊架構100為一記憶體架構。電路區塊20包括複數個並列接點，用於電路區塊20的並列控制與存取；舉例而言，電路區塊20可包括並列位址輸入接點PA[0]至PA[N]、用於進一步定址的並列接點PIFREN與PFUSE、並列資料輸入接點PDIN[0]至PDIN[Nin]、並列資料輸出接點PDOUT[0]至PDOUT[Nout]，以及一些並列控制接點，用以接收並列控制位元，例如接點PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[0]至PTM[Nt]以及PCE等等。電路區塊20亦經由接點VDD、VDD2與VSS取得供應電壓。另一方面，針對電路區塊20的串列控制與存取，串列直接存取電路10包括接點SDA、SCLK、SDOUT、SDIN、SOE與選擇性設置的接點SMEASOUT與SIE。
為將一筆資料程劃(輸入、寫入、暫存或儲存)至電路區塊20中的一位址，並列接點PA[0]至PA[N]中的每一接點會同時接收該位址的一部分(例如一個二元的位址位元)；收集接點PA[0]至PA[N]所接收的各部份就能完整提供該位址，例如一個(N+1)位元的位址。並且，並列接點PDIN[0]至PDIN[Nin]會同時接收該筆資料的一部分(例如一個二元的資料位元)，使該筆資料(例如一筆(Nin+1)位元的資料)可被程劃至電路區塊20中的該位址。一實施例中，電路區塊20設有三個區塊可儲存資料，例如一主區塊(main block)、一資訊區塊(information block) 與一熔絲區塊(fuse block)，而接點PIFREN以及PFUSE則各自接收一位元，分別指示資訊區塊是否被致能，以及熔絲區塊是否被致能，亦即該位址是否屬於資訊區塊以及該位址是否屬於熔絲區塊。
為從電路區塊20的一位址讀取(接收)一筆資料，並列接點PA[0]至PA[N]中的每一接點同時接收該位址的一部分，使該位址的資料可被讀出。據此，並列接點PDOUT[0]至PDOUT[Nout]中的每一接點便可同時輸出該筆資料(例如一(Nout+1)位元的資料)的一部分(例如一個二元的資料位元)。
接點PPROG、PMASI、PERASE、PNVSTR與PCE中的每一個接點同時接收一狀態資訊(例如一個二元的控制位元)，分別決定是否使程劃致能、是否將晶片抹除致能(chip erase)、是否使抹除致能、是否將致能非揮發，以及是否致能晶片。接點PWE為一脈衝接點(pulse pin)，用於程劃與抹除。接點PTM[0]至PTM[Nt]為測試模式接點。
在並列位址接點(如接點PA[0]至PA[N])、並列資料接點(如接點PDIN[0]至PDIN[Nin]與接點PDOUT[0]至PDOUT[Nout])與並列控制接點(如接點PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[0]至PTM[Nt]與PCE等等)形成的並列介面之外，串列直接存取電路10實現一串列介面，用以測試電路區塊20。此串列介面包括接點SDA、SCLK、SDIN、SDOUT與SOE，以及選配的接點SMEASOUT與SIE。接點SDA為一致能接點，用以接收一致能位元，使串列直接存取電路10可響應致能位元而被選擇性地致能 或失能。當串列直接存取電路10受控失能時，電路區塊20執行正常功能，並經由並列介面與其他電路區塊(未繪示)通訊。當串列直接存取電路10被致能時，電路區塊架構100進入一測試模式，使電路區塊20可接受一測試機台的測試，而電路區塊20係經由串列直接存取電路10的串列介面接受控制與存取。
當串列直接存取電路10致能時，一個位址的各部份係串列地由接點SDIN接收，並分派至並列位址接點PA[0]至PA[N]。接點SDIN亦作為一串列輸入接點，串列地接收一筆資料的不同部份，使該筆資料可經由並列接點PDIN[0]至PDIN[Nin]而被程劃至電路區塊20。另一方面，接點SDOUT為一串列輸出接點，串列地輸出一筆資料的不同部份，而這些部份係由電路區塊20的接點PDOUT[0]至PDOUT[Nout]所分別讀出。當串列直接存取電路10致能時，接點SCLK用以接收串列存取的時脈。
當串列直接存取電路10被致能時，接點SOE與SIE各自輸出一狀態資訊(例如一位元)，分別指示資料輸出是否被致能，以及資料輸入是否被致能。在串列存取中，由於資料輸入與資料輸出是互斥的，故接點SIE可被省略，接點SDIN與SDOUT則可共用同一接墊IO_PAD(未示於第1圖)；接點SOE亦可被接附於接墊IO_PAD，以指示接墊IO_PAD是為接點SDIN接收輸入或是為接點SDOUT進行輸出。接點SMEASOUT為一類比輸入與輸出的雙向(bi-directional)接點；當電路區塊20受測時，可經由此接點SMEASOUT量測電路區塊20的電流。若不需進行 此種類比量測，接點SMEASOUT可被省略。
一實施例中，接點SDA單獨使用一接墊，不和其他接點共用同一接墊。不過，串列介面的其餘接點都可以和其他接點共用接墊，只要這些接點在串列直接存取電路10被致能時未被使用即可。藉由如此的安排，就可將同一晶粒需被探測的接墊數目盡可能地精簡，而同一探針卡所能測試的晶粒數目也就能盡可能地增加。接點SDA所使用的接墊可被微弱地固定至一個可使串列直接存取電路10失能的位準，當要致能串列直接存取電路10時再被驅動至另一個足以致能的位準。或者，接點SDA的接墊可由打線選擇(bounding option)控制。
在串列直接存取電路10致能時，不僅可經由串列介面接受外界(例如測試機台)的串列控制與存取，串列直接存取電路10還包括一自動測試模組16，用以進行內建測試，例如一自動程劃測試與一自動讀取測試。進行自動程劃測試時，串列直接存取電路10經由串列介面而自測試機台接收一啟始位址與一筆啟始資料，對應於啟始位址。自動測試模組16不僅將啟始資料程劃至電路區塊20的啟始位址，還自動地更新啟始位址以提供一連串的後續位址，用以存取電路區塊20。依據啟始資料，自動測試模組16更會自動地為該些後續位址提供一連串的後續資料，使這些筆後續資料可被分別程劃至電路區塊20中的該些後續位址。換言之，依據單一一筆串列輸入的資料與單一一筆串列輸入的位址，串列直接存取電路10便能自動地將更多筆資料程劃至其他的位址，即使未曾接收後續 資料與位址的輸入。藉此，測試的效率就能提昇，因為測試機台不需饋送多個位址與多筆資料就能填充電路區塊20中的位址。
在自動程劃測試的一實施例中，自動產生的各筆後續資料與測試機台提供的啟始資料可以是相同的。或者，自動測試模組16可對前一筆資料進行一邏輯運算以得出次一筆資料，例如說是將前一筆資料的各個位元反相以求得一筆互補(complementary)資料作為次一筆資料；如此，就可形成一連串呈現棋盤態樣(chessboard pattern)的複數筆資料。一實施例中，自動測試模組16提供的一連串位址係由啟始位址至電路區塊20的最末位址，使啟始位址至最末位址中的各位址都能被程劃。一實施例中，自動測試模組16提供的一連串位址係由啟始位址至電路區塊20的最末位址，再由最末位址從頭迴繞(roll back)至啟始位址；因此，電路區塊20的所有位址都會被程劃。
為進行自動讀取測試，串列直接存取電路10經由串列介面而由測試機台接收一啟始位址。自動測試模組16不僅由電路區塊20的啟始位址讀取一筆資料，並自動地更新啟始位址以提供一連串存取電路區塊20的後續位址，使一連串後續資料可自這些後續位址被讀出。換言之，依據單一一個串列輸入的位址，串列直接存取電路10可自動地由其他位址讀出更多筆資料，即使未接收後續的位址輸入。如此，測試的效率便可提昇，因為測試機台不需饋送多個位址。
在自動讀取測試的一實施例中，串列直接存取電路 10可串列地向測試機台輸出一連串自動讀取的資料，以驗證電路區塊20的功能。在自動讀取測試的另一實施例中，串列直接存取電路10的自動測試模組16可自動地驗證(比較)讀取各筆的資料是否符合預期的內容，並經由串列介面將結果輸出至測試機台；藉此，測試效率又能進一步提昇，因為測試機台只需串列地接收驗證(比較)結果，而非所有讀取到的資料。
請參考第2圖，其所示意的是串列直接存取電路10依據本發明一實施例的運作情形。對電路區塊20的測試可用階段30、32、34、36、38、40與42來進行，分別為一啟動(power-up)階段、一命令(command)階段、一位址階段、一資料輸入(data-in)階段、一執行(execution)階段、一停止(stop)階段與一結束(end)階段。開始測試時，先於接點VDD與VDD2上建立適當的供應電壓。待供應電壓穩定後，一接墊SDA_PAD的訊號會由一位準L被驅動至一位準H，而耦接至此接墊SDA_PAD的接點SDA就會接收到一個將串列直接存取電路10致能的位元。在串列直接存取電路10被致能後，電路區塊架構100進入啟動階段30，使電路區塊20準備好被存取與被測試。當啟動階段30結束，由階段32、34、36、38、40與42所形成的一回合就可被進行一或數次以實施測試；在階段32至42的一個回合中，串列直接存取電路10的一個內部訊號SDAMO會被維持為位準H，而耦接至接點SCLK的接墊SCLK_PAD則持續被交變觸發(toggle)。測試完成後，接墊SDA_PAD的訊號轉態回位準L，訊號SDAMO 亦轉態回位準L，而串列直接存取電路10就會失能。串列直接存取電路10完全失能後，供應至接點VDD與VDD2的電壓可被降低，以使串列直接存取電路10進入低功(power down)狀態而節省功率。
請參考第3圖，其所示意的是依據本發明一實施例的啟動階段30。在接點SDA由位準L轉態至位準H之後，且在訊號SDAMO由位準L轉態至位準H之前，串列直接存取電路10皆運作於啟動階段30。在啟動階段30中，一訊號PPWRDNB_SDA由位準L轉態至位準H，以使電路區塊20的低功模式(power-down mode)失能，而另一訊號PTRIM_SDA則會在稍後由位準L轉態至位準H，以致能對電路區塊20的調整(trimming)。訊號PPWRDNB_SDA與PTRIM_SDA會持續維持於位準H，直到測試結束，也就是當接點SDA由位準H轉態至位準L時。在啟動階段30中，接點SMEASOUT會一直維持於位準L。
在啟動階段30中，接點SCLK持續被交變觸發，而其在接點SDA被致能後的第二個轉態緣(由位準L至H的轉態)會觸發串列直接存取電路10重設其所有的暫存器。經由接點SDIN，測試機台可用兩個脈衝(兩個虛週期，dummy cycle)通知串列直接存取電路10將有資訊來臨，然後，就可經由接點SDIN將複數個狀態資訊傳送至串列直接存取電路10，例如二元的設定位元Q0、Q1、Q2、Q3與Q4；這些狀態資訊用以指定串列直接存取的選項設定，以控制測試的進行。舉例而言，位元Q0選擇程劃位址如何自動更新(累增)，位元Q1選擇自動程劃測試時自動提 供的一連串資料是否要經由反相的邏輯運算產生，位元Q2選擇自動測試模組16是否要在自動讀取測試中進行資料比對，位元Q3決定內建測試是自動程劃或自動讀取，位元Q4則選擇測試中所存取的每筆資料的位元數(如8位元或32位元)。當訊號SDAMO由位準L轉態為位準H後，電路區塊20已經準備好可進行存取，而串列直接存取電路10就會繼續進行串列直接存取運作，也就是一或數個由階段32至42形成的回合。
請參考第4圖、第5圖與第6圖，分別示意位址階段34、命令階段32與資料輸入階段36。如第4圖所示，在位址階段34中，用以在電路區塊20中描述一完整位址的位址位元A[0]至A[N]可以在接點SCLK的交變觸發下串列地由接點SDIN接收，使位元A[0]至A[N]可分別被饋送至接點PA[0]至PA[N](第1圖)。另兩個額外的位元Af與Ai也可隨接點SCLK的兩後續脈衝而經由接點SDIN接收，並由串列直接存取電路10分別饋送至接點PFUSE與PIFREN(第1圖)。在位址階段34進行期間，接點SDA由測試機台維持於位準H，接點SDOUT、SIE與SOE則分別由串列直接存取電路10維持於位準L、H與L，接點SMEASOUT則被維持為高阻抗(high impedance)狀態。
如第5圖所示，在命令階段32中，一虛擬位元DMY與控制位元C[0]至C[Nc]可隨接點SCLK的週期而由接點SDIN串列地接收，使控制位元C[0]至C[Nc]可分別被傳送至，舉例而言，接點PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[0]至PTM[Nt]與PCE(第1圖)。在命令階段32期間， 接點SDA被維持於位準H，接點SDOUT、SIE與SOE分別被維持於位準L、H與L，而接點SMEASOUT依然為高阻抗。
如第6圖所示，在資料輸入階段36中，資料位元D[0]至D[Nx]可隨著接點SCLK的交變觸發週期而串列地由接點SDIN接收，使資料位元D[0]至D[Nx]可分別被傳送至接點PDIN[0]至PDIN[Nin](第1圖)；其中，數目Nx小於或等於數目Nin，而數目Nx係取決於啟動階段30(第3圖)的位元Q4。在資料輸入階段36中，接點SDA被維持於位準H，接點SDOUT、SIE與SOE分別被維持於位準L、H與L，接點SMEASOUT則維持高阻抗。
在執行階段38中，接點SCLK持續被交變觸發，使電路區塊20能執行由控制位元C[0]至C[Nc](第5圖)所指示的命令，以及/或者，自動測試模組16可以被觸發而自動地進行由設定位元Q0至Q4(第3圖)所選擇設定的內建測試。執行命令的結果及/或進行內建測試所得的結果可在一資料輸出階段35中由串列直接存取電路10輸出。請參考第7圖，其所示意的即是資料輸出階段35、停止階段40與結束階段42。
如第7圖所示，在資料輸出階段35中，接點SIE會在接點SCLK的一個虛週期後由位準H轉態為位準L，接點SOE則同步地由位準L轉態為位準H，使測試機台知悉串列直接存取電路10即將送出輸出資訊。在接點SCLK的虛週期後，輸出位元D[0]至D[Ny]可隨接點SCLK所接收的後續各個週期而串列地經由接點SDOUT輸出。將位元D[0]至D[Ny]完整輸出後，串列直接存取電路10將接點SIE由 位準L轉態為位準H，並使接點SOE由位準H轉態為位準L，以結束資料輸出階段35。然後，測試機台可在停止階段40與結束階段42期間經由接點SCLK傳送預設數目個虛週期(例如第7圖中所示的兩個虛週期)，以確認階段32至42的一個完整回合已經完成。在資料輸出階段35、停止階段40與結束階段42，接點SDA被維持於位準H，接點SMEASOUT則維持高阻抗。
一實施例中，由串列直接存取電路10串列傳輸的輸出位元D[0]至D[Ny]可以是自動讀取的資料，由測試機台比較讀取資料是否符合預期內容，藉此驗證電路區塊20的功能。另一實施例中，串列直接存取電路10自動地驗證(比較)讀取的資料是否符合預期內容，並利用接點SDOUT的串列輸出位元D[0]至D[Ny]將驗證(比較)結果輸出至測試機台。
總結來說，在對一電路區塊進行測試時，本發明提供一種比並列存取使用更少接墊的串列直接存取以存取該電路區塊，故可支援並優化多晶測試。本發明亦隨著串列直接存取一併嵌入自動化內建測試的功能，使測試的效率能更進一步提昇。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧串列直接存取電路
16‧‧‧自動測試模組
20‧‧‧電路區塊
30-42‧‧‧階段
PA[.]、PIFREN、PFUSE、PDIN[.]、PDOUT[.]、PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[.]、PCE、VDD、VDD2、VSS、SDA、SCLK、SDOUT、SDIN、SOE、SMEASOUT、SIE‧‧‧接點
100‧‧‧電路區塊架構
SDA_PAD、SCLK_PAD‧‧‧接墊
L、H‧‧‧位準
SDAMO、PPWRDNB_SDA、PTRIM_SDA‧‧‧訊號
Q0-Q4、A[.]、Af、Ai、DMY、C[.]、D[.]‧‧‧位元
第1圖示意的是依據本發明一實施例的電路區塊架構。
第2圖示意的是依據本發明一實施例的階段序列，用以測試第1圖所示的電路區塊。
第3圖至第7圖分別示意第2圖中的各階段。
10‧‧‧串列直接存取電路
16‧‧‧自動測試模組
20‧‧‧電路區塊
PA[.]、PIFREN、PFUSE、PDIN[.]、PDOUT[.]、PPROG、PMASI、PWE、PERASE、PNVSTR、PTM[.]、PCE、VDD、VDD2、VSS、SDA、SCLK、SDOUT、SDIN、SOE、SMEASOUT、SIE‧‧‧接點
100‧‧‧電路區塊架構

Claims (19)

  1. 一種具有一並列介面與一串列介面的記憶體架構，該串列介面僅用於測試，而該記憶體架構包含：一串列直接存取電路，包含：第一組並列接點，用於並列介面運作；一致能接點，用以接收一致能位元，其中該串列直接存取電路係在該致能位元等於一第一邏輯值時致能，並在該致能位元等於一第二邏輯值時失能；第二組並列接點，由該串列直接存取電路輸出；其中，該第二組並列接點係在該致能位元等於該第二邏輯值時接續該第一組並列接點；一串列接點，於該串列直接存取電路被致能時串列地接續複數個串列位元，每一串列位元關聯於該第二組並列接點的其中之一；以及一自動測試模組，可進行下列運作的至少其中之一：於該串列直接存取電路被致能時，依據該些串列位元的指示對該記憶體進行一內建測試，以及於該串列直接存取電路被致能時，報告該內建測試的結果；以及一記憶體，包含複數個並列接點，分別耦接該第二組並列接點。
  2. 如申請專利範圍第1項的記憶體架構，其中該記憶體的該些並列接點包含預設數目個位址接點，各該位址 接點接收一位址位元，且該些位址接點同時接收的位址位元形成一第一位址，用以存取該記憶體；當該自動測試模組進行該內建測試時，該自動測試模組自動地更新該第一位址以提供一第二位址，用以存取該記憶體。
  3. 如申請專利範圍第2項的記憶體架構，其中該記憶體的該些並列接點更包含第二預設數目個資料接點，各該資料接點接收一資料位元，且該些資料接點同時接收的資料位元形成該記憶體的一第一資料；當該自動測試模組進行該內建測試時，該自動測試模組更自動地依據該第一資料提供一第二資料。
  4. 如申請專利範圍第3項的記憶體架構，其中，當該自動測試模組進行該內建測試時，該自動測試模組更將該第二資料程劃(program)至該記憶體的該第二位址。
  5. 如申請專利範圍第3項的記憶體架構，其中，當該自動測試模組提供該第二資料時，該自動測試模組對該第一資料進行一邏輯運算以取得該第二資料。
  6. 如申請專利範圍第3項的記憶體架構，其中，當該自動測試模組提供該第二資料時，該第二資料係與該第一資料相同。
  7. 如申請專利範圍第2項的記憶體架構，其中，當 該自動測試模組進行該內建測試時，該自動測試模組更由該記憶體的該第二位址讀取一第二資料。
  8. 如申請專利範圍第7項的記憶體架構，其中該串列直接存取電路更包含一第二串列接點；當該自動測試模組進行該內建測試時，該自動測試模組更將該第二資料與一預設資料相比較以提供一比較結果，並由該第二串列接點輸出該比較結果。
  9. 如申請專利範圍第8項的記憶體架構，其中該串列接點與該第二串列接點係耦接至同一接墊(pad)。
  10. 如申請專利範圍第1項的記憶體架構，其中該串列接點與該致能接點係分別耦接至不同接墊。
  11. 一串列直接存取電路，應用於一電路區塊，該電路區塊包含複數個並列接點，而該串列直接存取電路包含：第一組並列接點，用於並列介面運作；該第一組並列接點分別耦接該電路區塊的該些並列接點；一致能接點，用以接收一致能位元；其中，該串列直接存取電路係在該致能位元等於一第一邏輯時致能，並在該致能位元等於一第二邏輯值時失能；第二組並列接點，由該串列直接存取電路輸出；其中，該第二組並列接點係在該致能位元等於該第二邏輯值 時接續該第一組並列接點；一串列接點，於該串列直接存取電路被致能時串列地接續複數個串列位元，各該串列位元關聯於該第二組並列接點之一；以及一自動測試模組，於該串列直接存取電路被致能時依據該些串列位元的指示對該電路區塊進行一內建測試。
  12. 如申請專利範圍第11項的串列直接存取電路，其中該電路區塊的該些並列接點包含預設數目個位址接點，各該位址接點接收一位址位元，且該些位址接點同時接收的位址位元形成一第一位址，用以存取該電路區塊；當該自動測試模組進行該內建測試時，該自動測試模組自動地更新該第一位址以提供一第二位址，用以存取該電路區塊。
  13. 如申請專利範圍第12項的串列直接存取電路，其中該電路區塊的該些並列接點更包含第二預設數目個資料接點，各該資料接點接收一資料位元，且該些資料接點同時接收的資料位元形成該電路區塊的一第一資料；當該自動測試模組進行該內建測試時，該自動測試模組更自動地依據該第一資料提供一第二資料。
  14. 如申請專利範圍第13項的串列直接存取電路，其中，當該自動測試模組進行該內建測試時，該自動測試模組更將該第二資料輸入至該電路區塊的該第二位址。
  15. 如申請專利範圍第14項的串列直接存取電路，其中，當該自動測試模組提供該第二資料時，該自動測試模組係對該第一資料進行一邏輯運算以取得該第二資料。
  16. 如申請專利範圍第12項的串列直接存取電路，其中，當該自動測試模組進行該內建測試時，該自動測試模組更由該電路區塊的該第二位址接收一第二資料。
  17. 如申請專利範圍第16項的串列直接存取電路更含一第二串列接點；當該自動測試模組進行該內建測試時，該自動測試模組更將該第二資料與一預設資料相比較以提供一比較結果，並由該第二串列接點輸出該比較結果。
  18. 如申請專利範圍第17項的串列直接存取電路，其中該串列接點與該第二串列接點係耦接至同一接墊。
  19. 如申請專利範圍第11項的串列直接存取電路，其中該串列接點與該致能接點係分別耦接至不同接墊。
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