TW202103152A - 非揮發性記憶體矽智財在測試模式下之資料寫入方法 - Google Patents

Abstract

一種非揮發性記憶體矽智財在測試模式下之寫入方法，包括：選擇工作模式或測試模式；若選擇結果為工作模式，則依照工作通道配置的地址和寫入樣式，執行寫入操作；若選擇結果為測試模式，則依照測試通道配置的地址和寫入樣式，之後，判別該寫入樣式是否為合法樣式，若判別的結果為合法樣式，則執行寫入操作，反之，則執行無效寫入操作。

Description

非揮發性記憶體矽智財在測試模式下之資料寫入方法

本發明係關於一種非揮發性記憶體技術領域，特別係一種非揮發性記憶體矽智財在測試模式下之資料寫入方法。

整合在系統單晶片(System on Chip;SoC)中的非揮發性記憶體(Non-Volatile Memory,NVM)可以儲存程式或資料，在斷電後該程式或資料仍能保存於非揮發性記憶體中，重新啟動電源後該系統單晶片仍能依照保存於非揮發性記憶體中的內容執行相同的功能。

使用者可以使用相同型號的系統單晶片，依照不同需求開發儲存於非揮發性記憶體內的程式或資料。如果儲存於非揮發性記憶體內的程式或資料被他人取得，則他人可用相同的程式或資料複製相同功能的系統單晶片，這是使用者不願意發生的事。

另外，非揮發性記憶體被廣泛使用於安全晶片(Security Chip)之中。安全晶片的複製與被複製幾乎等同於安全晶片內的NVM複製與被複製，這是必須被有效管理的。

NVM有許多不同的實現技術，例如：可抹除可程式唯讀記憶體(Erasable Programmable Read-Only Memory,EPROM)、電子可抹除可程式唯讀記憶體(Electrically-Erasable Programmable Read-Only Memory,EEPROM)、快閃記憶體(Flash memory)、磁阻性隨機存取記憶體(Magnetoresistive Random Access Memory,MRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory, RRAM)等等，需要標準互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)製程工藝及在特定的晶圓工廠製造。所以，NVM常以矽智財(intellectual property,IP)方式授權使用。NVM IP除了支持一般正常功能使用，也必須提供測試模式，用於量產測試，以保證生產質量。若授權方未實現測試模式，使用方也會自行設計測試模式。

NVM IP在測試模式下是允許對NVM寫入資料。然而，在安全晶片的應用中，安全晶片本身是無法對此一NVM寫入管道進行有效的安全管控，這是存在現今安全晶片中極為明顯的安全隱患。

鑒於上述習知技術的缺點，本發明於是針對此一問題提出解決方法，以克服上述缺點。

本發明係提出非揮發性記憶體矽智財在測試模式下之資料寫入方法，在測試模式之下，寫入操作之前，加入寫入樣式判斷的流程。當寫入樣式(pattern)是合法樣式，會執行寫入操作；而當寫入樣式不是合法樣式，則進行無效的寫入操作。其中，合法樣式係依照測試的需求而選定有限數量的樣式，而合法樣式會因為非揮發性記憶體製程工藝測試方法而有不同。

一種非揮發性記憶體矽智財在測試模式下之資料寫入方法，包括：選擇工作模式或測試模式；若選擇結果為工作模式，則依照工作通道配置的地址和寫入樣式，執行寫入操作；若選擇結果為測試模式，則依照測試通道配置的地址和寫入樣式，之後，判別該寫入樣式是否為合法樣式，若判別的結果為合法樣式，則執行寫入操作，反之，則執行無效寫入操作。

根據本發明之另一觀點其中該選擇工作模式或測試模式，和對應模式下的地址和寫入樣式配置，係透過一非揮發性記憶體控制器來執行。

根據本發明之另一觀點，測試通道和工作通道皆包含非揮發性記 憶體核心對應所需的控制信號、地址信號、寫入樣式和讀出值，測試通道和工作通道兩者可共用部份或全部信號。

根據本發明之一觀點，上述判別寫入樣式是否為合法樣式係透過一寫入控制模組來執行。若該判別的結果為非法樣式，則執行無效寫入操作，其中該非法樣式非為一寫入控制模組所限制之非揮發性記憶體核心資料匯流排的寫入樣式。其中該合法樣式為一寫入控制模組所限制之非揮發性記憶體核心資料匯流排的寫入樣式。

根據本發明之另一觀點，上述其中該非揮發性記憶體矽智財包含一非揮發性記憶體核心、一非揮發性記憶體控制器以及一寫入控制模組，其中該寫入控制模組耦合非揮發性記憶體核心以及非揮發性記憶體控制器。

此些優點及其他優點從以下較佳實施例之敘述及申請專利範圍將使讀者得以清楚了解本發明。

10‧‧‧非揮發性記憶體矽智財結構

100‧‧‧非揮發性記憶體核心

110‧‧‧非揮發性記憶體控制器

120‧‧‧高電壓產生器

130‧‧‧寫入控制模組

300‧‧‧步驟

302‧‧‧步驟

304‧‧‧步驟

306‧‧‧步驟

308‧‧‧步驟

310‧‧‧步驟

如下所述之對本發明的詳細描述與實施例之示意圖，應使本發明更被充分地理解；然而，應可理解此僅限於作為理解本發明應用之參考，而非限制本發明於一特定實施例之中。

第一圖顯示非揮發性記憶體矽智財結構之功能方塊示意圖；第二圖顯示根據本發明之一實施例之非揮發性記憶體矽智財結構之功能方塊示意圖；第三圖顯示根據本發明之一實施例之非揮發性記憶體矽智財在測試模式下之資料寫入方法流程之示意圖。

此處本發明將針對發明具體實施例及其觀點加以詳細描述，此類描述為解釋本發明之結構或步驟流程，其係供以說明之用而非用以限制本發明之申請專利範圍。因此，除說明書中之具體實施例與較佳實施例外，本發明亦可廣泛施行於其他不同的實施例中。以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技術之人士可藉由本說明書所揭示之內容輕易地瞭解本發明之功效性與其優點。且本發明亦可藉由其他具體實施例加以運用及實施，本說明書所闡述之各項細節亦可基於不同需求而應用，且在不悖離本發明之精神下進行各種不同的修飾或變更。

第一圖顯示一非揮發性記憶體矽智財結構之示意圖。在第一圖之中，非揮發性記憶體矽智財結構10，包括一非揮發性記憶體核心(NVM core)100、一非揮發性記憶體控制器(NVM controller)110以及一高電壓產生器(High voltage generator)120。非揮發性記憶體核心100耦接非揮發性記憶體控制器110。在一實施例之中，非揮發性記憶體核心100與非揮發性記憶體控制器110係配置於一系統單晶片之中。非揮發性記憶體控制器110耦接高電壓產生器120，以控制高電壓產生器120產生一高電壓，而利於高電壓的操作方式。在一實施例之中，非揮發性記憶體核心100包含記憶體儲存陣列(storage array)、記憶體儲存陣列之地址解碼器(address decoder)、寫入電路(write-in circuit)以及讀出電路(read-out circuit)。非揮發性記憶體核心100接受非揮發性記憶體控制器110之控制以操作儲存陣列。某些非揮發性記憶體，例如快閃記憶體(Flash memory)，需要非揮發性記憶體控制器110控制高電壓產生器120產生一高電壓，以提供儲存陣列所需的電壓。

非揮發性記憶體控制器110可以用硬體型式或韌體型式來實現。舉例而言，非揮發性記憶體控制器110為一邏輯電路，包括多個邏輯閘。非揮發性記憶體控制器110可以根據一主機或處理單元所下達的指令，在非揮發性記憶體核心100之中進行資料的寫入、讀取、抹除、重整及/或其他運作。非揮發性記憶體控制器110接收一測試致能信號(Test_Enable)，用以執行在非揮發性記憶體控制器110上的一測試操作。測試致能信號可以由主機或處理單元所提供。測試致能信號可通知非揮發性記憶體控制器110一特定操作模式的選 擇。測試致能信號可以是高電位(Active High)或低電位(Active Low)。一般數位邏輯電路之中，Active High表示高電位(邏輯1)時才動作，而Active Low表示低電位(邏輯0)時才動作。舉例而言，非揮發性記憶體控制器110根據測試致能信號選擇由測試通道(Test_Channel)或是工作通道(Work_Channel)而來的命令以及資料轉換成操作非揮發性記憶體核心100的對應信號。換言之，若非揮發性記憶體控制器110選擇由測試通道而來的命令，則非揮發性記憶體控制器110啟動測試操作模式；而若非揮發性記憶體控制器110選擇由工作通道而來的命令，則非揮發性記憶體控制器110啟動工作操作模式。在一實施例之中，測試通道與工作通道可以是並行(parallel)或串行(serial)匯流排。在另一實施例之中，非揮發性記憶體控制器110根據測試致能信號選擇，測試通道與工作通道可以共用部分或是全部信號線。

處理單元用以控制非揮發性記憶體控制器110之整體運作。舉例而言，處理單元可以控制非揮發性記憶體控制器110以執行本實施例之操作方法，以對非揮發性記憶體進行重整，或者將資料寫入非揮發性記憶體之中。舉一實施例而言，非揮發性記憶體控制器110會維護一或多個邏輯轉實體位址(logical to physical address)的信息表或位址映射表，以記錄資料在非揮發性記憶體中之實體位址的映射關係。藉此，當非揮發性記憶體欲存取某一邏輯位址時，處理單元便可根據所述信息表取得對應的實體位址，並於非揮發性記憶體中的所述實體位址上存取資料。

舉一實施例而言，非揮發性記憶體儲存陣列包括一或多個非揮發性記憶體模組，其中非揮發性記憶體模組的數量端視應用而定。舉例而言，非揮發性記憶體模組具有至少一實體塊以儲存主機或處理單元所寫入的資料。每一實體塊具有至少一頁面，其中屬於同一個實體塊的不同頁面可被獨立地寫入，且屬於同一個實體塊的所有頁面可以被同時地抹除。舉例而言，每一實體塊可由64、128、256個或其他任意個頁面所組成。非揮發性記憶體種類繁多，舉例而言包含快閃記憶體、可抹除程式化唯讀記憶體(EPROM)、電子抹除式可程式化唯讀記憶體(EEPROM)、磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)、及其它俱有非揮發特性且可整合於矽晶片的記憶體。快閃記憶體 例如為單層記憶單元(Single Level Cell：SLC)NAND型快閃記憶體、多層記憶單元(Multi Level Cell：MLC)NAND型快閃記憶體、三層記憶單元(Triple Level Cell：TLC)NAND型快閃記憶體或其他類型快閃記憶體。其中，SLC NAND型快閃記憶體之每個記憶單元可儲存1個位元的資料，MLC NAND型快閃記憶體之每個記憶單元可儲存2個位元的資料，而TLC NAND型快閃記憶體之每個記憶單元可儲存3個位元的資料。SLC NAND型快閃記憶體具有較低的功耗及較佳的續航力，而MLC NAND型快閃記憶體則具有較高的功耗及較低的續航力。

對於多層記憶單元及三層記憶單元NAND型快閃記憶體而言，其具有成對頁面(Pair Page)與多頁面於同一個記憶單元的特性，亦即一個記憶單元中具有對應的兩個頁面或三個頁面的位元資料。另外，對於同一實體塊(block)而言，這些成對頁面可能是連續或是不連續，其端視不同的設計而定。

非揮發性記憶體儲存陣列之寫入或讀出資料都有特殊的控制信號和時序，且非揮發性記憶體儲存陣列無法直接連接於系統匯流排，需要透過相應的非揮發性記憶體控制器110來控制，處理單元才能透過系統匯流排來操作非揮發性記憶體。在本發明之中，非揮發性記憶體之寫入方法係由非揮發性記憶體控制器110來完成。舉一實施例而言，非揮發性記憶體控制器110可以由系統晶片中之邏輯電路來實現。

如第二圖所示，其顯示本發明之非揮發性記憶體矽智財結構之示意圖。在本實施例之中，非揮發性記憶體矽智財結構包括非揮發性記憶體核心100、非揮發性記憶體控制器110以及一寫入控制模組(writing control module)130。寫入控制模組130可為一硬體。寫入控制模組130係用以控制、限制非揮發性記憶體核心100資料匯流排的寫入樣式。在測試模式之下對非揮發性記憶體儲存陣列寫入的資料，其目的在於測試每一儲存單元是否能被正確寫入，只要能提供數種非揮發性記憶體核心100資料匯流排的寫入樣式即可。舉一例子而言，以8位元寫入資料匯流排(WDATA)的非揮發性記憶體核心100為例，一般寫入樣式(Verilog 16進位格式)8’h00、8’hFF、8’h55、8’hAA，就足夠達成測試的目的。具體依照實際工藝有所增減，不致差異太大。亦即，一般NVM IP的8位元寫入資料匯流排(WDATA)，寫入控制信號(WE)在測試模式下所需要的寫入樣式為8’h00、8’hFF、8’h55、8’hAA；當寫入控制信號(WE)是邏輯1時，寫入資料(WDATA[7：0])才會寫入非揮發性記憶體核心100的儲存單元。而本發明新增一寫入控制模組130，耦合非揮發性記憶體核心100以及非揮發性記憶體控制器110。寫入控制模組130之具體邏輯以IEEE Verilog HDL可描述為：module WE_CTRL ( input TE, input WEI, input [7:0] WDATA, output WEO ); assign WEO = (TE &R WEI && (WDATA==8'hoo∥ WDATA==8’hFF∥WDATA==8’hAA∥WDATA==8’h55)) ?1:0; endmodule

在測試模式之下，非揮發性記憶體之寫入操作之前，其中測試致能信號(TE)、非揮發性記憶體之寫入控制信號(WEI)、非揮發性記憶體之寫入資料信號(WDATA)輸入至寫入控制模組130。測試致能信號(TE)也輸入至非揮發性記憶體控制器110。在測試模式之下限制非揮發性記憶體核心之資料匯流排可寫入的樣式，使得該樣式剛好滿足測試之要求。透過上述寫入控制模組130之寫入樣式的邏輯判斷，當寫入樣式(pattern)是合法樣式，會執行寫入操作；而當寫入樣式不是合法樣式，則進行無效的寫入操作。亦即，基於寫入控制模組130之寫入樣式的邏輯判斷，本發明之非揮發性記憶體矽智財在測試模式下之資料寫入，會強迫限制寫入符合寫入控制模組130之寫入樣式的資料，才會執行寫入操作。其中，合法樣式係依照測試的需求而選定有限數量的樣式，而合法樣式會因為非揮發性記憶體製程工藝測試方法而有不同(例如：記憶體單元之開啟電壓的不同)，形成無法完全被複製的絕對性障礙。

如第三圖所示，其顯示本發明之非揮發性記憶體矽智財在測試模式下之資料寫入方法流程之示意圖。在本實施例之中，非揮發性記憶體矽智財 之寫入資料程序包含：首先，執行步驟300，選擇工作模式或測試模式。在步驟300之中，其係透過非揮發性記憶體控制器110來選擇工作模式或測試模式。工作模式係非揮發性記憶體的工作模式，而測試模式係非揮發性記憶體的測試模式。工作模式或測試模式之對應模式下的地址和寫入樣式配置，係透過一非揮發性記憶體控制器來執行。若選擇結果為測試模式，則執行步驟302，依照測試通道配置地址和寫入樣式。在步驟302之中，非揮發性記憶體控制器110根據測試致能信號，選擇由測試通道而來的命令以及資料，配置非揮發性記憶體之地址和寫入樣式。接下來，執行步驟306，判別由步驟302而來的寫入樣式。若判斷的結果為非法樣式，則執行步驟308，執行無效的寫入操作。無效的寫入操作即無法透過上述之途徑完整正確地寫入。非法樣式即不是寫入控制模組130所限制之非揮發性記憶體核心資料匯流排的寫入樣式。若判斷的結果為合法樣式，則執行步驟310，執行寫入操作。合法樣式即為寫入控制模組130所限制之非揮發性記憶體核心資料匯流排的寫入樣式。

另外，若選擇結果為工作模式，則執行步驟304，依照工作通道配置地址和寫入樣式。在步驟304之中，非揮發性記憶體控制器110根據工作通道信號，選擇由工作通道而來的命令以及資料，配置非揮發性記憶體之地址和寫入樣式。之後，於步驟310之中，執行寫入操作。

測試通道和工作通道皆包含非揮發性記憶體核心對應所需的控制信號、地址信號、寫入樣式和讀出值，測試通道和工作通道兩者可共用部份或全部信號。在本發明之中，工作模式和測試模式可以共用或不共用地址和寫入樣式輸入，而測試模式則會先判斷寫入樣式是否為合法樣式，再行寫入。

在本發明之中，只要在測試模式之下限制非揮發性記憶體核心之資料匯流排可寫入的樣式，使得該樣式剛好滿足測試之要求；則一般的資料就無法透過上述之途徑完整正確地寫入，NVM寫入管道可以有效地安全管控，自然地就不會成為安全晶片應用之中的隱憂。

上述敘述係為本發明之較佳實施例。此領域之技藝者應得以領會 其係用以說明本發明而非用以限定本發明所主張之專利權利範圍。其專利保護範圍當視後附之申請專利範圍及其等同領域而定。凡熟悉此領域之技藝者，在不脫離本專利精神或範圍內，所作之更動或潤飾，均屬於本發明所揭示精神下所完成之等效改變或設計，且應包含在下述之申請專利範圍內。

300‧‧‧步驟

302‧‧‧步驟

304‧‧‧步驟

306‧‧‧步驟

308‧‧‧步驟

310‧‧‧步驟

Claims (10)

1. 一種非揮發性記憶體矽智財在測試模式下之資料寫入方法，包括：選擇工作模式或測試模式；若選擇結果為該工作模式，則依照工作通道配置的地址和寫入樣式，執行寫入操作；若選擇結果為該測試模式，則依照測試通道配置的地址和寫入樣式，判別該寫入樣式是否為合法樣式；以及若該判別的結果為該合法樣式，則執行寫入操作。
2. 如請求項1所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該選擇工作模式或測試模式係透過一非揮發性記憶體控制器來執行。
3. 如請求項2所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該配置的該地址和該寫入樣式係透過一非揮發性記憶體控制器來執行。
4. 如請求項1所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該配置的該地址和該寫入樣式係透過一非揮發性記憶體控制器來執行。
5. 如請求項1所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該判別該寫入樣式是否為合法樣式係透過一寫入控制模組來執行。
6. 如請求項1所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中若該判別的結果為非法樣式，則執行無效寫入操作。
7. 如請求項6所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該非法樣式非為一寫入控制模組所限制之非揮發性記憶體核心資料匯流排的寫入樣式。
8. 如請求項1所述之系統晶片之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該合法樣式為一寫入控制模組所限制之非揮發性記憶體核心資料匯流排的寫入樣式。
9. 如請求項1所述之系統晶片之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該非揮發性記憶體矽智財包含一非揮發性記憶體核心、一非揮發性記憶體控制器以及一寫入控制模組。
10. 如請求項9所述之非揮發性記憶體矽智財在測試模式下之資料寫入方法，其中該寫入控制模組耦合該非揮發性記憶體核心以及該非揮發性記憶體控制器。

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