CN114424285A - 堆叠裸片上的tsv自动修复方案 - Google Patents

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Abstract

本文公开一种设备，其包含：第一半导体芯片，其具有多个垫电极及经指派到所述垫电极中的相关联者的多个第一锁存器电路；第二半导体芯片，其具有各自电连接到所述垫电极中的相关联者的多个TSV及经指派到所述TSV中的相关联者的多个第二锁存器电路；以及训练电路，其经配置以在信号路径上执行训练操作，所述信号路径包含所述垫电极中的选定者及所述TSV中的选定者。所述训练电路经配置以当所述信号路径被确定为有缺陷时激活失效信号。所述失效信号存储在所述第一锁存器电路中的所述选定者及所述第二锁存器电路中的所述选定者中。

Description

堆叠裸片上的TSV自动修复方案
背景技术
在例如HBM(高带宽存储器)的存储器装置中使用的半导体芯片通常包含经设置以穿透半导体衬底的TSV(穿硅通路)。设置在每一半导体芯片上的TSV连接到设置在另一半导体芯片上的TSV，并分别经由微凸块及垫电极定位于相同平面位置，借此形成穿透多个半导体衬底的信号路径。在某个TSV处于不良导通状态或在两个TSV之间的连接部分处存在不良连接的情况下，相关联信号路径有缺陷并且不能够被实际使用。在此情况下，使用备用信号路径代替缺陷信号路径来恢复缺陷。检查每一信号路径及用备用信号路径替换所述信号路径不仅在制造阶段执行，而且在实际使用中也可在电源激活后的初始化周期期间执行。
然而，如果在初始化周期期间检查信号路径所需的电路的电路规模较大，或者额外需要大量TSV，那么会出现芯片大小增加的问题。
附图说明
图1是展示根据本公开的半导体装置的配置的示意图。
图2是用于解释其中失效信息被加载到芯片中的每一者的多米诺开关电路中的状态的示意图。
图3A是用于解释在不执行通过多米诺开关电路的替换的状态下的连接关系的示意图。
图3B是用于解释在执行通过多米诺开关电路的替换的状态下的连接关系的示意图。
图4是用于解释自动修复电路的配置的框图。
图5是展示TSV区域中TSV的布局的示意性平面图。
图6是包含在存储器核心芯片中的选择电路的电路图。
图7是包含在接口芯片中的选择电路的电路图。
图8是用于解释TSV区域中的分组的示意图。
图9是用于解释自动修复操作的流程图。
图10是自动修复操作期间每一信号的波形图并且展示相应信号路径不包含缺陷的情况下的波形。
图11是自动修复操作期间每一信号的波形图并且展示信号路径中的一些包含缺陷的情况下的波形。
发明内容
公开用于在堆叠裸片上的TSV自动修复的设备及方法。在本公开的方面中，一种设备包含第一半导体芯片，其具有多个垫电极及经指派到所述垫电极中的相关联者的多个第一锁存器电路。所述设备包含第二半导体芯片，其具有各自电连接到所述垫电极中的相关联者的多个TSV及经指派到所述TSV中的相关联者的多个第二锁存器电路，且包含时钟产生电路，其形成在所述第一半导体芯片上并且经配置以产生时钟信号。所述设备进一步包含：第一选择电路，其形成在所述第一半导体芯片上并且经配置以基于所述时钟信号更新第一选择信号；及第二选择电路，其形成在所述第二半导体芯片上并且经配置以基于所述时钟信号更新第二选择信号。包含在所述设备中的训练电路经配置以在信号路径上执行训练操作，所述信号路径包含所述垫电极中的选定者及所述TSV中的选定者。所述第一选择信号选择所述垫电极中的一者及所述第一锁存器电路中的一者。所述第二选择信号选择所述TSV中的一者及所述第二锁存器电路中的一者。所述训练电路经配置以当所述信号路径被确定为有缺陷时激活失效信号。所述失效信号存储在所述第一锁存器电路中的所述选定者及所述第二锁存器电路中的所述选定者中。
在本公开的另一方面中，一种设备包含第一半导体芯片，其包含多个垫电极、指派到所述垫电极中的相关联者的多个第一锁存器电路、存储初级修复数据的非易失性存储器电路及修复电路。所述设备进一步包含第二半导体芯片，其包含多个TSV及指派到所述TSV中的相关联者的多个第二锁存器电路。所述TSV中的每一者电连接到所述垫电极中的相关联者以形成多个信号路径。其中与之对应的所述第一及第二锁存器电路存储失效信号的所述信号路径中的一者或若干者为无效。所述修复电路经配置以按此顺序执行初级修复操作及次级修复操作。所述初级修复操作包含从所述非易失性存储器电路读取所述初级修复数据及将所述失效信号写入到对应于由所述初级修复数据指示的所述信号路径中的有缺陷的一者或若干者的所述第一及第二锁存器电路中的一者或若干者。所述次级修复操作包含测试所述信号路径及将所述失效信号写入到对应于通过所述测试检测到的所述信号路径中的有缺陷的另一者或若干者的所述第一及第二锁存器电路中的另一者或若干者。交替执行所述次级修复操作中的所述测试与所述写入。
在本公开的另一方面中，一种设备包含第一半导体芯片，其具有沿行及列方向布置的多个TSV及与所述多个TSV对应地设置的多个锁存器电路，且进一步包含堆叠在所述第一半导体芯片上的第二半导体芯片。所述第二半导体芯片具有控制电路及与所述多个TSV对应地耦合的多个垫。所述控制电路经配置以产生行选择信号及列选择信号以选择布置在通过所述行选择信号及所述列选择信号确定的相交点处的所述多个TSV中的一者，及除所述行选择信号及所述列选择信号之外，将控制信号共同传送到所述多个锁存器电路，使得所述控制信号存储在通过所述行选择信号及所述列选择信号选择的所述多个锁存器电路中的一者中。
具体实施方式
下面将参考附图详细解释本发明的各种实施例。以下详细描述参考附图，所述附图通过说明的方式展示其中可实践本发明的特定方面及实施例。对这些实施例进行足够详细的描述以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下进行结构、逻辑及电改变。本文公开的各种实施例不必相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
图1中展示的半导体装置是具有某一结构的HBM，在所述结构中，八个存储器核心芯片20到27在接口芯片10上彼此上下堆叠。然而，本发明的标的物不限于HBM。存储器核心芯片20到27是半导体芯片，在其中的每一者上集成各自包含存储器单元阵列的存储器核心。接口芯片10是控制存储器核心芯片20到27的半导体芯片。接口芯片10及存储器核心芯片20到26中的每一者包含多个TSV 30，其经设置以穿透对应半导体衬底。接口芯片10及存储器核心芯片20到27都通过面向下方法堆叠，即，以其上形成晶体管及布线图案(均未展示)的主表面面朝下的这样一种方式。因此，位于最顶层中的存储器核心芯片27不需要TSV30。然而，位于最顶层中的存储器核心芯片27可包含TSV 30。设置在存储核心芯片20到26上的大多数TSV 30分别连接到位于相同平面位置处的前TSV垫31A。与此相反，设置在接口芯片10上的TSV 30及设置在接口芯片10上的前TSV垫31A的大部分位于不同平面位置处。设置在接口芯片10及存储器芯片20到26上的TSV 30当中的位于相同平面位置处的TSV 30分别经由前TSV垫31A、TSV凸块31B及后TSV垫31C级联连接，使得形成多个信号路径32。从接口芯片10输出的命令及写入数据经由信号路径32供应到存储器核心芯片20到27。从存储器核心芯片20到27输出的读取数据经由信号路径32供应到接口芯片10。外部端子33设置在接口芯片10上，并且经由外部端子33执行的信号到/从外部电路的传输/接收。
信号路径32中的一些是备用信号路径。当某个信号路径32有缺陷时，使用备用信号路径。如图1中展示，锁存器电路L分别指派到TSV，且失效信息存储在对应于缺陷信号路径32中的相应TSV 30的锁存器电路L中。
当失效信息存储在锁存器电路L中时，切换接口芯片10的内部电路及存储器核心芯片20到27的内部电路与TSV 30之间的连接关系，使得使用备用信号路径代替缺陷信号路径。如图2中展示，在接口芯片10及存储器核心芯片20到27中的每一者中设置多米诺开关电路42。多米诺开关电路42是用于切换接口芯片10的内部电路与存储器核心芯片20到27的内部电路之间的连接关系的电路，并且基于存储在锁存器电路L中的失效信息来切换TSV 30以及接口芯片10的内部电路及存储器核心芯片20到27的内部电路与TSV 30之间的连接关系。失效信息首先在电源激活后的初始化周期期间从反熔丝电路40读取并且共同加载到接口芯片10及存储器核心芯片20到27的锁存器电路L中。失效信息的传送通过用于失效信息传送的TSV 30F执行。基于在制造阶段执行的筛选测试的结果执行失效信息到反熔丝电路40的写入。
如在图3A中展示，多米诺开关电路42中的每一者连接在内部电路46的多个输入/输出节点与多个TSV 30之间。在图3A中展示的实例中，内部电路46具有八个输入/输出节点N0到N7，并且对应地向其指派九个TSV 50到58。在这些TSV当中，八个TSV50到57为原始TSV，且一个TSV 58为备用TSV。对应锁存器电路L0到L7分别指派到TSV 50到57。在图3A中展示的实例中，失效信息不存储在锁存器电路L0到L7中。在此情况下，多米诺开关电路42分别连接输入/输出节点N0到N7与TSV 50到57。因此，在此情况下不使用备用TSV 58。与此相反，当失效信息存储在例如如图3B中展示的锁存器电路L3中时，多米诺开关电路42分别连接输入/输出节点N0到N7与TSV 50到52及54到58。因此，使对应于锁存器电路L3的TSV 53无效。以此方式，多米诺开关电路42通过转变输入/输出节点N0到N7与TSV 50到58之间的连接关系来实现缺陷的恢复，而不只是简单地用备用TSV替换失效信息被指派到其的TSV。
根据本公开的半导体装置在将在电源激活之后的初始化周期期间从反熔丝电路40读取的失效信息加载到接口芯片10及存储器核心芯片20到27的锁存器电路L中之后执行自动修复操作。自动修复操作是一种训练操作，其用以测试信号路径32的相应连接状态，并基于测试结果将失效信息盖写到锁存器电路L。在制造阶段执行的筛选测试中发现信号路径上的缺陷，并基于所述缺陷将失效信息写入到反熔丝电路40。因此，缺陷信号路径被替换为备用信号路径。然而，在少数情况下，缺陷信号路径会由于装运后的时间改变而新出现。找到随后出现的此缺陷并用备用信号路径替换缺陷信号路径的操作是自动修复操作。因此自动修复操作需要在电源激活后的初始化周期期间完成，因此可分配到一个信号路径32的时间非常短。在本实施例中，自动修复电路并入接口芯片10及存储器核心芯片20到27中，以在不需要由外部控制器控制的情况下自动执行自动修复操作。
如在图4中展示，自动修复电路设置在接口芯片10及存储器核心芯片20到27中。在接口芯片10中设置时钟控制电路60、X地址控制电路61、X移位寄存器62、Y地址控制电路63、Y移位寄存器64及测试控制电路65。在存储器核心芯片20到27中的每一者中设置时钟控制电路70、X地址控制电路71、X移位寄存器72、Y地址控制电路73、Y移位寄存器74及测试控制电路75。在接口芯片10中设置的前述电路60到65及在存储器核心芯片20到27中的每一者中设置的前述电路70到75分别具有相同电路配置。接口芯片10进一步包含时钟产生电路66、比较器67及地址寄存器68。时钟产生电路66包含振荡器并自动产生测试时钟信号CLK。测试时钟信号CLK被供应到包含在接口芯片10中的时钟控制电路60，并且还被供应到包含在存储器核心芯片20到27中的每一者中的时钟控制电路70。时钟控制电路60控制X地址控制电路61、Y地址控制电路63、测试控制电路65及地址寄存器68的操作时序。时钟控制电路70控制X地址控制电路71、Y地址控制电路73及测试控制电路75的操作时序。还可通过向这些电路61、63、65、71、73及75输入测试模式信号TM来执行自动修复操作的测试。
比较器67是将选定信号路径32的电势与参考电势Vref进行比较的电路。比较器67以激活比较信号COMP的时序将选定信号路径32的电势与参考电势Vref进行比较，并基于比较的结果产生输出信号OUT。输出信号OUT被供应到地址寄存器68。地址寄存器68基于输出信号OUT产生失效信号FAIL。失效信号FAIL共同供应到TSV区域36及38。地址寄存器68进一步留存缺陷信号路径32的地址，借此还执行确定操作，以确定当接下来激活失效信号FAIL时，是否可通过备用信号路径恢复缺陷信号路径32。留存在地址寄存器68中的地址可通过测试模式操作被外部读取。
设置在接口芯片10上的TSV 30布置在TSV区域36中的阵列中。可使用从X移位寄存器62输出的TSV选择信号Xsel及从Y移位寄存器64输出的TSV选择信号Ysel来选择布置在TSV区域36中的阵列中的TSV 30中的任一者。类似地，设置在存储器核心芯片20到27中的每一者上的TSV 30布置在TSV区域38中的阵列中。可使用从X移位寄存器72输出的TSV选择信号Xsel及从Y移位寄存器74输出的TSV选择信号Ysel来选择布置在TSV区域38中的阵列中的TSV中的任一者。
如图5中展示，TSV 30以矩阵布局在TSV区域36及38中。选择电路80被指派到TSV30中每一者。选择电路80用于在制造阶段及在电源激活后的初始化周期期间执行的信号路径32的检查。如在图5中展示，对应选择信号线Y0、Y1、Y2、Y3、…分别指派到在x方向上排列的多个TSV 30中，且对应选择信号线X0、X1、X2、X3、…分别指派到在y方向上排列的多个TSV30中。选择信号线Y0、Y1、Y2、Y3、…分别将TSV选择信号Ysel0、Ysel1、Ysel2、Ysel3、…供应到选择电路80中的对应者。选择信号线X0、X1、X2、X3、…分别将TSV选择信号Xsel0、Xsel1、Xsel2、Xsel3、…供应到选择电路80中的对应者。Y移位寄存器64及74激活TSV选择信号Ysel0、Ysel1、Ysel2、Ysel3、…中的任一者，并且去激活所有其它TSV选择信号。X移位寄存器62及72激活TSV选择信号Xsel0、Xsel1、Xsel2、Xsel3、…中的任一者，并且去激活所有其它TSV选择信号。因此，选择电路80中的任一者被激活，并且选择对应于其的TSV 30。
包含在存储器核心芯片20到27中的选择电路80中的每一者包含P沟道MOS晶体管81、控制晶体管81的NAND门电路82及控制包含在多米诺开关电路42中的对应锁存器电路L的AND门电路83，如图6中展示。NAND门电路82接收TSV选择信号Xsel0、Xsel1、Xsel2、Xsel3、…中的对应者、TSV选择信号Ysel0、Ysel1、Ysel2、Ysel3、…中的对应者及用于选择存储器核心芯片20到27中的一者的存储器核心选择信号Csel0、Csel1、Csel2、Csel3、…中的一者，且当这些选择信号都处于作用电平(高电平)时，将TSV选择信号XYselF激活到低电平。在存储器核心芯片20到27中，P沟道MOS晶体管84及P沟道MOS晶体管81串联连接在电力供应器VDD与TSV 30之间。晶体管84的栅极电极被供应测试信号TESTF。测试信号TESTF是在自动修复操作时激活的信号。因此，当测试信号TESTF及TSV选择信号XYselF两者都被激活到低电平时，TSV 30中的相关联者被连接到电力供应器VDD。举例来说，当测试信号TESTF及TSV选择信号XYselF两者都被激活时，在此情况下，电力供应器VDD是高电势侧上的电力供应器，并且相关联信号路径32经由TSV 30充电。
AND门电路83接收TSV选择信号Xsel0、Xsel1、Xsel2、Xsel3、…中的对应者、TSV选择信号Ysel0、Ysel1、Ysel2、Ysel3、…中的对应者以及失效信号FAIL，并在这些信号都处于作用电平(高电平)时将旗标F激活到高电平。旗标F被供应到多米诺开关电路42，并且失效信息相应地被写入到对应于相关联TSV 30的锁存器电路L中的一者。
包含在接口芯片10中的选择电路80具有与存储器核心芯片20到27中的选择电路80的电路配置相同的电路配置，如在图7中展示，区别仅在于使用接口芯片选择信号IFsel代替存储器核心选择信号Csel0、Csel1、Csel2、Csel3、…。在接口芯片10中，晶体管81及N沟道MOS晶体管88串联连接在TSV 30与电力供应器VSS之间。晶体管88的栅极电极被供应测试时钟信号CLK。因此，当测试时钟信号CLK被激活到高电平并且TSV选择信号XYselF被激活到低电平时，TSV 30中的相关联者被连接到电力供应器VSS。举例来说，当测试时钟信号CLK及选择信号XYselF两者都被激活时，在此情况下，电力供应器VSS是低电势侧上的电力供应器，并且相关联信号路径32经由TSV30放电。
如在图中6及7中展示，多米诺开关电路42连接在包含在接口芯片10或存储器核心芯片20到27中的内部电路46与TSV 30之间。参考图3A及3B解释多米诺开关电路42的功能。当失效信息被写入到锁存器电路L中的一者时，使与之对应的TSV 30中的一者无效，并替代地使备用TSV(例如图3A及3B中展示的TSV 58)有效。
如在图8中展示，位于TSV区域36及38中的常规TSV 30被分为多个群组G1、G2、…，且一或多个备用TSV 30R被指派到每一群组。因此，每群组可恢复的TSV 30的数目被限制为包含在相关群组中的备用TSV 30R的数目。当产生失效信号FAIL时，地址寄存器68留存与之对应的信号路径32的地址，借此确定在接下来激活失效信号FAIL时是否可通过备用信号路径恢复信号路径32。当确定的结果指示不能恢复信号路径32时，即，当不存在属于相关联群组的备用TSV 30R时，不激活失效信号FAIL。
接下来解释自动修复操作。如在图9中展示，当使装置通电且激活复位信号PowerUpRst时(步骤S1)，从图2中展示的反熔丝电路40读取失效信息(步骤S2)，并将其加载到包含在接口芯片10及存储器核心芯片20到27中的多米诺开关电路42中。因此，失效信息被写入到对应于缺陷信号路径32的锁存器电路L中的若干者(步骤S3)，使与之对应的TSV30中的若干者无效，并且使备用TSV 30R有效。此操作被称为“硬修复”。当硬修复完成时(在步骤S4处为是)，开始自动修复操作(步骤S5)。当开始自动修复操作时，激活时钟控制电路60及70。因此，X移位寄存器62及72与测试时钟信号CLK同步地循序激活TSV选择信号Xsel，并且Y移位寄存器64及74与测试时钟信号CLK同步地循序激活TSV选择信号Ysel(步骤S6)。此时，包含在接口芯片10中的X移位寄存器62及包含在存储器核心芯片20到27中的X移位寄存器72分别激活相同TSV选择信号Xsel，并且包含在接口芯片10中的Y移位寄存器64及包含在存储器核心芯片20到27中的Y移位寄存器74分别激活相同TSV选择信号Ysel。也就是说，接口芯片10及存储器核心芯片20到27分别执行相同操作，借此循序地测试信号路径32(步骤S8)。当作为测试的结果确定信号路径32有缺陷时(在步骤S8处为否)，激活失效信号FAIL并将其锁存到锁存器电路L中的对应者中(步骤S9)。在图9中展示的实例中，在步骤S8处确认信号路径32的电阻值低于3K欧姆。然而，待与之比较的值不限于3K欧姆且可为其它值。然而，对于其中已经基于来自反熔丝电路40的失效信息执行替换的信号路径32(在步骤S7处为是)，不管测试结果如何，都激活失效信号FAIL(步骤S9)。然后，确定待测试的信号路径32是否是最后一个信号路径(步骤S10)。当信号路径32不是最后一个信号路径时(在步骤S10处为否)，使TSV选择信号Xsel及Ysel递增(步骤S11)。另一方面，当待测试的信号路径32是最后一个信号路径时(在步骤S10处为是)，结束自动修复操作(步骤S12)。
参考图10及11解释自动修复操作中的信号的波形。图10展示其中信号路径32不包含缺陷的情况下的波形，且图11展示其中信号路径32中的一些包含缺陷的情况下的波形。首先，TSV选择信号Ysel0、Ysel1、Ysel2、Ysel3、…在TSV选择信号Xsel0、Xsel1、Xsel2、Xsel3、…中的任一者(图10及11中展示的实例中的选择信号Xsel0)被激活到高电平的状态下被循序地激活到高电平。因此，如图5中展示那样以矩阵排列的多个TSV 30被循序选择，并且相关联信号路径32经由选定TSV 30进行充电。在存储器核心芯片20到27中的任一者中执行对信号路径32的充电就已足够，并且不需要在其它存储器核心芯片中进行充电。优选地，在最顶层中的存储器核心芯片27中执行对信号路径32的充电。在此情况下，激活对应于最顶层中的存储器核心芯片27的存储器核心选择信号Csel同时将对应于其它存储器核心芯片20到26的存储器核心选择信号Csel维持在非作用状态就已足够。
如在图10及11中展示，测试时钟信号CLK的一个循环等于选择信号Ysel0、Ysel1、Ysel2、Ysel3、…的激活周期。因此，晶体管88在其中选择一个信号路径32的周期的前半部期间导通，使得选定信号路径32放电，并且接口芯片10中的节点A变成VSS电平。同时，晶体管88在其中选择一个信号路径32的周期的后半部期间关断，使得选定信号路径32的放电停止。当信号路径32的放电停止时，对经由晶体管81选择的信号路径32进行充电，且因此接口芯片10中的节点A的电平增加。此时，节点A的电平的增加速率取决于信号路径32的电阻值及寄生电容。图10展示信号路径32不包含缺陷且在测试时钟信号CLK改变为低电平之后节点A的电平立即超过参考电势Vref的情况下的波形。在测试时钟信号CLK在已从高电平改变为低电平之后再次改变为高电平之前以某一时序激活比较信号COMP。当比较信号COMP被激活时，比较器67将节点A的电平与参考电势Vref进行比较，并在节点A的电平更高时将输出信号OUT设置为高电平。这意味着信号路径32不包含缺陷，例如电阻值低于3K欧姆。在此情况下，失效信号FAIL保持在非作用状态。在图6及7中展示的电路实例中，将节点A充电到VDD且接着将其放电到VSS，并将其电平与在此状态下的参考电势Vref进行比较。然而，可将节点A放电到VSS且接着将其充电到VDD，并且可将其电平与在此状态下的参考电势Vref进行比较。在此情况下，指示比较结果的反转的信号被用作输出信号OUT。
同时，图11展示对应于选择信号Xsel0及Ysel2的信号路径32包含缺陷的情况下的波形。当信号路径32包含缺陷时，电阻值增加且信号路径32的充电速率降低。可认为，在相关联TSV 30自身的电阻值增加的情况下，或者在由于经由前TSV垫31A、TSV凸块31B及后TSV垫31C的连接部分处的缺陷而导致电阻值增加的情况下，信号路径32出现缺陷。当信号路径32的电阻值为高时，在激活比较信号COMP的时序下相关联节点A的电平的增加减慢并且节点A的电平变得低于参考电势Vref。因此，比较器67将输出信号OUT切换到低电平。这意味着信号路径32包含缺陷，例如电阻值等于或高于3K欧姆，并且在此情况下激活失效信号FAIL。
如图4中展示，将失效信号FAIL共同供应到接口芯片10及存储器核心芯片20到27的TSV区域36及38。也就是说，失效信号FAIL被供应到所有选择电路80。然而，仅在处于选定状态的选择电路80中的若干者中基于失效信号FAIL激活旗标F，并且即使在失效信号FAIL被激活时，也不在其它选择电路80中激活旗标F。因此，仅激活对应于待测试的信号路径32的旗标F，并且将失效信息写入到包含在多米诺开关电路42中的锁存器电路L中的对应者。如上文描述，当失效信息被写入到锁存器电路L时，使相关联信号路径32无效并被将其替换为备用信号路径。
如上文描述，在根据本公开的半导体装置中，在功率激活之后的初始化周期期间执行自动修复操作。因此，使随后由于时间改变而变得有缺陷的信号路径无效，并且使备用信号路径有效以实现缺陷的恢复。此外，自动修复操作中使用的TSV选择信号Xsel及Ysel在接口芯片10及存储器核心芯片20到27内自动产生。因此，不需要提供用于传送TSV选择信号Xsel及Ysel的TSV。此外，因为交替执行使用比较器67的确定操作及失效信号FAIL的传送操作，通过向接口芯片10及存储器核心芯片20到27中的所有选择电路80共同供应一个位的失效信号FAIL，可将失效信息选择性地写入到锁存器电路L中的预定者。
上文描述的自动修复操作也可在制造阶段处执行的筛选测试中执行。举例来说，通过在基于筛选测试的结果指定缺陷信号路径32之后并且在将失效信息写入到反熔丝电路40之前执行自动修复操作，可测试自动修复操作是否正常起作用。
尽管已在某些优选实施例及实例的上下文中公开本发明，但所属领域的技术人员将理解，本发明超出特定公开的实施例而扩展到本发明的其它替代实施例及/或用途以及其明显修改及等效物。另外，基于本公开，本发明范围内的其它修改对于所属领域的技术人员将是显而易见的。还考虑，可对实施例的特定特征及方面进行各种组合或子组合且其仍落入本发明的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代，以便形成所公开发明的变化模式。因此，希望本文所公开的本发明中的至少一些的范围不应受上文描述的特定公开实施例的限制。

Claims (20)

1.一种设备，其包括：
第一半导体芯片，其具有多个垫电极及经指派到所述垫电极中的相关联者的多个第一锁存器电路；
第二半导体芯片，其具有各自电连接到所述垫电极中的相关联者的多个TSV及经指派到所述TSV中的相关联者的多个第二锁存器电路；
时钟产生电路，其形成在所述第一半导体芯片上并且经配置以产生时钟信号；
第一选择电路，其形成在所述第一半导体芯片上并且经配置以基于所述时钟信号更新第一选择信号，其中所述第一选择信号选择所述垫电极中的一者及所述第一锁存器电路中的一者；
第二选择电路，其形成在所述第二半导体芯片上并且经配置以基于所述时钟信号更新第二选择信号，其中所述第二选择信号选择所述TSV中的一者及所述第二锁存器电路中的一者；及
训练电路，其经配置以在信号路径上执行训练操作，所述信号路径包含所述垫电极中的所述选定者及所述TSV中的所述选定者，
其中所述训练电路经配置以当所述信号路径被确定为有缺陷时激活失效信号，且
其中所述失效信号存储在所述第一锁存器电路中的所述选定者及所述第二锁存器电路中的所述选定者中。
2.根据权利要求1所述的设备，其中所述第一及第二选择电路经配置以在每次所述时钟信号从第一逻辑电平改变到第二逻辑电平时更新所述第一及第二选择信号以便使所述第一及第二选择信号保持为相同值。
3.根据权利要求2所述的设备，其中所述训练电路包含：
第一电路，其形成在所述第一半导体芯片上并且经配置以当所述时钟信号处于所述第二逻辑电平时施加第一电势；
第二电路，其形成在所述第二半导体芯片上并且经配置以当所述时钟信号处于所述第一逻辑电平时施加与所述第一电势不同的第二电势；及
第三电路，其形成在所述第一半导体芯片上并且经配置以在所述时钟信号处于所述第一逻辑电平的周期期间以预定时序检测所述信号路径的电势。
4.根据权利要求3所述的设备，其中所述第三电路经配置以当所述信号路径的所述电势未达到参考电势时激活所述失效信号。
5.根据权利要求4所述的设备，其中在所述时钟信号从所述第一逻辑电平改变到所述第二逻辑电平之前，将所述失效信号传送到所述第一及第二锁存器电路。
6.根据权利要求1所述的设备，其中当指派到所述垫电极中的所述选定者的所述第一锁存器电路及指派到所述TSV中的所述选定者的所述第二锁存器电路存储所述失效信号时，使所述信号路径无效。
7.根据权利要求6所述的设备，
其中所述第一半导体芯片进一步具有备用垫电极，
其中所述第二半导体芯片进一步具有备用TSV，且
其中使包含所述备用垫电极及所述备用TSV的备用信号路径有效以替换被确定为有缺陷的所述信号路径。
8.根据权利要求3所述的设备，其进一步包括布置在所述第一半导体芯片与所述第二半导体芯片之间的多个第三半导体芯片，
其中所述第三半导体芯片中的每一者具有与所述第二半导体芯片大体上相同的电路配置。
9.一种设备，其包括：
第一半导体芯片，其包含多个垫电极、指派到所述垫电极中的相关联者的多个第一锁存器电路、存储初级修复数据的非易失性存储器电路及修复电路；及
第二半导体芯片，其包含多个TSV及指派到所述TSV中的相关联者的多个第二锁存器电路，
其中所述TSV中的每一者电连接到所述垫电极中的相关联者以形成多个信号路径，
其中，其中与之对应的所述第一及第二锁存器电路存储失效信息的所述信号路径中的一者或若干者为无效，
其中所述修复电路经配置以按此顺序执行初级修复操作及次级修复操作，
其中所述初级修复操作包含从所述非易失性存储器电路读取所述初级修复数据及将所述失效信号写入到对应于由所述初级修复数据指示的所述信号路径中的有缺陷的一者或若干者的所述第一及第二锁存器电路中的一者或若干者，
其中所述次级修复操作包含测试所述信号路径及将所述失效信号写入到对应于通过所述测试检测到的所述信号路径中的有缺陷的另一者或若干者的所述第一及第二锁存器电路中的另一者或若干者，且
其中交替执行所述次级修复操作中的所述测试与所述写入。
10.根据权利要求9所述的设备，其中所述修复电路经配置以在每次激活电源时执行所述初级修复操作及所述次级修复操作。
11.根据权利要求9所述的设备，
其中所述修复电路包含经配置以产生时钟信号的时钟产生电路，且
其中在一个时钟循环内执行对应于所述信号路径中的每一者的所述次级修复操作中的所述测试及所述写入。
12.根据权利要求11所述的设备，
其中所述第一半导体芯片进一步包含经配置以通过所述修复电路对所述信号路径中的选定者进行放电的放电电路，
其中所述第二半导体芯片进一步包含经配置以通过所述修复电路对所述信号路径中的所述选定者进行充电的充电电路，
其中所述信号路径中的所述选定者在所述时钟循环的前半部分放电及在所述时钟循环的后半部分充电，且
其中通过在所述时钟循环的所述后半部分期间以预定时序检测所述信号路径中的所述选定者的电势来执行所述次级修复操作中的所述测试。
13.根据权利要求12所述的设备，其中通过在所述时钟循环的所述后半部分期间将所述失效信号传送到所述第一及第二锁存器电路来执行所述次级修复操作中的所述写入。
14.根据权利要求13所述的设备，其中所述失效信号共同供应到所述第一锁存器电路及所述第二锁存器电路并存储在所述第一锁存器电路中的选定者及所述第二锁存器电路中的选定者中。
15.根据权利要求9所述的设备，其进一步包括布置在所述第一半导体芯片与所述第二半导体芯片之间的多个第三半导体芯片，
其中所述第三半导体芯片中的每一者包含多个TSV，其各自电连接到所述第一半导体芯片的所述垫电极中的相关联者的多个TSV及经指派到所述TSV中的相关联者的多个第三锁存器电路，且
其中所述垫电极中的每一者电连接到所述第二半导体芯片的所述TSV中的相关联者且连接到所述第三半导体芯片中的每一者的所述TSV中的相关联者以形成所述多个信号路径。
16.根据权利要求15所述的设备，
其中通过将所述失效信号写入到对应于由所述初级修复数据指示的所述信号路径中的所述有缺陷的一者或若干者的所述第一到第三锁存器电路中的一者或若干者来执行所述初级修复操作中的所述写入，及
其中通过将所述失效信号写入到对应于通过所述测试检测到的所述信号路径中的所述有缺陷的另一者或若干者的所述第一到第三锁存器电路中的另一者或若干者来执行所述次级修复操作中的所述写入。
17.一种设备，其包括：
第一半导体芯片，其具有沿行及列方向布置的多个TSV及与所述多个TSV对应地设置的多个锁存器电路；及
第二半导体芯片，其堆叠在所述第一半导体芯片上，所述第二半导体芯片具有控制电路及与所述多个TSV对应地耦合的多个垫，其中所述控制电路经配置以：
产生行选择信号及列选择信号以选择布置在通过所述行选择信号及所述列选择信号确定的相交点处的所述多个TSV中的一者；及
除所述行选择信号及所述列选择信号之外，将控制信号共同传送到所述多个锁存器电路，使得所述控制信号存储在通过所述行选择信号及所述列选择信号选择的所述多个锁存器电路中的一者中。
18.根据权利要求17所述的设备，其中所述控制电路经配置以当所述多个TSV中的所述选定一者被确定为有缺陷时激活所述控制信号。
19.根据权利要求18所述的设备，
其中所述第一半导体芯片进一步具有经配置以产生时钟信号的时钟产生电路，且
其中所述控制电路经配置以基于所述时钟信号更新所述行选择信号及所述列选择信号。
20.根据权利要求19所述的设备，其中所述控制电路经配置以：
每当所述时钟信号在第一周期期间被激活时，在所述行选择信号固定到第一值时更新所述列选择信号；且
每当所述时钟信号在所述第一周期之后的第二周期期间被激活时，在所述行选择信号固定到第二值时更新所述列选择信号。
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