KR102451650B1 - 적층형 반도체 장치 - Google Patents

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Abstract

본 기술은 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하고, 상기 적층된 복수의 반도체 칩은 상기 관통 비아들 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 다운 스캔 및 상위 방향으로 신호를 전달하는 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로를 포함할 수 있다.

Description

적층형 반도체 장치{STACKED TYPE SENICONDUCTOR APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 적층형 반도체 장치에 관한 것이다.
적층형 반도체 장치는 관통 비아를 이용하여 적층된 반도체 칩들의 신호 전달이 이루어지도록 구성될 수 있다.
따라서 관통 비아의 불량이 발생할 경우, 정상적인 신호 전달이 어려우므로 이를 정확히 검출하고 그에 따라 불량이 발생한 관통 비아를 정상적인 관통 비아로 대체하는 리페어 동작이 필요하다.
본 발명의 실시예는 관통 비아의 불량 검출 및 그에 따른 리페어 동작의 정확도를 향상시키고 불량 검출 및 리페어 동작에 소요되는 시간을 줄일 수 있는 적층형 반도체 장치를 제공한다.
본 발명의 실시예는 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하고, 상기 적층된 복수의 반도체 칩은 상기 관통 비아들 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 다운 스캔 및 상위 방향으로 신호를 전달하는 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로를 포함할 수 있다.
본 발명의 실시예는 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하며, 상기 복수의 반도체 칩 중에서 최상위 반도체 칩의 관통 비아를 통해 최하위 반도체 칩의 관통 비아로 전류를 흘려 다운 스캔을 수행하고, 상기 최하위 반도체 칩의 관통 비아에서 상기 최상위 반도체 칩으로 관통 비아로 전류를 흘려 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로; 및 상기 오류 검출 회로에 의해 불량 판정된 관통 비아와 연결된 입/출력 경로를 정상 관통 비아와 연결된 입/출력 경로로 전환하도록 구성된 리페어 회로를 포함할 수 있다.
본 발명의 실시예는 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하고, 상기 적층된 복수의 반도체 칩은 다운 스캔의 결과 값을 제 1 프리셋 신호에 따라 초기화한 후 상기 관통 비아들 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 상기 다운 스캔을 수행하고, 업 스캔의 결과 값을 제 2 프리셋 신호에 따라 초기화한 후 상기 열 방향의 관통 비아들에 대하여 상위 방향으로 신호를 전달하는 상기 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로를 포함할 수 있다.
본 기술은 관통 비아의 불량 검출 및 그에 따른 리페어 동작의 정확도를 향상시키고 불량 검출 및 리페어 동작에 소요되는 시간을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 2는 도 1의 오류 검출 회로(200)의 구성을 나타낸 도면,
도 3은 도 2의 스캔 제어신호 생성부(300)의 구성을 나타낸 도면,
도 4는 도 3의 동작 타이밍도,
도 5는 도 2의 관통 비아 스캔부(500)의 구성을 나타낸 도면,
도 6은 도 1의 리페어 회로(700)의 구성을 나타낸 도면,
도 7은 본 발명의 실시예에 따른 관통 비아 리페어 동작 예를 보여주는 도면,
도 8은 본 발명의 다른 실시예에 따른 반도체 장치(1000)의 구성을 나타낸 도면,
도 9는 도 8의 오류 검출 회로(201)의 구성을 나타낸 도면,
도 10은 도 9의 스캔 제어신호 생성부(301)의 구성을 나타낸 도면,
도 11은 도 10의 동작 타이밍도,
도 12는 도 9의 관통 비아 스캔부(501)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 적층된 복수의 반도체 칩(101 ~ 104)을 포함할 수 있다.
적층된 복수의 반도체 칩(101 ~ 104)은 관통 비아 예를 들어, 쓰루 실리콘 비아(TSV)를 통해 신호 전달이 이루어질 수 있다.
적층된 반도체 칩들(101 ~ 104)은 정보 저장을 위한 메모리 영역을 포함할 수 있으며, 서로 동일하게 구성될 수 있다.
적층된 반도체 칩들(101 ~ 104)은 각각 오류 검출 회로(200) 및 리페어 회로(700)를 포함할 수 있다.
오류 검출 회로(200)는 해당 반도체 칩의 관통 비아들(TSV)의 불량을 검출하여 불량 판정 신호들(FAIL<0:n>)을 생성할 수 있다.
오류 검출 회로(200)는 관통 비아들(TSV) 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 다운 스캔 및 상위 방향으로 신호를 전달하는 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하여 불량 판정 신호들(FAIL<0:n>)을 생성할 수 있다.
이때 관통 비아들(TSV)의 불량은 신호 전달 성능이 기준치 이하이거나, 신호 전달이 불가능한 상태인 경우를 의미할 수 있다.
리페어 회로(700)는 오류 검출 신호(FAIL<0:n>)에 따라 불량 판정된 관통 비아(TSV)를 정상 상태의 관통 비아(TSV)로 대체할 수 있다.
관통 비아들(TSV)은 여분의 관통 비아들을 포함할 수 있다.
적층된 반도체 칩들(101 ~ 104)은 각각 어레이 퓨즈 회로(900)를 더 포함할 수 있다.
어레이 퓨즈 회로(900)는 반도체 칩에 포함된 메모리 영역의 메모리 셀들 중에서 불량이 발생한 메모리 셀의 컬럼/로우 리페어 동작에 관련된 정보를 입/출력하기 위한 어레이 퓨즈 및 로직 회로 등을 포함할 수 있다.
어레이 퓨즈 회로(900)는 불량이 발생한 메모리 셀의 컬럼/로우 리페어 동작에 관련된 정보를 입력, 출력 또는 입/출력하는 동작을 붓 업(Boot-up) 동작이라 칭할 수 있다.
도 2에 도시된 바와 같이, 오류 검출 회로(200)는 스캔 제어 신호 생성부(300) 및 관통 비아 스캔부(500)를 포함할 수 있다.
스캔 제어 신호 생성부(300)는 클럭 신호(CLK) 및 소스 신호(COUT0)에 따라 스캔 제어 신호들 즉, 업 스캔 신호(UP_SCAN), 다운 스캔 신호(DN_SCAN) 및 래치 신호(LATCH)를 생성할 수 있다.
이때 클럭 신호(CLK) 및 소스 신호(COUT0)는 도 1의 어레이 퓨즈 회로(900)의 붓 업 동작 시 사용될 수 있는 신호들이며, 이들을 이용할 수 있다.
관통 비아 스캔부(500)는 업 스캔 신호(UP_SCAN), 다운 스캔 신호(DN_SCAN) 및 래치 신호(LATCH)에 따라 관통 비아들(TSV)에 대한 스캔을 수행하여 관통 비아들(TSV)의 불량 여부를 정의하는 복수의 불량 판정 신호(FAIL<0:n>)를 생성할 수 있다.
이때 복수의 불량 판정 신호(FAIL<0:n>)는 모든 관통 비아(TSV)의 불량 판정 여부를 정의할 수 있으며, 관통 비아들(TSV)의 수가 n+1개인 경우의 예를 든 것이다.
추후 설명에 앞서, 관통 비아 스캔부(500)는 관통 비아들(TSV) 중에서 동일 신호를 전달하기 위한 열(Column) 방향 관통 비아들(TSV)에 대하여 업 스캔 및 다운 스캔을 수행하여 복수의 불량 판정 신호(FAIL<0:n>)를 생성할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 스캔 제어신호 생성부(300)는 복수의 플립플롭(310) 및 제 1 내지 제 9 로직 게이트(321 - 345)를 포함할 수 있다.
복수의 플립플롭(310)은 클럭 신호(CLK)에 따라 소스 신호(COUT0)를 순차적으로 쉬프트시켜 복수의 쉬프트 신호(COUT1 - COUT7)를 생성할 수 있다.
제 1 로직 게이트(321)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT3을 반전시켜 출력할 수 있다.
제 2 로직 게이트(322)는 소스 신호(COUT0)와 제 1 로직 게이트(321)의 출력 신호를 논리곱하여 다운 스캔 신호(DN_SCAN)로서 출력할 수 있다.
제 3 로직 게이트(331)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT6을 반전시켜 출력할 수 있다.
제 4 로직 게이트(332)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT3와 제 3 로직 게이트(331)의 출력 신호를 논리곱하여 업 스캔 신호(UP_SCAN)로서 출력할 수 있다.
제 5 로직 게이트(341)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT2을 반전시켜 출력할 수 있다.
제 6 로직 게이트(342)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT1와 제 5 로직 게이트(341)의 출력 신호를 부정 논리곱하여 출력할 수 있다.
제 7 로직 게이트(343)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT5을 반전시켜 출력할 수 있다.
제 8 로직 게이트(344)는 복수의 쉬프트 신호(COUT1 - COUT7) 중에서 COUT4와 제 7 로직 게이트(343)의 출력 신호를 부정 논리곱하여 출력할 수 있다.
제 9 로직 게이트(345)는 제 6 로직 게이트(342)의 출력 신호와 제 8 로직 게이트(344)의 출력 신호를 부정 논리곱하여 래치 신호(LATCH)로서 출력할 수 있다.
도 4에 도시된 바와 같이, 다운 스캔 신호(DN_SCAN)가 COUT0의 라이징 엣지에서 COUT3의 라이징 엣지에 해당하는 구간 동안 활성화된 후, 업 스캔 신호(UP_SCAN)가 COUT3의 라이징 엣지에서 COUT6의 라이징 엣지에 해당하는 구간 동안 활성화될 수 있다.
또한 래치 신호(LATCH)는 다운 스캔 신호(DN_SCAN)의 활성화 구간, 그리고 업 스캔 신호(UP_SCAN)의 활성화 구간에 각각 한번씩 활성화될 수 있다.
도 5에 도시된 바와 같이, 관통 비아 스캔부(500)는 적층된 반도체 칩들(101 ~ 104) 각각에 포함될 수 있다. 이때 도 5는 적층된 반도체 칩들(101 ~ 104)의 관통 비아들(TSV) 중에서 열(Column) 방향으로 동일 선상에 위치한 하나씩의 관통 비아들에 따른 관통 비아 스캔부(500)의 예를 든 것이다.
관통 비아 스캔부(500)는 커런트 소스(Current Source)(510), 커런트 리커(Current Leaker)(520) 및 불량 판정부(530)를 포함할 수 있다.
커런트 소스(510)는 업 스캔 신호(UP_SCAN) 또는 다운 스캔 신호(DN_SCAN)에 따라 전원단에서 관통 비아(TSV)로 전류가 흐르도록 할 수 있으며, 인버터 및 PMOS 트랜지스터를 포함할 수 있다.
커런트 리커(520)는 업 스캔 신호(UP_SCAN) 또는 다운 스캔 신호(DN_SCAN)에 따라 관통 비아(TSV)에서 접지단으로 전류가 흐르도록 할 수 있으며 NMOS 트랜지스터를 포함할 수 있다.
불량 판정부(530)는 업 스캔 신호(UP_SCAN)와 다운 스캔 신호(DN_SCAN) 각각에 따른 관통 비아(TSV)의 전압 레벨에 따라 복수의 불량 판정 신호(FAIL<0:n>)를 생성할 수 있다.
불량 판정부(530)는 제 1 내지 제 7 로직 게이트(531 - 537) 및 제 1 내지 제 2 래치(538, 539)를 포함할 수 있다.
제 1 로직 게이트(531)는 다운 스캔 신호(DN_SCAN)와 래치 신호(LATCH)를 논리곱하여 출력할 수 있다.
제 2 로직 게이트(532)는 제 1 로직 게이트(531)의 출력 신호를 반전시켜 출력할 수 있다.
제 3 로직 게이트(533)는 제 1 로직 게이트(531)의 출력 신호를 비 반전 제어단자에 입력 받고, 제 2 로직 게이트(532)의 출력 신호를 반전 제어단자에 입력받을 수 있다.
제 3 로직 게이트(533)는 비 반전 제어단자의 레벨이 로직 하이이고, 반전 제어 단자의 레벨이 로직 로우인 경우에만 입력 신호를 통과시킬 수 있다.
제 1 래치(538)는 제 3 로직 게이트(533)의 출력 신호를 저장할 수 있다.
제 4 로직 게이트(534)는 업 스캔 신호(UP_SCAN)와 래치 신호(LATCH)를 논리곱하여 출력할 수 있다.
제 5 로직 게이트(535)는 제 4 로직 게이트(534)의 출력 신호를 반전시켜 출력할 수 있다.
제 6 로직 게이트(536)는 제 4 로직 게이트(534)의 출력 신호를 비 반전 제어단자에 입력 받고, 제 5 로직 게이트(535)의 출력 신호를 반전 제어단자에 입력받을 수 있다.
제 6 로직 게이트(536)는 비 반전 제어단자의 레벨이 로직 하이이고, 반전 제어 단자의 레벨이 로직 로우인 경우에만 입력 신호를 통과시킬 수 있다.
제 2 래치(539)는 제 6 로직 게이트(536)의 출력 신호를 저장할 수 있다.
제 7 로직 게이트(537)는 제 1 래치(538)에 저장된 신호와 제 2 래치(539)에 저장된 신호를 부정 논리곱하여 복수의 불량 판정 신호(FAIL<0:n>) 중에서 어느 하나로서 출력할 수 있다.
이때 적층된 반도체 칩들(101 ~ 104) 중에서 최상위의 반도체 칩(104)의 커런트 소스(510)에는 다운 스캔 신호(DN_SCAN)가 입력되고, 커런트 리커(520)에는 업 스캔 신호(UP_SCAN)가 입력될 수 있다.
적층된 반도체 칩들(101 ~ 104) 중에서 최하위의 반도체 칩(101)의 커런트 소스(510)에는 업 스캔 신호(UP_SCAN)가 입력되고, 커런트 리커(520)에는 다운 스캔 신호(DN_SCAN)가 입력될 수 있다.
최상위의 반도체 칩(104)과 최하위의 반도체 칩(101)을 제외한 나머지 반도체 칩들(102, 013)의 커런트 소스(510)와 커런트 리커(520)의 입력단 즉, 인버터의 입력단과 NMOS 트랜지스터의 게이트는 플로팅될 수 있다.
이때 적층된 반도체 칩들(101 ~ 104)은 적층이 이루어짐에 따라 적층 정보가 반도체 칩 별로 저장될 수 있다.
적층 정보는 해당 반도체 칩의 적층 위치 즉, 최상위, 최하위와 중간을 정의할 수 있는 정보이다.
따라서 본 발명의 실시예는 적층 정보를 이용하여 도 5와 같이, 반도체 칩의 위치에 따라 커런트 소스(510)와 커런트 리커(520)에 다운 스캔 신호(DN_SCAN)와 업 스캔 신호(UP_SCAN)를 선택적으로 입력시키거나, 커런트 소스(510)와 커런트 리커(520)를 플로팅시킬 수 있다.
도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 관통 비아 불량 검출 동작을 설명하면 다음과 같다.
먼저, 다운 스캔 신호(DN_SCAN)가 활성화됨에 따라 최상위 반도체 칩(104)의 커런트 소스(510)에서 관통 비아들(TSV)을 통해 최하위 반도체 칩(101)의 커런트 리커(520)로 전류가 흐른다.
다운 스캔 신호(DN_SCAN)의 활성화 구간 동안 업 스캔 신호(UP_SCAN)는 비 활성화되므로 최상위 반도체 칩(104)의 커런트 리커(520) 및 최하위 반도체 칩(101)의 커런트 소스(510)는 비 활성화된다.
적층된 반도체 칩들(101 ~ 104) 각각의 불량 판정부(530)는 다운 스캔 신호(DN_SCAN)가 활성화된 상태에서 래치 신호(LATCH)가 활성화됨에 따라, 자신과 연결된 관통 비아(TSV)를 통해 흐르는 전류에 따른 전압 레벨을 다운 스캔의 결과 값으로서 저장한다.
이어서, 업 스캔 신호(UP_SCAN)가 활성화됨에 따라 최하위 반도체 칩(101)의 커런트 소스(510)에서 관통 비아들(TSV)을 통해 최상위 반도체 칩(104)의 커런트 리커(520)로 전류가 흐른다.
업 스캔 신호(UP_SCAN)의 활성화 구간 동안 다운 스캔 신호(DN_SCAN)는 비 활성화되므로 최하위 반도체 칩(101)의 커런트 리커(520) 및 최상위 반도체 칩(104)의 커런트 소스(510)는 비 활성화된다.
적층된 반도체 칩들(101 ~ 104) 각각의 불량 판정부(530)는 업 스캔 신호(UP_SCAN)가 활성화된 상태에서 래치 신호(LATCH)가 활성화됨에 따라, 자신과 연결된 관통 비아(TSV)를 통해 흐르는 전류에 따른 전압 레벨을 업 스캔의 결과 값으로서 저장한다.
적층된 반도체 칩들(101 ~ 104) 각각의 불량 판정부(530)는 기 저장된 다운 스캔의 결과 값과 업 스캔의 결과 값이 모두 해당 관통 비아(TSV)의 정상을 정의하는 값(예를 들어, 하이 레벨)이면 불량 판정 신호(FAIL<0:n>)를 비 활성화(로우 레벨)시킬 수 있다.
한편, 기 저장된 다운 스캔의 결과 값과 업 스캔의 결과 값 중에서 어느 하나라도 해당 관통 비아(TSV)의 불량을 정의하는 값(예를 들어, 로우 레벨)이면 불량 판정 신호(FAIL<0:n>)를 활성화(하이 레벨)시킬 수 있다.
도 6은 관통 비아들(TSV) 중에서 일부 TSV<m:m+2>에 따른 리페어 회로(700)를 도시한 것이다.
도 6에 도시된 바와 같이, 리페어 회로(700)는 관통 비아들(TSV<m:m+2>) 각각과 연결된 제 1 입/출력 드라이버들(710 - 712) 및 제 2 입/출력 드라이버들(720 - 722)를 포함할 수 있다.
제 1 입/출력 드라이버들(710 - 712)은 서로 동일하게 구성될 수 있으며, 제 2 입/출력 드라이버들(720 - 722) 또한 서로 동일하게 구성될 수 있다.
제 1 입/출력 드라이버들(710 - 712) 및 제 2 입/출력 드라이버들(720 - 722)은 불량 판정 신호(FAIL<0:n>)에 따라 불량 판정된 관통 비아(TSV)와 연결된 입/출력 경로를 정상 관통 비아(TSV)와 연결된 입/출력 경로로 전환하도록 구성될 수 있다.
제 1 입/출력 드라이버(710)는 제 1 신호 입/출력 라인들(GIO) 중에서 어느 하나의 제 1 신호 입/출력 라인(GIO<m>)과 관통 비아들(TSV) 중에서 어느 하나의 관통 비아(TSV<m>) 사이에 연결될 수 있다.
제 1 입/출력 드라이버(710)는 입력 드라이버(RX) 및 출력 드라이버(TX)를 포함할 수 있다.
제 1 입/출력 드라이버(710)의 입력 드라이버(RX)는 불량 판정 신호(FAIL<m>)에 따라 제 1 신호 입/출력 라인(GIO<m>) 또는 이전 순번의 제 1 신호 입/출력 라인(GIO<m-1>)을 통해 전송된 신호를 관통 비아(TSV<m>)에 드라이빙할 수 있다.
제 1 입/출력 드라이버(710)의 출력 드라이버(TX)는 불량 판정 신호(FAIL<m>)에 따라 관통 비아들(TSV<m>) 또는 다음 순번의 관통 비아(TSV<m+1>)를 통해 전송된 신호를 제 1 신호 입/출력 라인(GIO<m>)에 드라이빙할 수 있다.
제 2 입/출력 드라이버(720)는 관통 비아(TSV<m>)와 제 2 신호 입/출력 라인(MIO<m>) 사이에 연결될 수 있다.
제 2 입/출력 드라이버(720)는 입력 드라이버(RX) 및 출력 드라이버(TX)를 포함할 수 있다.
제 2 입/출력 드라이버(720)의 입력 드라이버(RX)는 불량 판정 신호(FAIL<m>)에 따라 제 2 신호 입/출력 라인(MIO<m>) 또는 이전 순번의 제 2 신호 입/출력 라인(MIO<m-1>)을 통해 전송된 신호를 관통 비아(TSV<m>)에 드라이빙할 수 있다.
제 2 입/출력 드라이버(720)의 출력 드라이버(TX)는 불량 판정 신호(FAIL<m>)에 따라 관통 비아(TSV<m>) 또는 다음 순번의 관통 비아(TSV<m+1>)를 통해 전송된 신호를 제 2 신호 입/출력 라인(MIO<m>)에 드라이빙할 수 있다.
도 7을 참조하면, 본 발명의 실시예에 따른 관통 비아(TSV) 리페어 동작을 설명하면 다음과 같다.
예를 들어, 관통 비아들(TSV) 중에서 관통 비아(TSV<m+1>)가 불량인 경우의 리페어 동작을 설명하기로 한다.
관통 비아(TSV<m+1>)가 불량이므로 도 4 및 도 5를 참조하여 이미 설명한 관통 비아 불량 검출 동작을 통해 불량 판정 신호들(FAIL) 중에서 불량 판정 신호(FAIL<m+1>)가 활성화된 상태이며, 불량 판정 신호(FAIL<m+2>)를 포함한 그 다음 순번들에 해당하는 불량 판정 신호들 또한 활성화된다.
이때 본 발명의 실시예에 따른 관통 비아(TSV) 리페어 동작은 불량이 발생한 관통 비아(TSV)와 연결된 입/출력 경로를 쉬프트시키는 방식 즉, 우측(도 7 기준)의 정상 관통 비아(TSV)에 연결하는 방식으로 이루어질 수 있다.
따라서 불량 판정 신호(FAIL<m+1>)가 활성화되면 불량 판정 신호(FAIL<m+2>)를 포함한 불량 판정 신호(FAIL<m+1>)의 다음 순번들에 해당하는 불량 판정 신호들 또한 활성화시킬 수 있다.
불량 판정 신호(FAIL<m>)가 비 활성화 상태이므로 제 1 신호 입/출력 라인(GIO<m>)과 제 2 신호 입/출력 라인(MIO<m>) 사이의 신호 입/출력이 제 1 입/출력 드라이버(710)와 제 2 입/출력 드라이버(720)에 의해 관통 비아(TSV<m>)를 통해 이루어질 수 있다.
불량 판정 신호(FAIL<m+1>)가 활성화 상태이므로 제 1 신호 입/출력 라인(GIO<m+1>)과 제 2 신호 입/출력 라인(MIO<m+1>) 사이의 신호 입/출력이 제 1 입/출력 드라이버(711)와 제 2 입/출력 드라이버(721)에 의해 관통 비아(TSV<m+2>)를 통해 이루어질 수 있다.
상술한 바와 같이, 제 1 신호 입/출력 라인들(GIO)과 제 2 신호 입/출력 라인들(MIO) 사이의 신호 입/출력이 불량이 발생한 관통 비아(TSV<m+1>)를 기준으로 우측의 관통 비아(TSV<m+2>)로 한 칸씩 쉬프트됨으로써 리페어 동작이 이루어질 수 있다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(1000)는 적층된 복수의 반도체 칩(101 ~ 104)을 포함할 수 있다.
적층된 반도체 칩들(101 ~ 104)은 각각 오류 검출 회로(201) 및 리페어 회로(700)를 포함할 수 있다.
오류 검출 회로(201)는 해당 반도체 칩의 관통 비아들(TSV)의 불량을 검출하여 불량 판정 신호들(FAIL<0:n>)을 생성할 수 있다.
오류 검출 회로(201)는 다운 스캔의 결과 값을 초기화한 후 관통 비아들(TSV) 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 다운 스캔을 수행하고, 업 스캔의 결과 값을 초기화한 후 열 방향의 관통 비아들(TSV)에 대하여 상위 방향으로 신호를 전달하는 업 스캔을 수행하며, 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 관통 비아들(TSV)의 불량 여부를 판정하여 불량 판정 신호들(FAIL<0:n>)을 생성할 수 있다.
리페어 회로(700)는 오류 검출 신호(FAIL<0:n>)에 따라 불량 판정된 관통 비아(TSV)를 정상 상태의 관통 비아(TSV)로 대체할 수 있다.
리페어 회로(700)의 구성 및 동작은 이미 도 6 및 7을 참조하여 설명한 것과 같으므로 이하에서의 설명은 생략하기로 한다.
적층된 반도체 칩들(101 ~ 104)은 각각 어레이 퓨즈 회로(900)를 더 포함할 수 있다.
어레이 퓨즈 회로(900)는 반도체 칩에 포함된 메모리 영역의 메모리 셀들 중에서 불량이 발생한 메모리 셀의 컬럼/로우 리페어 동작에 관련된 정보를 입/출력하기 위한 어레이 퓨즈 및 로직 회로 등을 포함할 수 있다.
도 9에 도시된 바와 같이, 오류 검출 회로(201)는 스캔 제어 신호 생성부(301) 및 관통 비아 스캔부(501)를 포함할 수 있다.
스캔 제어 신호 생성부(301)는 붓업 카운트 신호(BU_CNT)에 따라 스캔 제어 신호들 즉, 제 1 프리셋 신호(PRESET_DN), 다운 스캔 신호(DN_SCAN), 제 2 프리셋 신호(PRESET_UP) 및 업 스캔 신호(UP_SCAN)를 생성할 수 있다.
이때 붓업 카운트 신호(BU_CNT)는 도 8의 어레이 퓨즈 회로(900)의 붓 업 동작 시 사용되는 신호일 수 있다.
관통 비아 스캔부(501)는 제 1 프리셋 신호(PRESET_DN), 다운 스캔 신호(DN_SCAN), 제 2 프리셋 신호(PRESET_UP) 및 업 스캔 신호(UP_SCAN)에 따라 다운 스캔의 결과 값 초기화, 업 스캔의 결과 값 초기화, 다운 스캔 및 업 스캔을 수행하고, 다운 스캔의 결과 값과 업 스캔의 결과 값에 따라 관통 비아들의 불량 여부를 정의하는 불량 판정 신호들(FAIL<0:n>)을 생성할 수 있다.
이때 복수의 불량 판정 신호(FAIL<0:n>)는 모든 관통 비아(TSV)의 불량 판정 여부를 정의할 수 있으며, 관통 비아들(TSV)의 수가 n+1개인 경우의 예를 든 것이다.
추후 설명에 앞서, 관통 비아 스캔부(500)는 관통 비아들(TSV) 중에서 동일 신호를 전달하기 위한 열(Column) 방향 관통 비아들(TSV)에 대하여 업 스캔 및 다운 스캔을 수행하여 복수의 불량 판정 신호(FAIL<0:n>)를 생성할 수 있다.
도 10에 도시된 바와 같이, 스캔 제어신호 생성부(301)는 플립플롭 어레이(350) 및 카운터(360)를 포함할 수 있다.
플립플롭 어레이(350)의 플립플롭들(351)은 붓업 카운트 신호(BU_CNT)에 따라 스캔 시작 신호(SCAN_START)를 순차적으로 쉬프트시켜 스캔 제어 신호들 즉, 제 1 프리셋 신호(PRESET_DN), 다운 스캔 신호(DN_SCAN), 제 2 프리셋 신호(PRESET_UP) 및 업 스캔 신호(UP_SCAN)를 생성할 수 있다.
카운터(360)는 붓업 카운트 신호(BU_CNT)를 카운트하여 기 설정된 타이밍에 스캔 시작 신호(SCAN_START)를 활성화시킬 수 있다.
도 11에 도시된 바와 같이, 스캔 시작 신호(SCAN_START)가 활성화되고 다음 타이밍의 붓업 카운트 신호(BU_CNT)에 따라 제 1 프리셋 신호(PRESET_DN)가 활성화되고, 붓업 카운트 신호(BU_CNT)의 펄스를 기준으로 정해진 간격을 두고 다운 스캔 신호(DN_SCAN), 제 2 프리셋 신호(PRESET_UP) 및 업 스캔 신호(UP_SCAN)가 순차적으로 활성화될 수 있다.
도 11은 도 10의 회로 구성을 기준으로 한 것일 뿐, 카운터(360)의 내부 설정 값을 조정하거나, 플립플롭들(351) 중에서 출력 신호를 인출하는 플립플롭(351)을 조정함에 따라 원하는 타이밍 및 원하는 간격을 두고 제 1 프리셋 신호(PRESET_DN), 다운 스캔 신호(DN_SCAN), 제 2 프리셋 신호(PRESET_UP) 및 업 스캔 신호(UP_SCAN)가 활성화되도록 할 수 있다.
도 12에 도시된 바와 같이, 관통 비아 스캔부(501)는 적층된 반도체 칩들(101 ~ 104) 각각에 포함될 수 있다. 이때 도 12는 적층된 반도체 칩들(101 ~ 104)의 관통 비아들(TSV) 중에서 열(Column) 방향으로 동일 선상에 위치한 하나씩의 관통 비아들에 따른 관통 비아 스캔부(501)의 예를 든 것이다.
관통 비아 스캔부(501)는 커런트 소스(Current Source)(510), 커런트 리커(Current Leaker)(520) 및 불량 판정부(540)를 포함할 수 있다.
커런트 소스(510) 및 커런트 리커(520)는 도 5와 같이 구성할 수 있다.
불량 판정부(540)는 다운 스캔의 결과 값을 제 1 프리셋 신호(PRESET_DN)에 따라 초기화하고 다운 스캔 신호(DN_SCAN)에 따라 다운 스캔의 결과 값을 저장할 수 있다.
불량 판정부(540)는 업 스캔의 결과 값을 제 2 프리셋 신호(PRESET_UP)에 따라 초기화하고 업 스캔 신호(UP_SCAN)에 따라 업 스캔의 결과 값을 저장할 수 있다.
불량 판정부(540)는 다운 스캔의 결과 값과 업 스캔의 결과 값을 조합하여 복수의 불량 판정 신호(FAIL<0:n>)를 생성할 수 있다.
불량 판정부(540)는 업 스캔 신호(UP_SCAN)와 다운 스캔 신호(DN_SCAN) 각각에 따른 관통 비아(TSV)의 전압 레벨을 다운 스캔의 결과 값과 업 스캔의 결과 값으로서 저장할 수 있다.
불량 판정부(540)는 제 1 패스 게이트(PG1)(541), 제 2 패스 게이트(PG2)(542), 제 1 래치(543), 제 2 래치(544), 낸드 게이트(545), 제 1 트랜지스터(546) 및 제 2 트랜지스터(547)를 포함할 수 있다.
제 1 패스 게이트(541)는 다운 스캔 신호(DN_SCAN)가 하이 레벨인 경우 입력 신호 즉, 관통 전극(TSV)의 전압 레벨을 제 1 래치(543)에 저장할 수 있다.
제 2 패스 게이트(542)는 업 스캔 신호(UP_SCAN)가 하이 레벨인 경우 입력 신호 즉, 관통 전극(TSV)의 전압 레벨을 제 2 래치(544)에 저장할 수 있다.
낸드 게이트(545)는 제 1 래치(543)에 저장된 신호 레벨과 제 2 래치(544)에 저장된 신호 레벨이 모두 하이 레벨인 경우 불량 판정 신호(FAIL<0:n>)를 로우 레벨로 출력하고, 둘 중에서 하나라도 로우 레벨인 경우 불량 판정 신호(FAIL<0:n>)를 하이 레벨로 출력한다.
제 1 트랜지스터(546)는 제 1 프리셋 신호(PRESET_DN)가 하이 레벨인 경우, 다운 스캔의 결과 값 즉, 제 1 래치(543)에 저장된 신호 레벨을 하이 레벨로 초기화시킨다.
제 2 트랜지스터(547)는 제 2 프리셋 신호(PRESET_UP)가 하이 레벨인 경우, 업 스캔의 결과 값 즉, 제 2 래치(544)에 저장된 신호 레벨을 하이 레벨로 초기화시킨다.
제 1 래치(543)에 저장된 신호 레벨과 제 2 래치(544)에 저장된 신호 레벨이 모두 하이 레벨이므로 불량 판정 신호(FAIL<0:n>)가 로우 레벨로 초기화될 수 있다.
이때 적층된 반도체 칩들(101 ~ 104) 중에서 최상위의 반도체 칩(104)의 커런트 소스(510)에는 다운 스캔 신호(DN_SCAN)가 입력되고, 커런트 리커(520)에는 업 스캔 신호(UP_SCAN)가 입력될 수 있다.
적층된 반도체 칩들(101 ~ 104) 중에서 최하위의 반도체 칩(101)의 커런트 소스(510)에는 업 스캔 신호(UP_SCAN)가 입력되고, 커런트 리커(520)에는 다운 스캔 신호(DN_SCAN)가 입력될 수 있다.
최상위의 반도체 칩(104)과 최하위의 반도체 칩(101)을 제외한 나머지 반도체 칩들(102, 013)의 커런트 소스(510)와 커런트 리커(520)의 입력단 즉, 인버터의 입력단과 NMOS 트랜지스터의 게이트는 플로팅될 수 있다.
이때 적층된 반도체 칩들(101 ~ 104)은 적층이 이루어짐에 따라 적층 정보가 반도체 칩 별로 저장될 수 있다.
적층 정보는 해당 반도체 칩의 적층 위치 즉, 최상위, 최하위와 중간을 정의할 수 있는 정보이다.
따라서 본 발명의 다른 실시예는 적층 정보를 이용하여 도 12와 같이, 반도체 칩의 위치에 따라 커런트 소스(510)와 커런트 리커(520)에 다운 스캔 신호(DN_SCAN)와 업 스캔 신호(UP_SCAN)를 선택적으로 입력시키거나, 커런트 소스(510)와 커런트 리커(520)를 플로팅시킬 수 있다.
도 11 및 도 12를 참조하여 본 발명의 실시예에 따른 관통 비아 불량 검출 동작을 설명하면 다음과 같다.
반도체 장치의 파워 업 이후에 여러가지 이유로 붓 업 동작 이전에 스캔 동작에 관련된 비정상적인 신호(Abnormal Signal)이 생성될 수 있다.
이후, 붓 업 동작이 수행되고 그에 따라 붓업 카운트 신호(BU_CNT)가 활성화될 수 있다.
붓업 카운트 신호(BU_CNT)의 펄스 들이 생성되고 정해진 타이밍 이후에 스캔 시작 신호(SCAN_START)가 활성화되고, 스캔 시작 신호(SCAN_START)에 따라 제 1 프리셋 신호(PRESET_DN), 다운 스캔 신호(DN_SCAN), 제 2 프리셋 신호(PRESET_UP) 및 업 스캔 신호(UP_SCAN)가 순차적으로 활성화될 수 있다.
제 1 프리셋 신호(PRESET_DN)에 따라 다운 스캔의 결과 값이 하이 레벨로 초기화된다.
다운 스캔 신호(DN_SCAN)가 활성화됨에 따라 최상위 반도체 칩(104)의 커런트 소스(510)에서 관통 비아들(TSV)을 통해 최하위 반도체 칩(101)의 커런트 리커(520)로 전류가 흐른다.
다운 스캔 신호(DN_SCAN)의 활성화 구간 동안 업 스캔 신호(UP_SCAN)는 비 활성화되므로 최상위 반도체 칩(104)의 커런트 리커(520) 및 최하위 반도체 칩(101)의 커런트 소스(510)는 비 활성화된다.
적층된 반도체 칩들(101 ~ 104) 각각의 불량 판정부(540)는 다운 스캔 신호(DN_SCAN)가 활성화됨에 따라, 자신과 연결된 관통 비아(TSV)를 통해 흐르는 전류에 따른 전압 레벨을 다운 스캔의 결과 값으로서 저장한다.
제 2 프리셋 신호(PRESET_UP)에 따라 업 스캔의 결과 값이 하이 레벨로 초기화된다.
이어서, 업 스캔 신호(UP_SCAN)가 활성화됨에 따라 최하위 반도체 칩(101)의 커런트 소스(510)에서 관통 비아들(TSV)을 통해 최상위 반도체 칩(104)의 커런트 리커(520)로 전류가 흐른다.
업 스캔 신호(UP_SCAN)의 활성화 구간 동안 다운 스캔 신호(DN_SCAN)는 비 활성화되므로 최하위 반도체 칩(101)의 커런트 리커(520) 및 최상위 반도체 칩(104)의 커런트 소스(510)는 비 활성화된다.
적층된 반도체 칩들(101 ~ 104) 각각의 불량 판정부(540)는 업 스캔 신호(UP_SCAN)가 활성화됨에 따라, 자신과 연결된 관통 비아(TSV)를 통해 흐르는 전류에 따른 전압 레벨을 업 스캔의 결과 값으로서 저장한다.
적층된 반도체 칩들(101 ~ 104) 각각의 불량 판정부(540)는 기 저장된 다운 스캔의 결과 값과 업 스캔의 결과 값이 모두 해당 관통 비아(TSV)의 정상을 정의하는 하이 레벨이면 불량 판정 신호(FAIL<0:n>)를 로우 레벨로 출력할 수 있다.
한편, 기 저장된 다운 스캔의 결과 값과 업 스캔의 결과 값 중에서 어느 하나라도 해당 관통 비아(TSV)의 불량을 정의하는 로우 레벨이면 불량 판정 신호(FAIL<0:n>)를 하이 레벨로 출력할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (27)

  1. 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하고,
    상기 적층된 복수의 반도체 칩은
    상기 관통 비아들 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 다운 스캔 및 상위 방향으로 신호를 전달하는 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로를 포함하는 적층형 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오류 검출 회로는
    상기 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 전류를 흘려 상기 다운 스캔을 수행하고, 상위 방향으로 전류를 흘려 상기 업 스캔을 수행하도록 구성되는 적층형 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오류 검출 회로는
    소스 신호에 따라 스캔 제어 신호들을 생성하도록 구성된 스캔 제어신호 생성부, 및
    상기 스캔 제어신호들에 따라 상기 다운 스캔 및 상기 업 스캔을 수행하여 상기 관통 비아들의 불량 여부를 정의하는 불량 판정 신호를 생성하도록 구성된 관통 비아 스캔부를 포함하는 적층형 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 복수의 반도체 칩은
    불량 판정된 메모리 셀의 정보를 저장하기 위한 어레이 퓨즈 회로를 더 포함하며,
    상기 어레이 퓨즈 회로의 붓 업(Boot-up) 동작 시 사용되는 신호를 상기 소스 신호로서 사용하는 적층형 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 스캔 제어신호 생성부는
    클럭 신호에 따라 상기 소스 신호를 순차적으로 쉬프트시켜 복수의 쉬프트 신호를 생성하고,
    상기 복수의 쉬프트 신호를 설정 단위로 조합하여 상기 스캔 제어신호들을 생성하도록 구성되는 적층형 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 관통 비아 스캔부는
    다운 스캔 신호 또는 업 스캔 신호에 따라 전원단에서 관통 비아로 전류가 흐르도록 하는 커런트 소스,
    상기 업 스캔 신호 또는 상기 다운 스캔 신호에 따라 상기 관통 비아에서 접지단으로 전류가 흐르도록 하는 커런트 리커, 및
    상기 업 스캔 신호와 상기 다운 스캔 신호 각각에 따른 상기 관통 비아의 전압 레벨에 따라 상기 불량 판정 신호를 생성하도록 구성된 불량 판정부를 포함하는 적층형 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 불량 판정부는
    상기 다운 스캔 신호와 래치 신호에 따라 상기 다운 스캔의 결과 값을 저장하고, 상기 업 스캔 신호와 상기 래치 신호에 따라 상기 업 스캔의 결과 값을 저장하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값을 조합하여 상기 불량 판정 신호를 생성하도록 구성되는 적층형 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 적층 위치를 정의하는 적층 정보가 저장되며,
    상기 적층 정보에 따라 상기 커런트 소스에 상기 업 스캔 신호 또는 상기 다운 스캔 신호를 선택적으로 제공하도록 구성되는 적층형 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 적층 위치를 정의하는 적층 정보가 저장되며,
    상기 적층 정보에 따라 상기 복수의 반도체 칩 중에서 최상위 반도체 칩과 최하위 반도체 칩을 제외한 나머지 반도체 칩들의 커런트 소스를 플로팅시키도록 구성되는 적층형 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오류 검출 회로는
    상기 복수의 반도체 칩 중에서 최상위 반도체 칩의 관통 비아를 통해 최하위 반도체 칩의 관통 비아로 전류를 흘려 상기 다운 스캔을 수행하고, 상기 최하위 반도체 칩의 관통 비아에서 상기 최상위 반도체 칩으로 관통 비아로 전류를 흘려 상기 업 스캔을 수행하도록 구성되는 적층형 반도체 장치.
  11. 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하며,
    상기 복수의 반도체 칩 중에서 최상위 반도체 칩의 관통 비아를 통해 최하위 반도체 칩의 관통 비아로 전류를 흘려 다운 스캔을 수행하고, 상기 최하위 반도체 칩의 관통 비아에서 상기 최상위 반도체 칩으로 관통 비아로 전류를 흘려 업 스캔을 수행하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로; 및
    상기 오류 검출 회로에 의해 불량 판정된 관통 비아와 연결된 입/출력 경로를 정상 관통 비아와 연결된 입/출력 경로로 전환하도록 구성된 리페어 회로를 포함하는 적층형 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 오류 검출 회로는
    소스 신호에 따라 스캔 제어 신호들을 생성하도록 구성된 스캔 제어신호 생성부, 및
    상기 스캔 제어신호들에 따라 상기 다운 스캔 및 상기 업 스캔을 수행하여 상기 관통 비아들의 불량 여부를 정의하는 불량 판정 신호를 생성하도록 구성된 관통 비아 스캔부를 포함하는 적층형 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 반도체 칩은
    불량 판정된 메모리 셀의 정보를 저장하기 위한 어레이 퓨즈 회로를 더 포함하며,
    상기 어레이 퓨즈 회로의 붓 업(Boot-up) 동작 시 사용되는 신호를 상기 소스 신호로서 사용하는 적층형 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 스캔 제어신호 생성부는
    클럭 신호에 따라 상기 소스 신호를 순차적으로 쉬프트시켜 복수의 쉬프트 신호를 생성하고,
    상기 복수의 쉬프트 신호를 설정 단위로 조합하여 상기 스캔 제어신호들을 생성하도록 구성되는 적층형 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 관통 비아 스캔부는
    다운 스캔 신호 또는 업 스캔 신호에 따라 전원단에서 관통 비아로 전류가 흐르도록 하는 커런트 소스,
    상기 업 스캔 신호 또는 상기 다운 스캔 신호에 따라 상기 관통 비아에서 접지단으로 전류가 흐르도록 하는 커런트 리커, 및
    상기 업 스캔 신호와 상기 다운 스캔 신호 각각에 따른 상기 관통 비아의 전압 레벨에 따라 상기 불량 판정 신호를 생성하도록 구성된 불량 판정부를 포함하는 적층형 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 불량 판정부는
    상기 다운 스캔 신호와 래치 신호에 따라 상기 다운 스캔의 결과 값을 저장하고, 상기 업 스캔 신호와 상기 래치 신호에 따라 상기 업 스캔의 결과 값을 저장하며, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값을 조합하여 상기 불량 판정 신호를 생성하도록 구성되는 적층형 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 적층 위치를 정의하는 적층 정보가 저장되며,
    상기 적층 정보에 따라 상기 커런트 소스에 상기 업 스캔 신호 또는 상기 다운 스캔 신호를 선택적으로 제공하도록 구성되는 적층형 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 적층 위치를 정의하는 적층 정보가 저장되며,
    상기 적층 정보에 따라 상기 최상위 반도체 칩과 상기 최하위 반도체 칩을 제외한 나머지 반도체 칩들의 커런트 소스를 플로팅시키도록 구성되는 적층형 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 리페어 회로는
    상기 불량 판정 신호에 따라 제 1 신호 입/출력 라인들 중에서 제 1 라인 또는 제 2 라인을 통해 전송된 신호를 상기 관통 비아들 중에서 제 1 관통 비아에 드라이빙하도록 구성된 제 1 입력 드라이버, 및
    상기 불량 판정 신호에 따라 상기 제 1 관통 비아 또는 제 2 관통 비아를 통해 전송된 신호를 상기 제 1 라인에 드라이빙하도록 구성된 제 1 출력 드라이버를 포함하는 적층형 반도체 장치.
  20. 관통 비아들을 통해 신호 전달이 이루어지도록 적층된 복수의 반도체 칩을 포함하고,
    상기 적층된 복수의 반도체 칩은
    다운 스캔의 결과 값을 제 1 프리셋 신호에 따라 초기화한 후 상기 관통 비아들 중에서 열(Column) 방향의 관통 비아들에 대하여 하위 방향으로 신호를 전달하는 상기 다운 스캔을 수행하고, 업 스캔의 결과 값을 제 2 프리셋 신호에 따라 초기화한 후 상기 열 방향의 관통 비아들에 대하여 상위 방향으로 신호를 전달하는 상기 업 스캔을 수행하며,
    상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 판정하도록 구성된 오류 검출 회로를 포함하는 적층형 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 오류 검출 회로는
    붓업 카운트 신호에 따라 상기 제 1 프리셋 신호, 다운 스캔 신호, 상기 제 2 프리셋 신호 및 업 스캔 신호를 생성하도록 구성된 스캔 제어신호 생성부, 및
    상기 제 1 프리셋 신호, 상기 다운 스캔 신호, 상기 제 2 프리셋 신호 및 상기 업 스캔 신호에 따라 상기 다운 스캔 및 상기 업 스캔을 수행하고, 상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값에 따라 상기 관통 비아들의 불량 여부를 정의하는 불량 판정 신호를 생성하도록 구성된 관통 비아 스캔부를 포함하는 적층형 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 복수의 반도체 칩은
    불량 판정된 메모리 셀의 정보를 저장하기 위한 어레이 퓨즈 회로를 더 포함하며,
    상기 붓업 카운트 신호는 상기 어레이 퓨즈 회로의 붓 업(Boot-up) 동작 시 사용되는 적층형 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 스캔 제어신호 생성부는
    상기 붓업 카운트 신호에 따라 스캔 시작 신호를 순차적으로 쉬프트시켜 상기 제 1 프리셋 신호, 상기 다운 스캔 신호, 상기 제 2 프리셋 신호 및 상기 업 스캔 신호를 생성하도록 구성된 플립플롭 어레이, 및
    상기 붓업 카운트 신호에 따라 상기 스캔 시작 신호를 생성하도록 구성된 카운터를 포함하는 적층형 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 관통 비아 스캔부는
    상기 다운 스캔 신호 또는 상기 업 스캔 신호에 따라 전원단에서 관통 비아로 전류가 흐르도록 하는 커런트 소스,
    상기 업 스캔 신호 또는 상기 다운 스캔 신호에 따라 상기 관통 비아에서 접지단으로 전류가 흐르도록 하는 커런트 리커, 및
    상기 업 스캔 신호와 상기 다운 스캔 신호 각각에 따른 상기 관통 비아의 전압 레벨에 따라 상기 불량 판정 신호를 생성하도록 구성된 불량 판정부를 포함하는 적층형 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 불량 판정부는
    상기 다운 스캔의 결과 값을 상기 제 1 프리셋 신호에 따라 초기화하고 상기 다운 스캔 신호에 따라 상기 다운 스캔의 결과 값을 저장하며,
    상기 업 스캔의 결과 값을 상기 제 2 프리셋 신호에 따라 초기화하고 상기 업 스캔 신호에 따라 상기 업 스캔의 결과 값을 저장하며,
    상기 다운 스캔의 결과 값과 상기 업 스캔의 결과 값을 조합하여 상기 불량 판정 신호를 생성하도록 구성되는 적층형 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 적층 위치를 정의하는 적층 정보가 저장되며,
    상기 적층 정보에 따라 상기 커런트 소스에 상기 업 스캔 신호 또는 상기 다운 스캔 신호를 선택적으로 제공하도록 구성되는 적층형 반도체 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 적층 위치를 정의하는 적층 정보가 저장되며,
    상기 적층 정보에 따라 상기 복수의 반도체 칩 중에서 최상위 반도체 칩과 최하위 반도체 칩을 제외한 나머지 반도체 칩들의 커런트 소스를 플로팅시키도록 구성되는 적층형 반도체 장치.
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