JP2012532331A - 積層ダイ構造の試験のための装置および方法 - Google Patents

積層ダイ構造の試験のための装置および方法 Download PDF

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Abstract

集積回路装置は、積層ダイ（１０２）とベースダイ（１０１）とを含み、ベースダイは、集積回路装置の試験のためのスキャンチェーンを実現するために、ベースダイのテストロジック（３０５，１０４）に直接的に結合するプローブパッド（３０６，１１１−１１６）を有する。ベースダイは、さらに、ベースダイの背面に配置されるコンタクト（１０７）と、コンタクトに結合されるとともにベースダイのプログラマブルロジック（５５０，３１４，１０５）に結合されるダイ貫通ビア（３１０，１２１−１２８）を含む。ベースダイは、また、テスト入力に結合されるように構成された第１のプローブパッド（１１１）と、テスト出力に結合するように構成された第２のプローブパッド（１１２）と、制御信号に結合するように構成された第３のプローブパッド（１１３）とを含む。ベースダイのテストロジック（３０５）は、スキャンチェーンを実現するために、積層ダイのさらなるテストロジック（４０５）に結合するように構成されて。スキャンチェーンを実現するために、プログラマブルロジック（５５０，３１４，１０５）の構成を必要としないように、プローブパッド（３０６，１１１−１１６）は直接的にテストロジック（３０５，１０４）に結合される。

Description

発明の分野
本発明の実施の形態は、概して集積回路設計に関し、より特定的には、積層ダイ集積回路アセンブリを試験するための方法および装置に関する。
背景技術
プログラマブルロジックデバイス（ＰＬＤ）は、特定の論理機能を実行するためにユーザによってプログラム可能であり得る、周知の種類の集積回路（ＩＣ）として存在する。プログラマブルロジックアレイ（ＰＬＡ）およびコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）といったような、異なる種類のプログラマブルロジックデバイスが存在する。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）として知られている、一種のプログラマブルロジックデバイスは、容量、柔軟性、製品化までの時間、およびコストの優れた組合せにより、非常に一般的である。
ＦＰＧＡは、典型的には、コンフィギュラブルロジックブロック（ＣＬＢ）と、プログラマブル入力／出力ブロック（ＩＯＢ）と、メモリ、マイクロプロセッサおよびデジタル信号プロセッサ（ＤＳＰ）などといった他の種類のロジックブロックとを含む。ＣＬＢ、ＩＯＢ、および他のロジックブロックは、プログラマブルインターコネクト構造によって相互接続される。ＣＬＢ、ＩＯＢ、ロジックブロックおよびインターコネクト構造は、コンフィギュレーションデータのストリーム（ビットストリームとして知られる）を内部構成メモリセルにロードすることによって典型的にプログラムされ、コンフィギュレーションデータは、ＣＬＢ、ＩＯＢ、ロジックブロック、およびインターコネクト構造をどのように構成するかを定義する。
半導体技術が進歩するにつれて、ＰＬＤ上で利用可能な論理回路の量および速度は、Ｉ／Ｏ接続の数および性能に比べて急速に増加した。その結果、ＩＣダイ積層技術が発展したが、ＩＣダイ積層技術では２以上のＩＣが垂直方向に積層されて、それらの間で相互接続がなされる。従来の積層ダイ製造プロセスにおいて、半導体製造プロセスステップは、「ベースダイ（base die）」と典型的に呼ばれるウェハ上の多数のダイを形成するために、ウェハで実行される。ダイ貫通ビアがウェハを貫通するように形成される。次に、そのダイ貫通ビアが露出するようにウェハが薄くされて、その露出したダイ貫通ビアと接続するコンタクトのグリッドアレイがウェハの背面に形成される。典型的には、コンタクトのグリッドアレイは、また、ベースダイをパッケージ基板に結合するために、そのベースダイの表面に形成される。次に、１以上の積層ダイが、マイクロバンプを用いて各々のベースダイの背面に接続される。
積層ダイ製造プロセスがＦＰＧＡのようなプログラマブルロジックデバイスを形成する場合、そのＦＰＧＡダイは、ベースダイであり、積層ダイはさらなる機能を提供する素子である。たとえば、積層ダイは、さらなる記憶装置を追加するメモリ素子であり得る。
従来のＦＰＧＡウェハ試験は、典型的には、試験装置がベースダイの表面のコンタクトのグリッドアレイに接続するように、その試験装置をウェハの表面に接続することによって実行される。次に、プログラマブルロジックにビットストリームをロードすること、すなわちダイを「プログラムする」ことによって、各ＦＰＧＡダイの構成が実行される。テストデータが次にベースダイの表面のコンタクトを通じてダイにロードされ、そのベースダイのテスト回路を通じて移動されて欠陥が特定される。
従来の試験プロセスは、分離に先立って、欠陥のある積層ダイアセンブリを特定するために有効であるが、そのプロセスは時間を消費する。特に、構成プロセスは、かなりの量の時間を要し、その結果、製造コストを上昇させる。したがって、当該技術において、積層ダイアセンブリのより効率的な試験を可能にする方法および装置に対する必要性が存在する。
概要
集積回路装置が開示され、集積回路装置は積層ダイとベースダイとを含み、ベースダイは、そのベースダイの背面に配置された第１の複数のコンタクトと、ベースダイの表面に配置された第２の複数のコンタクトと、前記第１の複数のコンタクトに結合されるとともにベースダイのプログラマブルロジックと結合される第１の複数のダイ貫通ビアとを有する。さらに、集積回路装置は複数のプローブパッドを含み、複数のプローブパッドは、テスト入力に結合されるように構成された第１のプローブパッドと、テスト出力に結合するように構成された第２のプローブパッドと、制御信号に結合するように構成された第３のプローブパッドとを含む。集積回路装置は、また、テストロジックを含み、テストロジックは、集積回路装置の試験のためのスキャンチェーンを実現するために、積層ダイのさらなるテストロジックに結合するように構成される。本発明の局面に従うと、スキャンチェーンを実現するためのベースダイと積層ダイとの間でのテスト入力、テスト出力および制御信号の結合に、プログラマブルロジックの構成が必要とされないように、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとはテストロジックに直接的に結合される。
いくつかの実施の形態において、複数のプローブパッドのうちのすべてのプローブパッドは、ベースダイの背面に配置され得る。他の実施の形態において、複数のプローブパッドのうちのすべてのプローブパッドは、ベースダイの表面に配置され得る。さらに別の実施の形態において、複数のプローブパッドは、ベースダイの背面に配置された第１の複数のプローブパッドと、ベースダイの表面に配置された第２の複数のプローブパッドとを含み得る。
いくつかの実施の形態において、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとはベースダイの背面に配置され得る。ベースダイは、集積回路ダイの試験のために割当てられた、第２の複数のダイ貫通ビアを含み得る。第２の複数のダイ貫通ビアは、テスト入力への結合のために第１のプローブパッドと電気的に結合される第１のダイ貫通ビアと、テスト出力への結合のために第２のプローブパッドと電気的に結合される第２のダイ貫通ビアと、制御信号への結合のために第３のプローブパッドと電気的に結合される第３のダイ貫通ビアとを含み得る。テストロジックは、複数のプローブパッドのうちの各々のプローブパッドに結合され、第１の複数のダイ貫通ビアのうちの各々のダイ貫通ビアに結合され、第２の複数のダイ貫通ビアのうちの各々のダイ貫通ビアに結合され得る。
テストロジックは、複数のマルチプレクサを含み得るが、複数のマルチプレクサのうちの各々のマルチプレクサは、制御信号を受信するために第３のダイ貫通ビアに電気的に結合され、複数のマルチプレクサのうちの各々のマルチプレクサは、第１の複数のダイ貫通ビアのうちの１つのダイ貫通ビアに結合される。テストロジックは、また複数のレジスタを含み得るが、複数のレジスタのうちの各々のレジスタは、第１の複数のダイ貫通ビアのうちの１つのダイ貫通ビアに結合される入力を含み、複数のレジスタのうちの各々のレジスタは、複数のマルチプレクサのうちの１つのマルチプレクサの入力に結合される出力を含む。
いくつかの実施の形態において、複数のマルチプレクサは、第１のダイ貫通ビアに結合される入力を有する第１のマルチプレクサと、第２のダイ貫通ビアに結合される出力を有する第２のマルチプレクサと、さらなるマルチプレクサとを含み得る。さらなるマルチプレクサの各々は、レジスタのうちの１つの出力に結合される入力と、プログラマブルロジックに結合される入力と、第１の複数のダイ貫通ビアのうちの１つのダイ貫通ビアに結合される出力とを有し得る。
いくつかの実施の形態において、複数のプローブパッドは、クロック信号と結合するように構成された第４のプローブパッドを含み得るが、第４のプローブパッドは複数のマルチプレクサのうちの各々のマルチプレクサに結合されるとともに、各々のレジスタに電気的に結合される。
ベースダイは、たとえば、フィールドプログラマブルゲートアレイのようなプログラマブルロジックデバイスであり得る。
集積回路ダイが半導体ウェハに形成された場合の試験のための方法が開示される。集積回路ダイは、集積回路ダイのテストロジックと結合された複数のダイ貫通ビアと、テストロジックに直接的に結合された複数のプローブパッドとを含む。方法は、積層ダイを集積回路ダイの背面に接続するステップを含み、積層ダイは、集積回路ダイのテストロジックに結合されるさらなるテストロジックを含む。スタンドアロン試験装置がプローブパッドに結合されて、スタンドアロンテスト装置は集積回路ダイのルーティング構造を構成することなく、集積回路ダイを試験するために動作し得る。
いくつかの実施の形態において、複数のプローブパッドのすべては、プログラマブル集積回路ダイの背面にあり、動作するステップは、プログラマブル集積回路ダイの分離に先立って実行され得る。
いくつかの実施の形態において、半導体ウェハに、複数のダイ貫通ビアを含むプログラマブル集積回路を形成するステップは、複数のダイ貫通ビアを形成するステップと、複数のダイ貫通ビアが露出される、ウェハを薄くする処理の間に、ハンドリングウェハによってウェハを支持するステップを含み得る。積層ダイを接続するステップ、スタンドアロン試験装置を結合するステップ、およびスタンドアロン試験装置を動作させるステップは、半導体ウェハをハンドリングウェハから分離することなく実行され得る。
いくつかの実施の形態において、プログラマブル集積回路ダイは、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとを含む。スタンドアロン試験装置を動作させるステップは、スタンドアロン試験装置から第３のプローブパッドへと制御信号を送信するステップと、スタンドアロン試験装置から第１のプローブパッドへとテストデータを送信するステップと、第２のプローブパッドからスタンドアロン試験装置へとテスト出力を送信するステップと、スタンドアロン試験装置でテスト出力を分析して欠陥を特定するステップとを含み得る。
本発明の方法および装置は、ベースダイの構成を必要とすることのない、ベースダイおよび積層ダイの試験を提供する。それにより、試験処理は、ベースダイの構成を必要とする従来の処理に比べて大幅に少ない時間を要し、製造時間を節約し、その結果コストの節約をもたらす。本発明のこれらのおよび他の利点は、さまざまな図に示される、以下に続く好ましい実施の形態の詳細な説明を読んだ後の当業者にとって明らかとなるであろう。
図面の簡単な説明
添付の図面は、本発明の１以上の局面に従う例示的な実施の形態を示す。しかしながら、添付の図面は、示された実施の形態に本発明を制限するものとされるべきではなく、説明および理解のためのみのものである。
ベースダイと、ベースダイに結合される積層ダイとを含む例示的な積層ダイアセンブリを示すブロック図である。 例示的なフィールドプログラマブルゲートアレイアーキテクチャを示すブロック図である。 例示的なインターフェイスタイルを示すブロック図である。 インターフェイスタイルと積層ダイとの間の接続を示す例示的なインターフェイスタイルのより詳細な実施の形態を示すブロック図である。 ベースダイの背面に位置するプローブパッドが、入力および出力をベースダイのテストロジックおよび積層ダイの対応するテストロジックに結合する、例示的な実施の形態を示すブロック図である。 積層ダイアセンブリを試験するための例示的な方法を示す図である。 ベースダイの表面に位置するプローブパッドがベースダイのテストロジックに結合する、例示的な実施の形態を示すブロック図である。 プローブパッドがベースダイの背面およびベースダイの表面の両方に位置する、例示的な実施の形態を示すブロック図である。 プローブパッドがベースダイの背面およびベースダイの表面の両方に位置し、コンフィギュラブルテストロジックがテストを実行するために用いられ得る、例示的な実施の形態を示すブロック図である。
詳細な説明
図１は、集積回路装置１００を示し、集積回路装置１００はベースダイ１０１と、ベースダイ１０１の背面に結合される積層ダイ１０２とを含む。ベースダイ１０１は、ベースダイ１０１の背面に形成された第１の組のコンタクト１０７と、ベースダイ１０１の表面に形成された第２の組のコンタクト１０６とを含む。この実施の形態において、積層ダイ１０２は、積層ダイ１０２の表面がベースダイ１０１の背面に実装され、ダイ１０１〜１０２の両方がフリップチップ方式において表を下にして実装されるようにベースダイ１０１に垂直に積層される。
１つの実施の形態において、コンタクト１０７はコンタクトのグリッドアレイであり、そのグリッドアレイは、マイクロバンプを用いて積層ダイ１０２の対応するコンタクトのグリッドアレイ１０８と結合される。ベースダイ１０１および積層ダイ１０２は、任意の種類のデジタル、アナログ、または混合シグナル集積回路装置であり得る。１つの実施の形態において、ベースダイ１０１は積層ダイ１０２よりも大幅に大きな表面領域を有し、１よりも多くの積層ダイ１０２がベースダイ１０１の背面に結合される。
ベースダイ１０１はトランジスタによって象徴的に示される選択的回路１０５を含み、選択的回路１０５は、半導体基板１０３に形成される。選択的回路１０５は、特定用途向け集積回路装置、デジタル信号プロセッサなどを含むがこれに限定されない、任意の多数の異なる種類の集積回路装置を形成し得る。この実施の形態において、ベースダイ１０１はたとえばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）ロジックデバイスのようなプログラマブルロジックデバイスである。この実施の形態において、ベースダイ１０１は選択的回路１０５を含み、選択的回路１０５は、ベースダイ１０１および積層ダイ１０２の通常の動作の間にベースダイ１０１に対する入力および出力を提供するためのコンタクト１０６〜１０７に結合するプログラマブルロジックを含む。ダイ貫通ビア１２１〜１２８，１３１〜１３３が半導体基板１０３を貫通する。第１の組のダイ貫通ビア１２１〜１２８はコンタクトパッド１０７に結合し、ダイ貫通ビア１２１〜１２８のいくつかまたはすべては、ベースダイ１０１のプログラマブルロジックに結合される。
図１を続けて、ベースダイ１０１はベースダイ１０１の背面に配置されるプローブパッド１１１〜１１６を含む。第１のプローブパッド、すなわちテスト入力プローブパッド１１１は、テスト入力に結合するよう構成される。第２のプローブパッド、すなわちテスト出力プローブパッド１１２は、テスト出力に結合するように構成される。第３のプローブパッド、すなわちテスト制御プローブパッド１１３は、制御信号に結合するように構成される。プローブパッド１１４〜１１６のような、さらなるプローブパッドは、他のテスト関連信号を、ベースダイ１０１および積層ダイ１０２に結合する。
ダイ貫通ビア１３１〜１３３として表わされる第２の組のダイ貫通ビアは、ベースダイ１０１の試験に割当てられる。第２の組のダイ貫通ビアは、テスト入力に結合するためのプローブパッド１１１に接続された第１のダイ貫通ビア１３１と、テスト出力に結合するためのプローブパッド１１２に接続された第２のダイ貫通ビア１３２と、制御信号に結合するためのプローブパッド１１３に接続された第３のダイ貫通ビア１３３とを含む。
ベースダイ１０１はまた、トランジスタによって象徴的に表わされるテストロジック１０４を含み、テストロジック１０４は、半導体基板１０３に形成される。テストロジック１０４は集積回路装置１００の試験のためのスキャンチェーンを実現するために積層ダイ１０２のさらなるテストロジックに結合されるように構成される。さらに、プローブパッド１１１〜１１３は、スキャンチェーンを実現するためのベースダイ１０１と積層ダイ１０２との間でのテスト入力、テスト出力および制御信号の結合に、プログラマブルロジックの構成が必要とされないように、テストロジックに直接的に結合される。
この発明の実施の形態は、ベースダイ１０１の表面に配置されたプローブパッド１４１〜１４４を含む。第１のプローブパッド、すなわちテスト入力プローブパッド１４１は、テスト入力に結合するように構成される。第２のプローブパッド、すなわち出力プローブパッド１４２は、テスト出力に結合するように構成される。第３のプローブパッド、すなわちテスト制御プローブパッド１４３は、制御信号に結合するように構成される。例示的なプローブパッド１４４のような、さらなるプローブパッドは、他のテスト関連信号をベースダイ１０１および積層ダイ１０２に結合し得る。
この実施の形態において、集積回路装置１００はパッケージ基板１５０を用いてパッケージングされ、パッケージ基板１５０は、コンタクト１０６と対応するコンタクト１０９を含む。コンタクト１０６および１０９は、はんだボールによってともに結合される、対応するコンタクトパッドのグリッドアレイであり得る。コンタクトパッド１０６−１０９は、集積回路装置１００の通常の動作を可能とするために、ベースダイ１０１と、積層ダイ１０２と、パッケージ基板１５０とをともに結合する。
図１では、ベースダイ１０１の背面にあり、対応するマイクロバンプと結合するコンタクト１０７を含むように示される。しかしながら、その代わりに、コンタクト１０７の必要性をなくして、マイクロバンプがダイ貫通ビア１２１〜１２８に直接的に結合し得ることが明らかである。
図２に示された実施の形態において、ベースダイ１０１は、ＦＰＧＡアーキテクチャ２００を有するＦＰＧＡダイである。ＦＰＧＡアーキテクチャ２００は、多数の異なるプログラマブルタイルを含み、上記異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ２０１）、コンフィギュラブルロジックブロック（ＣＬＢ２０２）、ランダムアクセスメモリブロック（ＢＲＡＭ２０３）、入力／出力ブロック（ＩＯＢ２０４）、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ２０５）、デジタル信号処理ブロック（ＤＳＰ２０６）、専用入力／出力ブロック（Ｉ／Ｏ２０７）（たとえばコンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどのその他のプログラマブルロジック２０８を含む。いくつかのＦＰＧＡは、また、専用プロセッサブロック（ＰＲＯＣ２１０）を含み得る。
いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト要素への、およびそれからの標準化された接続部を有するプログラマブルインターコネクト要素（ＩＮＴ２１１）を含む。したがって、プログラマブルインターコネクト要素は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト要素（ＩＮＴ２１１）は、図２の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子への、およびそれからの接続部も含む。
たとえば、ＣＬＢ２０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ２１１）と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック要素（ＣＬＥ２１２）を含むことができる。ＢＲＡＭ２０３は、１以上のプログラマブルインターコネクト素子に加えて、ＢＲＡＭロジック要素（ＢＲＬ２１３）を含むことができる。典型的には、１つのタイルに含まれるインターコネクト要素の数は、このタイルの高さに依存する。図示される実施の形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば６つ）を用いることも可能である。ＤＳＰタイル２０６は適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ２１４）を含むことができる。ＩＯＢ２０４は、たとえば、プログラマブルインターコネクト要素（ＩＮＴ２１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ２１５）の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック要素２１５に接続される実際のＩ／Ｏパッドは、図示されているさまざまなロジックブロックよりも上に積層される金属を用いて製造され、典型的に、入力／出力ロジック要素２１５の領域に限られない。
図示された実施の形態において、ダイの中心近くの列領域（図２において影付きで示す）は、構成、クロックおよび他の制御ロジックのために用いられる。この列から延在する水平方向の領域２０９は、ＦＰＧＡの幅に亘ってクロック信号およびコンフィギュレーション信号を分配するのに用いられる。
図２に図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を形成する規則的な列構造（columnar structure）を分離する、さらなるロジックブロックを含む。さらなるロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図２に示されたプロセッサブロック（ＰＲＯＣ２１０）は、ＣＬＢおよびＢＲＡＭのいくつかの列に広がる。
なお、図２は、ある例示的なＦＰＧＡアーキテクチャを図示することしか意図していない。１列の中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図２の上部に含まれるＰＲＯＣ２１０およびインターコネクト／ロジック実現例は、純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接するコラムは、ＣＬＢが現れる場所であればどこでも典型的に含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢコラムの数はＦＰＧＡの全体的なサイズによって変化する。
ＦＰＧＡ２００は、また、１つの列に配置された１以上のインターフェイスタイル２５０を含む。本実施の形態において、インターフェイスタイル２５０は、プログラマブル異種統合（ＰＨＩ）タイルと呼ばれうるが、ＦＰＧＡ２００のダイの背面に積層された１以上の集積回路ダイへの相互接続のために動作可能である。示された実施の形態では、ＦＰＧＡアーキテクチャ２００は、インターフェイスタイル２５０の単一の列を含む。インターフェイスタイル２５０の単一の列のみが示されているが、ＦＰＧＡアーキテクチャ２００は、一般に、１以上の列のインターフェイスタイル２５０を含み得ることが理解されるべきである。他の実施の形態において、ＦＰＧＡ２００は、全体の列よりも少ない列のインターフェイスタイル２５０を含み得る。
本実施の形態において、各インターフェイスタイル２５０は、適切な数のプログラマブルインターコネクト要素に加えて、プログラマブルロジック要素２５１を含み、プログラマブルロジック要素２５１は、以後、プログラマブル異種ロジック要素（ＰＨＩＬ）と呼ばれうる。
図３に示される実施の形態において、例示的なインターフェイスタイル２５０が示され、インターフェイスタイル２５０は１以上のプログラマブルインターコネクト要素２１１と、プログラマブルロジック要素２５１とを含み、プログラマブルロジック要素２５１は、コンフィギュラブルロジック要素２１２と、インターフェイス回路３０４と、選択ロジック３０８と、複数のダイ貫通ビア３１０とを含む。インターフェイスタイル２５０は、ＦＰＧＡのルーチンング構造３１４へのインターフェイス３１２を含む。インターフェイス３１２は、ＦＰＧＡルーティング構造３１４の部分を形成するさまざまなルーティング導通部分を含む。インターフェイスタイル２５０は、積層ダイ１０２に対するインターフェイス３１６を含み、インターフェイス３１６は、たとえば、図１に示された方式におけるマイクロバンプを用いて積層ダイ１０２の導電性インターコネクトと電気的に結合されるコンタクト１０７を含み得る。
プログラマブルインターコネクト要素２１１の各々は、プログラマブル多重構造を含み、プログラマブル多重構造は、インターフェイスタイル２５０をインターフェイス３１２のルーティング導通部分に結合させる。コンフィギュラブルロジック要素２１２は、ロジックの１以上のスライスを含み、ロジックは、ルックアップテーブル（ＬＵＴ）、マルチプレクサ、フリップフロップなどを有する。
インターフェイス回路３０４は、ダイ貫通ビア３１０を通じてＦＰＧＡルーティング構造３１４と積層ダイ１０２との間の通信を容易にする。１つの実施の形態において、ダイ貫通ビア３１０はダイ貫通ビア１２１〜１２８を含み、インターフェイス回路３１６はコンタクト１０７を含む。選択ロジック３０８はプログラマブルロジックタイル（たとえばＣＬＢ）の機能とインターフェイス機能との間でインターフェイスタイル２５０の機能を選択的に変化させるように構成される。本実施の形態において、インターフェイス機能は、集積回路ダイ１０２をルーティング構造３１４に動作可能に結合する。たとえば、選択ロジック３０８は、ＦＰＧＡルーティング構造３１４から受信した信号がコンフィギュラブルロジック要素２１２に結合され、コンフィギュラブルロジック要素２１２によって生成された信号がＦＰＧＡルーティング構造３１４に結合されるように構成され得る。すなわち、選択ロジック３０８はインターフェイスタイル２５０をＣＬＢタイル（たとえばＣＬＢ２０２）と同様に動作させる。その代わりに、選択ロジック３０８は、ＦＰＧＡルーティング構造３１４から受信した信号が積層ダイ１０２に（インターフェイス回路３０４およびダイ貫通ビア３１０を通じて）結合され、積層ダイ１０２によって生成された信号がＦＰＧＡルーティング構造３１４に（インターフェイス回路３０４およびダイ貫通ビア３１０を通じて）結合されるように構成され得る。すなわち、選択ロジック３０８は、インターフェイスタイル２５０を、ＦＰＧＡルーティング構造３１４と積層ダイ１０２との間のインターフェイスとして動作させる。選択ロジック３０８によって実現されるような、インターフェイスタイル２５０の機能は、ＦＰＧＡのメモリセルの構成（図示せず）によって、またはインターネットタイル２５０の外部または内部の制御信号によって制御され得る。
いくつかの実施の形態において、インターフェイス回路３０４は電圧レベル変換を与える。いくつかの場合では、インターフェイスタイル２５０とＦＰＧＡとは、積層ダイ１０２とは異なる供給電圧を用いて動作し得る。この実施の形態において、インターフェイス回路３０４はＦＰＧＡルーティング構造３１４から発せられて、積層ダイ１０２へ向けられた信号の電圧を、積層ダイ１０２により要求される電圧へと変換する。同様に、インターフェイス回路３０４は、積層ダイ１０２から発せられてＦＰＧＡルーティング構造３１４へ向けられた信号の電圧をＦＰＧＡによって要求される電圧へと変換する。いくつかの実施の形態において、インターフェイス回路３０４はまた、ＦＰＧＡルーティング構造３１４から積層ダイ１０２へと結合された信号および積層ダイ１０２からＦＰＧＡルーティング構造３１４へと結合された信号の記録を提供する。
図３を続けて、インターフェイス回路３０４はテストロジック３０５を含む。さらに、インターフェイスタイル２５０は、テストロジック３０５に直接的に結合されるプローブパッド３０６を含む。１つの実施の形態において、プローブパッド３０６の各々はテストロジック３０５の回路に接続される１以上の配線部分に接続される。プローブパッド３０６をテストロジック３０５に直接的に結合させることにより、プローブパッド３０６を通じて結合される信号はＦＰＧＡルーティング構造を通す必要がない。したがって、信号をテストロジック３０５に結合して集積回路装置の試験のためのスキャンチェーンを形成するために、構成を実行する必要がない。
１つの実施の形態において、プローブパッド３０６のすべては集積回路装置の背面にある（たとえば図１のコンタクトパッド１１１〜１１６）。この実施の形態は、試験装置がプローブパッド３０６に結合するように試験装置をウェハの背面に結合させることによって、集積回路装置の試験を可能にし、ベースダイの分離に先立ち、インターフェイスタイル２５０またはルーティング構造３１４のプログラマブルロジックの構成を必要とすることなく、ベースダイと積層ダイとの間の接続を容易に試験することを可能にする。
別の実施の形態において、プローブパッド３０６のすべては集積回路装置の表面にある（たとえば図１のコンタクトパッド１４１〜１４４）。この実施の形態は、試験装置がプローブパッド３０６に結合するように試験装置をウェハの前面に結合させることによって、集積回路装置の試験を可能にし、ベースダイの分離に先立ち、インターフェイスタイル２５０またはルーティング構造３１４のプログラマブルロジックの構成を必要とすることなく、ベースダイと積層ダイとの間の接続を容易に試験することを可能にする。
さらに別の実施の形態において、プローブパッド３０６は集積回路装置の背面にある第１の組のプローブパッド（図１のプローブパッド１１１〜１１６）と、集積回路装置の表面に配置される第２の組のプローブパッド（たとえば図１のプローブパッド１４１〜１４４）とを含む。両方の組のプローブパッドはテストロジック３０５に直接的に結合される。これは、試験装置をウェハの背面またはウェハの表面のいずれかに結合させることによって集積回路装置の試験を可能にする。それにより、試験が実行されるときに最も容易にアクセス可能なウェハのいずれかの側に試験装置を接続させることによって、試験を容易に実現することができる。これはプローブパッド３０６にアクセスするためにウェハをひっくり返す必要なく試験を行なうことを可能にする。
いくつかの実施の形態において、プローブパッド３０６のいくつかはダイ貫通ビア３１０を通じてテストロジック３０５に結合される。より特定的には、個々のプローブパッド３０６は、ダイ貫通ビア３１０の一方端に接続される１以上の配線部分に接続し得るとともに、ダイ貫通ビア３１０の他方端はテストロジック３０５の回路に接続する１以上の配線部分に接合し得る。
１つの実施の形態において、プローブパッド３０６は集積回路装置の背面に配置されて、ダイ貫通ビア３１０は第１の組のダイ貫通ビアと第２の組のダイ貫通ビアとを含む。第１の組のダイ貫通ビア（たとえばダイ貫通ビア１２１〜１２８）は、集積回路装置の通常の動作の間にプログラマブル回路と積層ダイとの間で信号を結合する。第２の組のダイ貫通ビア（たとえばダイ貫通ビア１３１〜１３３）は、試験のために割当てられて、１以上のプローブパッド３０６をテストロジック３０５に結合する。
図４は、例示的なインターフェイスタイル２５０を示し、インターフェイスタイル２５０は、積層ダイ１０２の通常の動作の間にインターフェイスタイル２５０を積層ダイ１０２に結合する第１の組のビア４２８〜４３２と、試験に割当てられた第２の組のダイ貫通ビア４３４〜４３５とを含む。この実施の形態において、ビアの組は、例示的なビア４３５によって表わされるが、テストロジック３０５を対応するテストロジック４０５に結合し、例示的ビア４３４によって表わされる異なる組のビアは、プローブパッド３０６をテストロジック３０５に直接的に接続するために、プローブパッド３０６に結合する。
図４を続けて、インターフェイスタイル２５０は、また、入力多重ロジック（ＩＭＵＸ４０２）と、出力多重ロジック（ＯＭＵＸ４０４）と、スリーステートバッファ４０６，４０８，４１０，４１２と、レジスタロジック４１４，４１６と、レベル変換回路４１８，４２０と、テストロジック３０５と、スライスロジック４２６と、ダイ貫通ビア４２８，４３０，４３２とを含む。図３に関し、スリーステートバッファ４０６〜４１２は選択ロジック３０８を備える。レジスタロジック４１４〜４１６と、レベル変換回路４１８〜４２０と、テストロジック３０５とはインターフェイス回路３０４を備える。ＩＭＵＸ４０２とＯＭＵＸ４０４とはプログラマブルインターコネクト要素２１１を備える。スライスロジック４２６はコンフィギュラブルロジック要素３１２を備える。
ＩＭＵＸ４０２の入力はＦＰＧＡルーティング構造３１４に結合される。ＩＭＵＸ４０２の出力はスリーステップバッファ４０６，４０８の入力にそれぞれ結合される。ＩＭＵＸ４０２の出力は例示されるようにＮ端子を含むが、Ｎは０より大きい整数である（すなわちＩＭＵＸ４０２はＮのマルチプレクサを含む）。ＩＭＵＸ４０２は、ＦＰＧＡルーティング構造の選択されたルーティング導通体をスリーステートバッファ４０６，４０８に結合するように構成される。
スリーステートバッファ４０６の出力はスライスロジック４２６の入力に結合される。スライスロジック４２６は複数のスライスを含む。それらのスライスの各々は、ＬＵＴ、フリップフロップ、組合せロジックなどを含むさまざまなロジック要素を含む。スリーステートバッファ４０８の出力はレジスタロジック４１４の入力に結合される。レジスタロジック４１４は複数のレジスタ（たとえばフリップフロップ）を含む。たとえば、レジスタロジック４１４はＮのフリップフロップを含み得るが、それはＩＭＵＸ４０２の出力の各端子のためのものである。
スリーステートバッファ４０６の制御入力は、信号enable_sliceを受信するように構成される。スリーステートバッファ４０８の制御入力は、信号enable_PHIを受信するように構成される。信号enable_sliceおよび信号enable_PHIは、外部からインターフェイスタイル２５０へと生成され得るか、またはコンフィギュレーションメモリセルによって設定され得る。信号enable_sliceが有効であるならば、ＩＭＵＸ４０２の出力はスライスロジック４２６に結合される。信号enable_sliceが無効であるならば、スリーステートバッファ４０６はスライスロジック４２６に対して高インピーダンス出力を提供する。同様に、信号enable_PHIが有効であるならば、ＩＭＵＸ４０２の出力はレジスタロジック４１４に結合される。信号enable_PHIが無効であるならば、スリーステートバッファ４０８はレジスタロジック４１４に対して高インピーダンス出力を提供する。この方式において、信号enable_sliceと信号enable_PHIとは、ＩＭＵＸ４０２がスライスロジック４２６および／またはレジスタロジック４１４を駆動するか否かを制御する。１つの実施の形態において、スリーステートバッファ４０６および４０８は、ＩＭＵＸ４０２がスライスロジック４２６またはレジスタロジック４１４のいずれかを駆動するように構成される。
スライスロジック４２６の出力は、スリーステートバッファ４１０の入力に結合される。スライスロジック４２６の出力は例示的に示されるようにＭの端子を有し、Ｍは０より大きい整数である。スリーステートバッファ４１０の出力はＯＭＵＸ４０４の入力に結合される。ＯＭＵＸ４０４はＭのマルチプレクサを含む。スリーステートバッファ４１２の出力はレジスタロジック４１６の入力に結合される。レジスタロジック４１６の出力はＯＭＵＸ４０４の入力に結合される。レジスタロジック４１６は複数のレジスタ（たとえばフリップフロップ）を含む。たとえば、レジスタロジック４１６はＭのフリップフロップを含み得る。スリーステートバッファ４１０の制御入力は、信号enable_sliceを受信するように構成される。スリーステートバッファ４１２の制御入力は、信号enable_PHIを受信するように構成される。スリーステートバッファ４１０，４１２は、スリーステートバッファ４０６，４０８と同様の方式で動作する。ＯＭＵＸ４０４の出力はＦＰＧＡルーティング構造３１４に結合される。
スリーステートバッファ４１０〜４１２を用いることにより、インターフェイスタイル２５０はＣＬＢ、または積層ダイ１０２に相互接続するインターフェイスタイルとして機能し得る。スリーステートバッファ４１６，４１０は、有効になり得て、入力信号をＩＭＵＸ４０２からスライスロジック４２６を通過させて、出力信号をスライスロジック４２６からＯＭＵＸ４０４へと通過させる。代わりに、スリーステートバッファ４０８，４１２が有効になり得て、入力信号をＩＭＵＸ４０２からレジスタロジック４１４、レベル変換回路４１８、テストロジック３０５、ダイ貫通ビア４２８を通じて積層ダイ１０２の回路４５２へと通過させ、ダイ貫通ビア４３０、テストロジック３０５、レベル変換回路４２０およびレジスタロジック４１６からＯＭＵＸ４０４へと出力信号を通過させる。
レジスタロジック４１４の出力はレベル変換回路４１８の入力に結合される。レベル変換回路４１８の出力はテストロジック３０５を通じてダイ貫通ビア４２８に結合される。ダイ貫通ビア４２８は積層ダイ１０２において回路４５２と電気的に結合される。積層ダイ１０２は、インターフェイスタイル２５０を含むＦＰＧＡダイの、ダイの背面に電気的かつ機械的に結合される。本実施の形態において、ダイ貫通ビア４３４，４３５はインターフェイスタイル２５０の一部である。しかしながら、その代わりに、ダイ貫通ビア４３４，４３５はインターフェイスタイル２５０に対して外部に位置してもよい。直線４９９は、インターフェイスタイル２５０を含むＦＰＧＡダイと、積層ダイ１０２との間の境界を定める。
レベル変換回路４１８の１つの入力は、電源電圧ＶＤＤ２を受信するように構成される。ＦＰＧＡ（および、したがってインターフェイスタイル２５０）が電源電圧ＶＤＤ１を用いて動作し、積層ダイ１０２の回路４５２が電源電圧ＶＤＤ２を用いて動作するものとする。レベル変換回路４１８は、レジスタロジック４１４から受信した信号の電圧をＶＤＤ１からＶＤＤ２へと変換するように構成される。これは、レジスタロジック４１４によって供給された信号が、回路４５２を適切に駆動することを可能にする。レベル変換回路４２０のもう１つの入力は、電源電圧ＶＤＤ１を受けるように構成される。レベル変換回路４２０は、第２のダイ２１８における回路４５２から受信した信号の電圧をＶＤＤ２からＶＤＤ１へと変換するように構成される。これは、第２のダイ２１８によって供給された信号が、ＶＤＤ１の電源電圧を用いるＦＰＧＡにおける回路を適切に駆動することを可能にする。
本実施例において、ダイ貫通ビア４２８は、積層ダイ１０２中の回路４５２にＮの信号を供給するためのＮのダイ貫通ビアを含む。本実施の形態において、ダイ貫通ビア４３０は、積層ダイ１０２中の回路４５２からＭの信号を受信するためのＭのダイ貫通ビアを含む。ダイ貫通ビア４３０は、インターフェイスタイル２５０を含むＦＰＧＡダイの背面に電気的かつ機械的に結合される。レベル変換回路４２０の入力はダイ貫通ビア４３０に電気的に結合される。レベル変換回路４２０の出力はスリーステートバッファ４１２の入力に結合される。
図５は、テストロジック３０５および４０５の例示的な実施の形態を示すブロック図である。直線４９９は、ベースダイ１０１と積層ダイ１０２との間の境界を定める。本実施例において、ベースダイ１０１はプログラマブルロジック５５０を含むＦＰＧＡダイである。図３に示された実施の形態において、プログラマブルロジック５５０はプログラマブルインターコネクト要素２１１とＦＰＧＡルーティン構造３１４とを含む。図２に示された実施の形態において、プログラマブルロジック５５０はＦＰＧＡアーキテクチャ２００のいくつかまたはすべての特徴を含む。ＦＰＧＡダイ中のプログラマブルロジック５５０は、コンタクトパッド１０７〜１０８を通じて積層ダイ１０２のロジック５５２に結合される。
テストロジック３０５は例示的なマルチプレクサ５１１〜５１４によって表わされる複数のマルチプレクサを含み、マルチプレクサ５１１〜５１４の各々は制御信号を受信するための第３のダイ貫通ビア１３３を介して電気的に結合される。マルチプレクサ５１１〜５１４の各々はダイ貫通ビア４２８〜４３０の１つに結合される。
テストロジック３０５は例示的なレジスタ５２１〜５２２によって表わされる複数のレジスタを含む。レジスタ５２１〜５２２の各々は、ダイ貫通ビア４３０の１つに結合される入力を含み、レジスタ５２１〜５２２の各々はマルチプレクサ５１２〜５１３の１つの入力に結合されるとともにプログラマブルロジック５５０に結合される出力を含む。本実施の形態において、第１のマルチプレクサ５１１は、ダイ貫通ビア１３１に結合される入力と、プログラマブルロジック５５０に結合される入力と、ダイ貫通ビア４２８に結合される出力とを含む。第２のマルチプレクサ５１４は、ダイ貫通ビア１３２に結合される出力と、プログラマブルロジック５５０に結合される出力と、ダイ貫通ビア４３０に結合される入力とを有する。さらなるマルチプレクサ５１２は、レジスタ５２１の出力に結合される入力と、ロジック５５０に結合される入力と、ダイ貫通ビア４２８に結合される出力とを有する。同様に、さらなるマルチプレクサ５１３は、レジスタ５２２の出力に結合される入力と、ロジック５５０に結合される入力と、ダイ貫通ビア４２８に結合される出力とを有する。
図５を続けて、テストロジック４０５は、レジスタ５６１〜５６３とマルチプレクサ５７１〜５７３とを含む。レジスタ５６１〜５６３の各々は、ダイ貫通ビア４２８に結合される入力を含み、レジスタ５６１〜５６３の各々は、マルチプレクサ５７１〜５７３の１つの入力と、ロジック５５２に結合される出力を含む。マルチプレクサ５７１〜５７３の各々は、ロジック５５２に結合される入力と、コンタクト１０７〜１０８を介してダイ貫通ビア４３０に結合される出力とを有する。
本実施の形態において、レジスタ５２１〜５２２，５６１〜５６３の各々は単一のフリップフロップを含む。しかしながら、レジスタ５２１〜５２２，５６１−５６３の他の構成もまた用いられ得ることが明らかである。さらに、図５は２つのさらなるマルチプレクサ５１２〜５１３および２つのレジスタ５２１〜５２２を示すが、本発明の他の実施の形態は、より多くの組のレジスタ５２１〜５２２およびマルチプレクサ５１２〜５１３を含むであろう。さらに、各々のベースダイ１０１は、個々のスキャンチェーンを実現する、プローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３の任意の数の組を含み得る。１つの実施の形態において、各プログラマブルロジック要素２５１はスキャンチェーンを含む。その代わりに、隣接するインターフェイスタイル同士の各ペアがスキャンチェーンを形成するように、他のすべての隣接するインターフェイスタイルはプローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３の組を含む。さらに別の実施の形態において、３つの隣接し合うインターフェイスタイルの各々の組がスキャンチェーンを形成するように、第３のインターフェイスタイル毎に、プローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３の組が含まれる。さらに、第４、第５、第６他のインターフェイスタイル毎に、スキャンチェーンが所望のサイズを有して形成されるように、プローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３が含まれ得る。１つの実施の形態において、各ベースダイ１０１は複数のスキャンチェーンを含むが、それらのいくつかは、異なるサイズおよび接続要求を有する積層ダイ１０２を提供するために、異なる数のプローブパッドを有する。１つの実施の形態において、テスト制御ロジック５５１は、任意の数のプログラマブルロジック要素が試験可能なように、複数のＣＬＥに及ぶスキャンチェーンを形成するためのロジックを含む。
１つの実施の形態において、プローブパッド１１１〜１１３に加え、テストロジック３０５はベースダイ１０１と、積層ダイ１０２への他の入力を提供するためのプローブパッド１１４〜１１６およびダイ貫通ビア５８１〜５８３とを含む。クロック信号プローブパッド１１４はダイ貫通ビア５８１に接続され、ダイ貫通ビア５８１はマルチプレクサ５１１〜５１４の各々に結合されるとともに、テストロジック３０５および４０５の回路のクロックのためのレジスタ５２１〜５２２の各々に電気的に結合される。電源プローブパッド１１５は電源信号を受信し、接地プローブパッド１１６はテストロジック３０５および４０５の動作のための接地信号を受信する。１つの実施の形態において、ダイ貫通ビア５８１〜５８３は試験のために割当てられてコンタクト１１４〜１１６の下部に位置する。その代わりに、コンタクト１１４〜１１６はダイ貫通ビア１２１〜１２８のうちのダイ貫通ビアに結合し得るが、ダイ貫通ビアは積層ダイ１０２の通常の動作の間、クロック信号、電源信号および接地信号を積層ダイ１０２に結合する。
図６は本発明の実施の形態に従う試験のための方法を示す。ここでステップ６０１を参照して、プログラマブルロジックデバイスダイが形成され、プログラマブルロジックデバイスダイは、そのプログラマブルロジックデバイスダイのテストロジックに結合するダイ貫通ビアの組と、テストロジックに直接的に結合される複数のプローブパッドとを含む。本実施の形態において、複数のプログラマブルロジックデバイスダイが、従来のビアラスト（via-last）半導体製造プロセスを用いて半導体ウェハに形成され、各々のプログラマブルロジックデバイスダイは、プログラマブルロジックと、ダイ貫通ビアと、コンタクトと、プローブパッドとを含む。
１つの実施の形態において、ステップ６０１が従来の半導体製造プロセスを用いて実行され、そのプロセスにおいて、複数のダイが各々の半導体ウェハに形成され、各々のダイは、プログラマブルロジックデバイスおよびテストロジックを形成するロジックを含む。１つの実施の形態において、従来のビアラスト製造プロセスがダイ貫通ビアを形成する場合に用いられ、ウェハの背面は、ウェハの厚みを低減してダイ貫通ビアを露出させるためにするために研磨されて、続いて、プローブパッドおよびコンタクトパッドをダイの背面に形成するために導電材料（たとえば金属）の層の蒸着およびパターニングが行なわれる。
ステップ６０２に示されるように、積層ダイがプログラマブルロジックデバイスダイの背面に接続され、積層ダイは、プログラマブルロジックデバイスダイのテストロジックに結合するさらなるテストロジックを含む。本実施の形態において、プログラマブルロジックデバイスダイはＦＰＧＡダイであり、積層ダイは図１に示される方式によりプログラマブルロジックデバイスダイに結合される。
ここでステップ６０３を参照して、スタンドアロン試験装置が複数のプローブパッドに結合される。１つの実施の形態において、スタンドアロン試験装置は、各々のプローブパッドに接触するプローブを含む試験器具に電気的に結合されるコンピュータである。
ステップ６０４に示されるように、スタンドアロン試験装置は、プログラマブルロジックデバイスダイを試験するために動作する。本実施の形態において、プログラマブルロジックデバイスのロジックは、ステップ６０４においてスタンドアロン試験装置を動作するのに先立っては構成されない。これは試験の前にプログラマブルロジックデバイスを構成しなければならない試験方法に比較して、大幅な時間と費用とを節約する。
１つの実施の形態において、プログラマブルロジックデバイスはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり、ステップ６０４はさらに、スタンドアロン試験装置から第３のプローブパッドへと制御信号を送信するステップと、スタンドアロン試験装置から第１のプローブパッドへとテストデータを送るステップと、第２のプローブパッドからスタンドアロン試験装置へとテスト出力を送信するステップと、スタンドアロン試験装置でテスト出力を分析してプログラマブルロジックデバイスにおける欠陥を特定するステップとを含む。
本実施の形態において、ステップ６０４は半導体ウェハの分離に先立って半導体ウェハで実行される。それにより、製造者は、ダイの分離に先立って、各々のプログラマブルロジックデバイスダイがよいかどうかを判断することができる。
１つの実施の形態において、ステップ６０１は、プログラマブルロジックデバイスダイの背面にプローブパッドを形成するのみである。この実施の形態において、ステップ６０２は、試験装置がプローブパッドの各々と結合するように、試験装置を半導体ウェハの背面に結合することによって実行される。ステップ６０３の試験は、次に完全に実行されるが、試験は、プログラマブルロジックデバイスダイの分離に先立って、プログラマブルロジックデバイスダイの背面にあるプローブパッドのみを用いる。たとえば、図５に示された実施の形態において、スタンドアロン試験装置はプローブパッド１１１〜１１６に結合して制御信号をプローブパッド１１３に送信し、制御信号は、スキャンチェーンが形成される場合に「テストモード」を開始するマルチプレクサ５１１〜５１４への入力をテスト制御ロジック５５１に提供させる。１つの特定的な実施の形態において、テスト制御ロジックは回路を含み、その回路はマルチプレクサ５１１〜５１４の各々の状態を決定するために制御信号と構成メモリ信号との間でのブール演算を実行するとともに、適切な制御信号をマルチプレクサ５１１〜５１４の各々に送信するように動作可能である。テスト制御ロジック５５１または積層ダイ１０２における対応するテスト制御ロジックのいずれかが、マルチプレクサ５７１〜５７３への対応する制御入力を提供するように動作可能である。１つの実施の形態において、マルチプレクサ５１１がプローブパッド１１１から入力を選択し、マルチプレクサ５７１がレジスタ５６１から入力を選択し、マルチプレクサ５１２がレジスタ５２１から入力を選択し、マルチプレクサ５７２がレジスタ５６２から入力を選択し、マルチプレクサ５１３がレジスタ５２１から入力を選択し、マルチプレクサ５７３がレジスタ５６３から入力を選択し、マルチプレクサ５１４がプローブパッド１１２への出力を選択するように、論理「０」制御信号がマルチプレクサ５１１〜５１４および５７１〜５７３に送信される。それにより、スタンドアロン試験装置に結合されるプローブパッド１１２において出力が生成される。
ウェハの背面からダイ貫通ビアおよび、ベースダイ１０１と積層ダイ１０２との間のインターフェイスの他の構成要素を試験するための能力は、特に、ウェハを薄くすることが、試験目的のためにウェハの表面へのアクセスを防ぐ、支持「ハンドリングウェハ」の使用を必要とする実施の形態において有用である。１つの特定的な実施の形態において、半導体ウェハは、ウェハを薄くする工程の間にハンドリングウェハによって支持されて、ＦＰＧＡウェハは、ＦＰＧＡウェハをハンドリングウェハから分離する必要なく試験が実現されるように、ステップ６０２〜６０４を通してハンドリングウェハによって支持されたままとなる。
図７に図示される別の実施の形態において、ステップ６０１はプログラマブルロジックデバイスダイの表面にプローブパッドを形成するのみである。この実施の形態において、ステップ６０２は、試験装置がプローブパッドの各々に結合するように、試験装置を半導体ウェハの表面に結合されることによって実行される。ステップ６０３の試験は、次に完全に実行されるが、試験は、プログラマブルロジックデバイスダイの分離に先立って、プログラマブルロジックデバイスダイの表面にあるプローブパッドのみを用いて行なわれる。たとえば、１つの実施の形態において、図１のベースダイ１０１はプローブパッド１４１〜１４４のみを含み、ベースダイ１０１の背面にあるプローブパッド１１１〜１１６を含まない。この実施の形態において、テスト信号はプローブパッド７０１〜７０６を介してテストロジック３０５に結合される。１つの実施の形態において、プローブパッド７０１はプローブパッド１４１であり、プローブパッド７０２はプローブパッド１４２であり、プローブパッド７０３はプローブパッド１４３であり、プローブパッド７０４〜７０６はプローブパッド１４４と同一であり、プローブパッド７０１−７０６のすべては試験のために割当てられて、ベースダイ１０１および積層ダイ１０２の通常の動作の間は使用されない。ダイ貫通ビア７１３はテスト制御ロジックおよび制御信号を受信するためのプローブパッド７０２に結合され、制御信号はマルチプレクサ５１１〜５１４および５７１〜５７３の動作を制御するとともに、コンタクトパッド１０７を介してテストロジック４０５に結合される。プローブパッド７０１はテスト入力に結合し、プローブパッド７０３はマルチプレクサ５１４の出力に結合してテスト出力を提供する。プローブパッド７０４はクロック信号をレジスタ５２１〜５２２、テスト制御ロジック５５１およびマルチプレクサ５１１−５１４に結合する。テストロジック３０５および４０５の動作のために、プローブパッド７０５は電源信号を受信しプローブパッド７０５は接地信号を受信する。本実施の形態において、プローブパッド７０１〜７０６と、ダイ貫通ビア７１３，５８１〜５８３とは試験のために割当てられて、それゆえに積層ダイ１０２の通常の動作の間は、積層ダイ１０２に信号を結合しない。
図７に示された実施の形態が方法６００を実行するために用いられる場合、スタンドアロン試験装置はプローブパッド７０１〜７０６に結合されて、制御信号をプローブパッド７０２に送信するが、制御信号は、スキャンチェーンが形成される場合に「テストモード」を開始させる、マルチプレクサ５１１〜５１４への入力をテスト制御ロジック５５１に提供させる。テスト制御ロジック５５１、または積層ダイ１０２における対応するテスト制御ロジックのいずれかが、対応する入力をマルチプレクサ５７１〜５７３に提供するように動作可能である。この実施の形態において、マルチプレクサ５１１がプローブパッド７０１から入力を選択し、マルチプレクサ５７１がレジスタ５６１から入力を選択し、マルチプレクサ５１２がレジスタ５２１から入力を選択し、マルチプレクサ５７２がレジスタ５６２から入力を選択し、マルチプレクサ５１３がレジスタ５２２から入力を選択し、マルチプレクサ５７３がレジスタ５６３から入力を選択し、マルチプレクサ５１４がプローブパッド７０３への出力を選択するように、論理「０」制御信号がマルチプレクサ５１１〜５１４および５７１〜５７３へと送信される。それにより、スタンドアロン試験装置が結合されるプローブパッド７０３において出力が生成される。
１つの代替的な実施の形態において、プローブパッド７０４〜７０６はダイ貫通ビア１２１〜１２８に結合され、ダイ貫通ビア１２１〜１２８は、積層ダイ１０２の通常の動作の間、クロック信号、電源信号および接地信号を積層ダイ１０２に結合させる。この場合、試験のために割当てられたさらなるダイ貫通ビア５８１〜５８３の必要性がなくなる。さらに、別の代替的な実施の形態において、プローブパッド７０４〜７０６は、１以上のコンタクトパッド１０６を含む。たとえば、プローブパッド７０４は、通常の動作の間にクロック信号を積層ダイ１０２に結合させるコンタクトパッド１０６であり得る。コンタクトパッド７０５は、通常の動作の間ベースダイ１０１および／または積層ダイ１０２に電源信号を結合するコンタクトパッド１０６であり得る。コンタクトパッド７０６は通常の動作の間、ベースダイ１０１および／または積層ダイ１０２に接地信号を結合するコンタクトパッド１０６であり得る。
図８に図示された別の実施の形態において、ステップ６０１は２つの組のプローブパッドを形成し、第１の組はプログラマブルロジックデバイスの背面にあり、第２の組はプログラマブルロジックデバイスの表面にある。この実施の形態において、ステップ６０２はベースダイ１０１の背面におけるプローブパッド１１１〜１１６に試験装置を排他的に結合することにより、またはベースダイの表面におけるプローブパッド７０１〜７０６にスタンドアロン試験装置を排他的に結合することにより実行され得る。本実施の形態において、テストロジック３０５は、図５および７に示されたテストロジックの特徴を組合せ、図５を参照して議論される方式と同じ方式で背面から試験を実行し、図７を参照して議論される方式と同じ方式で表面から試験を実行する。これは、試験が実行されるときにアクセス可能なウェハのいずれかの側と結合することにより、試験を可能にする。それにより、試験を実行するために、ウェハキャリアからウェハを取出したり、あるいはウェハをひっくり返す必要がなくなる。
図８を続けて、通常動作（「通常モード」）の間、図５〜８における各々のマルチプレクサ５１１〜５１３がプログラマブルロジック５５０から入力を選択し、マルチプレクサ５７１〜５７３がロジック５５２から入力を選択し、マルチプレクサ５１４がプログラマブルロジック５５０への出力を選択するように、論理「１」が選択される。
図９に図示された１つの実施の形態において、「通常モード」はまた、通常試験モードを含み、通常試験モードはコンフィギュラブルロジックを構成してスキャンチェーンを提供することによって取得され得るが、テスト信号はコンフィギュラブルロジック５５０を通じて結合される。
図９を続けて、テスト制御ロジック３０５はマルチプレクサ９０２を含み、マルチプレクサ９０２は、コンタクトパッド７０１とコンタクトパッド１１１とに結合される入力と、コンフィギュラブルロジック５５０に結合される第２の入力と、マルチプレクサ５１１の入力に結合される出力とを含む。この実施の形態において、コンフィギュラブルロジック５５０は、通常の動作の間の試験が可能となるように（たとえばコンフィギュレーションデータのビットストリームをロードすることによって）、制御テストロジック９０１を含むように構成され、制御テストロジック９０１は、入力をマルチプレクサ９０２に結合し、マルチプレクサ５１４からの出力をコンタクト１０６に結合させる。１つの実施の形態において、スキャンチェーンを形成するために論理１がマルチプレクサ５１１および５１４に与えられ、論理０がマルチプレクサ５１２〜５１３および５７１〜５７３に与えられるが、そのスキャンチェーンはプログラマブルロジック５５０を通じて結合されるテスト入力を受信し、プログラマブルロジック５５０を通じてテスト出力を与える。したがって、これまでの実施の形態のように、テスト信号はプローブパッド１１１〜１１６または１４１〜１４４を通じて結合せずに、制御テストロジック９０１を形成するコンフィギュラブルロジック５５０のプログラムされた部分を通じて結合される。１つの実施の形態において、パッケージ基板１５０、ベースダイ１０１および積層ダイ１０２を通じてテスト信号を伝送するために、ベースダイ１０１の構成の後でコンタクトパッド１０６および１０９を通じて結合される信号を用いて試験を行なうためのジョイントテストアクショングループ（ＪＴＡＧ）規格にスキャンチェーンが従うように、制御テストロジック９０１がプログラムされる。
図９に示された実施の形態は、テストロジック３０５の使用によって、ベースダイ１０１の通常の動作モードにおいて動作可能なコンタクト１０６を用いた従来の試験の実行を可能にする。さらに、試験は、ベースダイ１０１の背面におけるプローブパッド１１１〜１１６を用いて、ベースダイの構成に先立って実行され得て、試験はベースダイ１０１の表面におけるプローブパッド７０１〜７０６を用いた構成に先立って実行され得る。
したがって、本発明の方法および装置は、積層ダイをベースダイに結合させるインターコネクト構造を短時間かつ効率的に試験することを可能にする。特に、製造者は位置ずれした積層ダイ、はんだバンプの欠損または位置ずれ、コンタクトの欠損または位置ずれ、欠陥のダイ貫通ビア他を短時間で容易に特定することができる。
上述の記載は、本発明の１以上の局面に従う例示的な実施の形態を記述するが、本発明の１以上の局面に従う他のおよびさらなる実施の形態が、その精神から逸脱することなく考案され得るが、それは以下に続く請求項およびその均等物によって決定される。ステップを記述するクレームは、そのステップのあらゆる順番を含むものではない。商標はそのそれぞれの所有者の財産である。
発明の分野
本発明の実施の形態は、概して集積回路設計に関し、より特定的には、積層ダイ集積回路アセンブリを試験するための方法および装置に関する。
背景技術
プログラマブルロジックデバイス（ＰＬＤ）は、特定の論理機能を実行するためにユーザによってプログラム可能であり得る、周知の種類の集積回路（ＩＣ）として存在する。プログラマブルロジックアレイ（ＰＬＡ）およびコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）といったような、異なる種類のプログラマブルロジックデバイスが存在する。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）として知られている、一種のプログラマブルロジックデバイスは、容量、柔軟性、製品化までの時間、およびコストの優れた組合せにより、非常に一般的である。
ＦＰＧＡは、典型的には、コンフィギュラブルロジックブロック（ＣＬＢ）と、プログラマブル入力／出力ブロック（ＩＯＢ）と、メモリ、マイクロプロセッサおよびデジタル信号プロセッサ（ＤＳＰ）などといった他の種類のロジックブロックとを含む。ＣＬＢ、ＩＯＢ、および他のロジックブロックは、プログラマブルインターコネクト構造によって相互接続される。ＣＬＢ、ＩＯＢ、ロジックブロックおよびインターコネクト構造は、コンフィギュレーションデータのストリーム（ビットストリームとして知られる）を内部構成メモリセルにロードすることによって典型的にプログラムされ、コンフィギュレーションデータは、ＣＬＢ、ＩＯＢ、ロジックブロック、およびインターコネクト構造をどのように構成するかを定義する。
半導体技術が進歩するにつれて、ＰＬＤ上で利用可能な論理回路の量および速度は、Ｉ／Ｏ接続の数および性能に比べて急速に増加した。その結果、ＩＣダイ積層技術が発展したが、ＩＣダイ積層技術では２以上のＩＣが垂直方向に積層されて、それらの間で相互接続がなされる。従来の積層ダイ製造プロセスにおいて、半導体製造プロセスステップは、「ベースダイ（base die）」と典型的に呼ばれるウェハ上の多数のダイを形成するために、ウェハで実行される。ダイ貫通ビアがウェハを貫通するように形成される。次に、そのダイ貫通ビアが露出するようにウェハが薄くされて、その露出したダイ貫通ビアと接続するコンタクトのグリッドアレイがウェハの背面に形成される。典型的には、コンタクトのグリッドアレイは、また、ベースダイをパッケージ基板に結合するために、そのベースダイの表面に形成される。次に、１以上の積層ダイが、マイクロバンプを用いて各々のベースダイの背面に接続される。
積層ダイ製造プロセスがＦＰＧＡのようなプログラマブルロジックデバイスを形成する場合、そのＦＰＧＡダイは、ベースダイであり、積層ダイはさらなる機能を提供する素子である。たとえば、積層ダイは、さらなる記憶装置を追加するメモリ素子であり得る。
従来のＦＰＧＡウェハ試験は、典型的には、試験装置がベースダイの表面のコンタクトのグリッドアレイに接続するように、その試験装置をウェハの表面に接続することによって実行される。次に、プログラマブルロジックにビットストリームをロードすること、すなわちダイを「プログラムする」ことによって、各ＦＰＧＡダイの構成が実行される。テストデータが次にベースダイの表面のコンタクトを通じてダイにロードされ、そのベースダイのテスト回路を通じて移動されて欠陥が特定される。
以下の文献は対応する米国特許出願および／またはＰＣＴ出願の審査過程において引用されたものである。以下の文献は、本特許出願の審査の促進のために提示したものであって、本願の先行技術（prior art）とされるものではない。
米国特許出願公開第２００４／０１７８８１９号明細書 米国特許出願公開第２００４／０２６２６３５号明細書 米国特許出願公開第２００６／０２２０６７２号明細書 米国特許出願公開第２００７／００５１９４９号明細書 米国特許出願公開第２００７／０１５２７０８号明細書 米国特許出願公開第２００８／００４２１４０号明細書 米国特許第５７８１０３１号明細書 米国特許第５８２５０８０号明細書 米国特許第６３３７５７９号明細書 米国特許第６７８１２２６号明細書 米国特許第６８７５９２１号明細書 米国特許第６９１７２１９号明細書 米国特許第７０８４４７８号明細書 米国特許第７０９８５４２号明細書 米国特許第７２２４１８４号明細書 米国特許第７２３３０６１号明細書 米国特許第７３２７５９２号明細書 米国特許第７５１８３９８号明細書 米国特許第７６０５４５８号明細書 米国特許第７７６８１２３号明細書 米国特許第７９７３５５５号明細書
BALIGA, JOHN et al., Through-Silicon Technology, Applications Growing, March 1, 2005, pp. 1-3, available from Semiconductor International, 2000 Clearwater Drive, Oak Brook, IL 60523 or www.semiconductor.net GARROU, PHILLIP, Future ICs Go Vertical, February 1, 2005, pp. 1-10, available from Semiconductor International, 2000 Clearwater Drive, Oak Brook, IL 60523 or www.semiconductor.net GUARINI, K. W. et al., "Electrical Integrity of State-of-the-Art 0.13 μm SOI CMOS Devices and Circuits Transferred for Three-Dimensional (3D) Integrated Circuit (IC) Fabrication," Proc. of the 2002 IEEE International Electron Devices Meeting (IEDM’02), December 8-11, 2002, pp. 943-945, San Francisco, California, USA IEONG, MEIKEI et al., "Three Dimensional CMOS Devices and Integrated Circuits, Proc. of the 2003 IEEE Custom Integrated Circuits Conference, September 21-24, 2003, pp. 207-213, San Jose, California, USA RAHMAN, A. et al., "Die Stacking Technology for Terabit Chip-to-Chip Communications," Proc. of the 2006 IEEE Custom Integrated Circuits Conference, September 10-13, 2006, pp. 587-590, San Jose, California, USA
従来の試験プロセスは、分離に先立って、欠陥のある積層ダイアセンブリを特定するために有効であるが、そのプロセスは時間を消費する。特に、構成プロセスは、かなりの量の時間を要し、その結果、製造コストを上昇させる。したがって、当該技術において、積層ダイアセンブリのより効率的な試験を可能にする方法および装置に対する必要性が存在する。
概要
集積回路装置が開示され、集積回路装置は積層ダイとベースダイとを含み、ベースダイは、そのベースダイの背面に配置された第１の複数のコンタクトと、ベースダイの表面に配置された第２の複数のコンタクトと、前記第１の複数のコンタクトに結合されるとともにベースダイのプログラマブルロジックと結合される第１の複数のダイ貫通ビアとを有する。さらに、集積回路装置は複数のプローブパッドを含み、複数のプローブパッドは、テスト入力に結合されるように構成された第１のプローブパッドと、テスト出力に結合するように構成された第２のプローブパッドと、制御信号に結合するように構成された第３のプローブパッドとを含む。集積回路装置は、また、テストロジックを含み、テストロジックは、集積回路装置の試験のためのスキャンチェーンを実現するために、積層ダイのさらなるテストロジックに結合するように構成される。本発明の局面に従うと、スキャンチェーンを実現するためのベースダイと積層ダイとの間でのテスト入力、テスト出力および制御信号の結合に、プログラマブルロジックの構成が必要とされないように、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとはテストロジックに直接的に結合される。
いくつかの実施の形態において、複数のプローブパッドのうちのすべてのプローブパッドは、ベースダイの背面に配置され得る。他の実施の形態において、複数のプローブパッドのうちのすべてのプローブパッドは、ベースダイの表面に配置され得る。さらに別の実施の形態において、複数のプローブパッドは、ベースダイの背面に配置された第１の複数のプローブパッドと、ベースダイの表面に配置された第２の複数のプローブパッドとを含み得る。
いくつかの実施の形態において、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとはベースダイの背面に配置され得る。ベースダイは、集積回路ダイの試験のために割当てられた、第２の複数のダイ貫通ビアを含み得る。第２の複数のダイ貫通ビアは、テスト入力への結合のために第１のプローブパッドと電気的に結合される第１のダイ貫通ビアと、テスト出力への結合のために第２のプローブパッドと電気的に結合される第２のダイ貫通ビアと、制御信号への結合のために第３のプローブパッドと電気的に結合される第３のダイ貫通ビアとを含み得る。テストロジックは、複数のプローブパッドのうちの各々のプローブパッドに結合され、第１の複数のダイ貫通ビアのうちの各々のダイ貫通ビアに結合され、第２の複数のダイ貫通ビアのうちの各々のダイ貫通ビアに結合され得る。
テストロジックは、複数のマルチプレクサを含み得るが、複数のマルチプレクサのうちの各々のマルチプレクサは、制御信号を受信するために第３のダイ貫通ビアに電気的に結合され、複数のマルチプレクサのうちの各々のマルチプレクサは、第１の複数のダイ貫通ビアのうちの１つのダイ貫通ビアに結合される。テストロジックは、また複数のレジスタを含み得るが、複数のレジスタのうちの各々のレジスタは、第１の複数のダイ貫通ビアのうちの１つのダイ貫通ビアに結合される入力を含み、複数のレジスタのうちの各々のレジスタは、複数のマルチプレクサのうちの１つのマルチプレクサの入力に結合される出力を含む。
いくつかの実施の形態において、複数のマルチプレクサは、第１のダイ貫通ビアに結合される入力を有する第１のマルチプレクサと、第２のダイ貫通ビアに結合される出力を有する第２のマルチプレクサと、さらなるマルチプレクサとを含み得る。さらなるマルチプレクサの各々は、レジスタのうちの１つの出力に結合される入力と、プログラマブルロジックに結合される入力と、第１の複数のダイ貫通ビアのうちの１つのダイ貫通ビアに結合される出力とを有し得る。
いくつかの実施の形態において、複数のプローブパッドは、クロック信号と結合するように構成された第４のプローブパッドを含み得るが、第４のプローブパッドは複数のマルチプレクサのうちの各々のマルチプレクサに結合されるとともに、各々のレジスタに電気的に結合される。
ベースダイは、たとえば、フィールドプログラマブルゲートアレイのようなプログラマブルロジックデバイスであり得る。
集積回路ダイが半導体ウェハに形成された場合の試験のための方法が開示される。集積回路ダイは、集積回路ダイのテストロジックと結合された複数のダイ貫通ビアと、テストロジックに直接的に結合された複数のプローブパッドとを含む。方法は、積層ダイを集積回路ダイの背面に接続するステップを含み、積層ダイは、集積回路ダイのテストロジックに結合されるさらなるテストロジックを含む。スタンドアロン試験装置がプローブパッドに結合されて、スタンドアロンテスト装置は集積回路ダイのルーティング構造を構成することなく、集積回路ダイを試験するために動作し得る。
いくつかの実施の形態において、複数のプローブパッドのすべては、プログラマブル集積回路ダイの背面にあり、動作するステップは、プログラマブル集積回路ダイの分離に先立って実行され得る。
いくつかの実施の形態において、半導体ウェハに、複数のダイ貫通ビアを含むプログラマブル集積回路を形成するステップは、複数のダイ貫通ビアを形成するステップと、複数のダイ貫通ビアが露出される、ウェハを薄くする処理の間に、ハンドリングウェハによってウェハを支持するステップを含み得る。積層ダイを接続するステップ、スタンドアロン試験装置を結合するステップ、およびスタンドアロン試験装置を動作させるステップは、半導体ウェハをハンドリングウェハから分離することなく実行され得る。
いくつかの実施の形態において、プログラマブル集積回路ダイは、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとを含む。スタンドアロン試験装置を動作させるステップは、スタンドアロン試験装置から第３のプローブパッドへと制御信号を送信するステップと、スタンドアロン試験装置から第１のプローブパッドへとテストデータを送信するステップと、第２のプローブパッドからスタンドアロン試験装置へとテスト出力を送信するステップと、スタンドアロン試験装置でテスト出力を分析して欠陥を特定するステップとを含み得る。
本発明の方法および装置は、ベースダイの構成を必要とすることのない、ベースダイおよび積層ダイの試験を提供する。それにより、試験処理は、ベースダイの構成を必要とする従来の処理に比べて大幅に少ない時間を要し、製造時間を節約し、その結果コストの節約をもたらす。本発明のこれらのおよび他の利点は、さまざまな図に示される、以下に続く好ましい実施の形態の詳細な説明を読んだ後の当業者にとって明らかとなるであろう。
図面の簡単な説明
添付の図面は、本発明の１以上の局面に従う例示的な実施の形態を示す。しかしながら、添付の図面は、示された実施の形態に本発明を制限するものとされるべきではなく、説明および理解のためのみのものである。
ベースダイと、ベースダイに結合される積層ダイとを含む例示的な積層ダイアセンブリを示すブロック図である。 例示的なフィールドプログラマブルゲートアレイアーキテクチャを示すブロック図である。 例示的なインターフェイスタイルを示すブロック図である。 インターフェイスタイルと積層ダイとの間の接続を示す例示的なインターフェイスタイルのより詳細な実施の形態を示すブロック図である。 ベースダイの背面に位置するプローブパッドが、入力および出力をベースダイのテストロジックおよび積層ダイの対応するテストロジックに結合する、例示的な実施の形態を示すブロック図である。 積層ダイアセンブリを試験するための例示的な方法を示す図である。 ベースダイの表面に位置するプローブパッドがベースダイのテストロジックに結合する、例示的な実施の形態を示すブロック図である。 プローブパッドがベースダイの背面およびベースダイの表面の両方に位置する、例示的な実施の形態を示すブロック図である。 プローブパッドがベースダイの背面およびベースダイの表面の両方に位置し、コンフィギュラブルテストロジックがテストを実行するために用いられ得る、例示的な実施の形態を示すブロック図である。
詳細な説明
図１は、集積回路装置１００を示し、集積回路装置１００はベースダイ１０１と、ベースダイ１０１の背面に結合される積層ダイ１０２とを含む。ベースダイ１０１は、ベースダイ１０１の背面に形成された第１の組のコンタクト１０７と、ベースダイ１０１の表面に形成された第２の組のコンタクト１０６とを含む。この実施の形態において、積層ダイ１０２は、積層ダイ１０２の表面がベースダイ１０１の背面に実装され、ダイ１０１〜１０２の両方がフリップチップ方式において表を下にして実装されるようにベースダイ１０１に垂直に積層される。
１つの実施の形態において、コンタクト１０７はコンタクトのグリッドアレイであり、そのグリッドアレイは、マイクロバンプを用いて積層ダイ１０２の対応するコンタクトのグリッドアレイ１０８と結合される。ベースダイ１０１および積層ダイ１０２は、任意の種類のデジタル、アナログ、または混合シグナル集積回路装置であり得る。１つの実施の形態において、ベースダイ１０１は積層ダイ１０２よりも大幅に大きな表面領域を有し、１よりも多くの積層ダイ１０２がベースダイ１０１の背面に結合される。
ベースダイ１０１はトランジスタによって象徴的に示される選択的回路１０５を含み、選択的回路１０５は、半導体基板１０３に形成される。選択的回路１０５は、特定用途向け集積回路装置、デジタル信号プロセッサなどを含むがこれに限定されない、任意の多数の異なる種類の集積回路装置を形成し得る。この実施の形態において、ベースダイ１０１はたとえばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）ロジックデバイスのようなプログラマブルロジックデバイスである。この実施の形態において、ベースダイ１０１は選択的回路１０５を含み、選択的回路１０５は、ベースダイ１０１および積層ダイ１０２の通常の動作の間にベースダイ１０１に対する入力および出力を提供するためのコンタクト１０６〜１０７に結合するプログラマブルロジックを含む。ダイ貫通ビア１２１〜１２８，１３１〜１３３が半導体基板１０３を貫通する。第１の組のダイ貫通ビア１２１〜１２８はコンタクトパッド１０７に結合し、ダイ貫通ビア１２１〜１２８のいくつかまたはすべては、ベースダイ１０１のプログラマブルロジックに結合される。
図１を続けて、ベースダイ１０１はベースダイ１０１の背面に配置されるプローブパッド１１１〜１１６を含む。第１のプローブパッド、すなわちテスト入力プローブパッド１１１は、テスト入力に結合するよう構成される。第２のプローブパッド、すなわちテスト出力プローブパッド１１２は、テスト出力に結合するように構成される。第３のプローブパッド、すなわちテスト制御プローブパッド１１３は、制御信号に結合するように構成される。プローブパッド１１４〜１１６のような、さらなるプローブパッドは、他のテスト関連信号を、ベースダイ１０１および積層ダイ１０２に結合する。
ダイ貫通ビア１３１〜１３３として表わされる第２の組のダイ貫通ビアは、ベースダイ１０１の試験に割当てられる。第２の組のダイ貫通ビアは、テスト入力に結合するためのプローブパッド１１１に接続された第１のダイ貫通ビア１３１と、テスト出力に結合するためのプローブパッド１１２に接続された第２のダイ貫通ビア１３２と、制御信号に結合するためのプローブパッド１１３に接続された第３のダイ貫通ビア１３３とを含む。
ベースダイ１０１はまた、トランジスタによって象徴的に表わされるテストロジック１０４を含み、テストロジック１０４は、半導体基板１０３に形成される。テストロジック１０４は集積回路装置１００の試験のためのスキャンチェーンを実現するために積層ダイ１０２のさらなるテストロジックに結合されるように構成される。さらに、プローブパッド１１１〜１１３は、スキャンチェーンを実現するためのベースダイ１０１と積層ダイ１０２との間でのテスト入力、テスト出力および制御信号の結合に、プログラマブルロジックの構成が必要とされないように、テストロジックに直接的に結合される。
この発明の実施の形態は、ベースダイ１０１の表面に配置されたプローブパッド１４１〜１４４を含む。第１のプローブパッド、すなわちテスト入力プローブパッド１４１は、テスト入力に結合するように構成される。第２のプローブパッド、すなわち出力プローブパッド１４２は、テスト出力に結合するように構成される。第３のプローブパッド、すなわちテスト制御プローブパッド１４３は、制御信号に結合するように構成される。例示的なプローブパッド１４４のような、さらなるプローブパッドは、他のテスト関連信号をベースダイ１０１および積層ダイ１０２に結合し得る。
この実施の形態において、集積回路装置１００はパッケージ基板１５０を用いてパッケージングされ、パッケージ基板１５０は、コンタクト１０６と対応するコンタクト１０９を含む。コンタクト１０６および１０９は、はんだボールによってともに結合される、対応するコンタクトパッドのグリッドアレイであり得る。コンタクトパッド１０６−１０９は、集積回路装置１００の通常の動作を可能とするために、ベースダイ１０１と、積層ダイ１０２と、パッケージ基板１５０とをともに結合する。
図１では、ベースダイ１０１の背面にあり、対応するマイクロバンプと結合するコンタクト１０７を含むように示される。しかしながら、その代わりに、コンタクト１０７の必要性をなくして、マイクロバンプがダイ貫通ビア１２１〜１２８に直接的に結合し得ることが明らかである。
図２に示された実施の形態において、ベースダイ１０１は、ＦＰＧＡアーキテクチャ２００を有するＦＰＧＡダイである。ＦＰＧＡアーキテクチャ２００は、多数の異なるプログラマブルタイルを含み、上記異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ２０１）、コンフィギュラブルロジックブロック（ＣＬＢ２０２）、ランダムアクセスメモリブロック（ＢＲＡＭ２０３）、入力／出力ブロック（ＩＯＢ２０４）、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ２０５）、デジタル信号処理ブロック（ＤＳＰ２０６）、専用入力／出力ブロック（Ｉ／Ｏ２０７）（たとえばコンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどのその他のプログラマブルロジック２０８を含む。いくつかのＦＰＧＡは、また、専用プロセッサブロック（ＰＲＯＣ２１０）を含み得る。
いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト要素への、およびそれからの標準化された接続部を有するプログラマブルインターコネクト要素（ＩＮＴ２１１）を含む。したがって、プログラマブルインターコネクト要素は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト要素（ＩＮＴ２１１）は、図２の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子への、およびそれからの接続部も含む。
たとえば、ＣＬＢ２０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ２１１）と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック要素（ＣＬＥ２１２）を含むことができる。ＢＲＡＭ２０３は、１以上のプログラマブルインターコネクト素子に加えて、ＢＲＡＭロジック要素（ＢＲＬ２１３）を含むことができる。典型的には、１つのタイルに含まれるインターコネクト要素の数は、このタイルの高さに依存する。図示される実施の形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば６つ）を用いることも可能である。ＤＳＰタイル２０６は適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ２１４）を含むことができる。ＩＯＢ２０４は、たとえば、プログラマブルインターコネクト要素（ＩＮＴ２１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ２１５）の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック要素２１５に接続される実際のＩ／Ｏパッドは、図示されているさまざまなロジックブロックよりも上に積層される金属を用いて製造され、典型的に、入力／出力ロジック要素２１５の領域に限られない。
図示された実施の形態において、ダイの中心近くの列領域（図２において影付きで示す）は、構成、クロックおよび他の制御ロジックのために用いられる。この列から延在する水平方向の領域２０９は、ＦＰＧＡの幅に亘ってクロック信号およびコンフィギュレーション信号を分配するのに用いられる。
図２に図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を形成する規則的な列構造（columnar structure）を分離する、さらなるロジックブロックを含む。さらなるロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図２に示されたプロセッサブロック（ＰＲＯＣ２１０）は、ＣＬＢおよびＢＲＡＭのいくつかの列に広がる。
なお、図２は、ある例示的なＦＰＧＡアーキテクチャを図示することしか意図していない。１列の中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図２の上部に含まれるＰＲＯＣ２１０およびインターコネクト／ロジック実現例は、純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接するコラムは、ＣＬＢが現れる場所であればどこでも典型的に含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢコラムの数はＦＰＧＡの全体的なサイズによって変化する。
ＦＰＧＡ２００は、また、１つの列に配置された１以上のインターフェイスタイル２５０を含む。本実施の形態において、インターフェイスタイル２５０は、プログラマブル異種統合（ＰＨＩ）タイルと呼ばれうるが、ＦＰＧＡ２００のダイの背面に積層された１以上の集積回路ダイへの相互接続のために動作可能である。示された実施の形態では、ＦＰＧＡアーキテクチャ２００は、インターフェイスタイル２５０の単一の列を含む。インターフェイスタイル２５０の単一の列のみが示されているが、ＦＰＧＡアーキテクチャ２００は、一般に、１以上の列のインターフェイスタイル２５０を含み得ることが理解されるべきである。他の実施の形態において、ＦＰＧＡ２００は、全体の列よりも少ない列のインターフェイスタイル２５０を含み得る。
本実施の形態において、各インターフェイスタイル２５０は、適切な数のプログラマブルインターコネクト要素に加えて、プログラマブルロジック要素２５１を含み、プログラマブルロジック要素２５１は、以後、プログラマブル異種ロジック要素（ＰＨＩＬ）と呼ばれうる。
図３に示される実施の形態において、例示的なインターフェイスタイル２５０が示され、インターフェイスタイル２５０は１以上のプログラマブルインターコネクト要素２１１と、プログラマブルロジック要素２５１とを含み、プログラマブルロジック要素２５１は、コンフィギュラブルロジック要素２１２と、インターフェイス回路３０４と、選択ロジック３０８と、複数のダイ貫通ビア３１０とを含む。インターフェイスタイル２５０は、ＦＰＧＡのルーチンング構造３１４へのインターフェイス３１２を含む。インターフェイス３１２は、ＦＰＧＡルーティング構造３１４の部分を形成するさまざまなルーティング導通部分を含む。インターフェイスタイル２５０は、積層ダイ１０２に対するインターフェイス３１６を含み、インターフェイス３１６は、たとえば、図１に示された方式におけるマイクロバンプを用いて積層ダイ１０２の導電性インターコネクトと電気的に結合されるコンタクト１０７を含み得る。
プログラマブルインターコネクト要素２１１の各々は、プログラマブル多重構造を含み、プログラマブル多重構造は、インターフェイスタイル２５０をインターフェイス３１２のルーティング導通部分に結合させる。コンフィギュラブルロジック要素２１２は、ロジックの１以上のスライスを含み、ロジックは、ルックアップテーブル（ＬＵＴ）、マルチプレクサ、フリップフロップなどを有する。
インターフェイス回路３０４は、ダイ貫通ビア３１０を通じてＦＰＧＡルーティング構造３１４と積層ダイ１０２との間の通信を容易にする。１つの実施の形態において、ダイ貫通ビア３１０はダイ貫通ビア１２１〜１２８を含み、インターフェイス回路３１６はコンタクト１０７を含む。選択ロジック３０８はプログラマブルロジックタイル（たとえばＣＬＢ）の機能とインターフェイス機能との間でインターフェイスタイル２５０の機能を選択的に変化させるように構成される。本実施の形態において、インターフェイス機能は、集積回路ダイ１０２をルーティング構造３１４に動作可能に結合する。たとえば、選択ロジック３０８は、ＦＰＧＡルーティング構造３１４から受信した信号がコンフィギュラブルロジック要素２１２に結合され、コンフィギュラブルロジック要素２１２によって生成された信号がＦＰＧＡルーティング構造３１４に結合されるように構成され得る。すなわち、選択ロジック３０８はインターフェイスタイル２５０をＣＬＢタイル（たとえばＣＬＢ２０２）と同様に動作させる。その代わりに、選択ロジック３０８は、ＦＰＧＡルーティング構造３１４から受信した信号が積層ダイ１０２に（インターフェイス回路３０４およびダイ貫通ビア３１０を通じて）結合され、積層ダイ１０２によって生成された信号がＦＰＧＡルーティング構造３１４に（インターフェイス回路３０４およびダイ貫通ビア３１０を通じて）結合されるように構成され得る。すなわち、選択ロジック３０８は、インターフェイスタイル２５０を、ＦＰＧＡルーティング構造３１４と積層ダイ１０２との間のインターフェイスとして動作させる。選択ロジック３０８によって実現されるような、インターフェイスタイル２５０の機能は、ＦＰＧＡのメモリセルの構成（図示せず）によって、またはインターネットタイル２５０の外部または内部の制御信号によって制御され得る。
いくつかの実施の形態において、インターフェイス回路３０４は電圧レベル変換を与える。いくつかの場合では、インターフェイスタイル２５０とＦＰＧＡとは、積層ダイ１０２とは異なる供給電圧を用いて動作し得る。この実施の形態において、インターフェイス回路３０４はＦＰＧＡルーティング構造３１４から発せられて、積層ダイ１０２へ向けられた信号の電圧を、積層ダイ１０２により要求される電圧へと変換する。同様に、インターフェイス回路３０４は、積層ダイ１０２から発せられてＦＰＧＡルーティング構造３１４へ向けられた信号の電圧をＦＰＧＡによって要求される電圧へと変換する。いくつかの実施の形態において、インターフェイス回路３０４はまた、ＦＰＧＡルーティング構造３１４から積層ダイ１０２へと結合された信号および積層ダイ１０２からＦＰＧＡルーティング構造３１４へと結合された信号の記録を提供する。
図３を続けて、インターフェイス回路３０４はテストロジック３０５を含む。さらに、インターフェイスタイル２５０は、テストロジック３０５に直接的に結合されるプローブパッド３０６を含む。１つの実施の形態において、プローブパッド３０６の各々はテストロジック３０５の回路に接続される１以上の配線部分に接続される。プローブパッド３０６をテストロジック３０５に直接的に結合させることにより、プローブパッド３０６を通じて結合される信号はＦＰＧＡルーティング構造を通す必要がない。したがって、信号をテストロジック３０５に結合して集積回路装置の試験のためのスキャンチェーンを形成するために、構成を実行する必要がない。
１つの実施の形態において、プローブパッド３０６のすべては集積回路装置の背面にある（たとえば図１のコンタクトパッド１１１〜１１６）。この実施の形態は、試験装置がプローブパッド３０６に結合するように試験装置をウェハの背面に結合させることによって、集積回路装置の試験を可能にし、ベースダイの分離に先立ち、インターフェイスタイル２５０またはルーティング構造３１４のプログラマブルロジックの構成を必要とすることなく、ベースダイと積層ダイとの間の接続を容易に試験することを可能にする。
別の実施の形態において、プローブパッド３０６のすべては集積回路装置の表面にある（たとえば図１のコンタクトパッド１４１〜１４４）。この実施の形態は、試験装置がプローブパッド３０６に結合するように試験装置をウェハの前面に結合させることによって、集積回路装置の試験を可能にし、ベースダイの分離に先立ち、インターフェイスタイル２５０またはルーティング構造３１４のプログラマブルロジックの構成を必要とすることなく、ベースダイと積層ダイとの間の接続を容易に試験することを可能にする。
さらに別の実施の形態において、プローブパッド３０６は集積回路装置の背面にある第１の組のプローブパッド（図１のプローブパッド１１１〜１１６）と、集積回路装置の表面に配置される第２の組のプローブパッド（たとえば図１のプローブパッド１４１〜１４４）とを含む。両方の組のプローブパッドはテストロジック３０５に直接的に結合される。これは、試験装置をウェハの背面またはウェハの表面のいずれかに結合させることによって集積回路装置の試験を可能にする。それにより、試験が実行されるときに最も容易にアクセス可能なウェハのいずれかの側に試験装置を接続させることによって、試験を容易に実現することができる。これはプローブパッド３０６にアクセスするためにウェハをひっくり返す必要なく試験を行なうことを可能にする。
いくつかの実施の形態において、プローブパッド３０６のいくつかはダイ貫通ビア３１０を通じてテストロジック３０５に結合される。より特定的には、個々のプローブパッド３０６は、ダイ貫通ビア３１０の一方端に接続される１以上の配線部分に接続し得るとともに、ダイ貫通ビア３１０の他方端はテストロジック３０５の回路に接続する１以上の配線部分に接合し得る。
１つの実施の形態において、プローブパッド３０６は集積回路装置の背面に配置されて、ダイ貫通ビア３１０は第１の組のダイ貫通ビアと第２の組のダイ貫通ビアとを含む。第１の組のダイ貫通ビア（たとえばダイ貫通ビア１２１〜１２８）は、集積回路装置の通常の動作の間にプログラマブル回路と積層ダイとの間で信号を結合する。第２の組のダイ貫通ビア（たとえばダイ貫通ビア１３１〜１３３）は、試験のために割当てられて、１以上のプローブパッド３０６をテストロジック３０５に結合する。
図４は、例示的なインターフェイスタイル２５０を示し、インターフェイスタイル２５０は、積層ダイ１０２の通常の動作の間にインターフェイスタイル２５０を積層ダイ１０２に結合する第１の組のビア４２８〜４３２と、試験に割当てられた第２の組のダイ貫通ビア４３４〜４３５とを含む。この実施の形態において、ビアの組は、例示的なビア４３５によって表わされるが、テストロジック３０５を対応するテストロジック４０５に結合し、例示的ビア４３４によって表わされる異なる組のビアは、プローブパッド３０６をテストロジック３０５に直接的に接続するために、プローブパッド３０６に結合する。
図４を続けて、インターフェイスタイル２５０は、また、入力多重ロジック（ＩＭＵＸ４０２）と、出力多重ロジック（ＯＭＵＸ４０４）と、スリーステートバッファ４０６，４０８，４１０，４１２と、レジスタロジック４１４，４１６と、レベル変換回路４１８，４２０と、テストロジック３０５と、スライスロジック４２６と、ダイ貫通ビア４２８，４３０，４３２とを含む。図３に関し、スリーステートバッファ４０６〜４１２は選択ロジック３０８を備える。レジスタロジック４１４〜４１６と、レベル変換回路４１８〜４２０と、テストロジック３０５とはインターフェイス回路３０４を備える。ＩＭＵＸ４０２とＯＭＵＸ４０４とはプログラマブルインターコネクト要素２１１を備える。スライスロジック４２６はコンフィギュラブルロジック要素３１２を備える。
ＩＭＵＸ４０２の入力はＦＰＧＡルーティング構造３１４に結合される。ＩＭＵＸ４０２の出力はスリーステップバッファ４０６，４０８の入力にそれぞれ結合される。ＩＭＵＸ４０２の出力は例示されるようにＮ端子を含むが、Ｎは０より大きい整数である（すなわちＩＭＵＸ４０２はＮのマルチプレクサを含む）。ＩＭＵＸ４０２は、ＦＰＧＡルーティング構造の選択されたルーティング導通体をスリーステートバッファ４０６，４０８に結合するように構成される。
スリーステートバッファ４０６の出力はスライスロジック４２６の入力に結合される。スライスロジック４２６は複数のスライスを含む。それらのスライスの各々は、ＬＵＴ、フリップフロップ、組合せロジックなどを含むさまざまなロジック要素を含む。スリーステートバッファ４０８の出力はレジスタロジック４１４の入力に結合される。レジスタロジック４１４は複数のレジスタ（たとえばフリップフロップ）を含む。たとえば、レジスタロジック４１４はＮのフリップフロップを含み得るが、それはＩＭＵＸ４０２の出力の各端子のためのものである。
スリーステートバッファ４０６の制御入力は、信号enable_sliceを受信するように構成される。スリーステートバッファ４０８の制御入力は、信号enable_PHIを受信するように構成される。信号enable_sliceおよび信号enable_PHIは、外部からインターフェイスタイル２５０へと生成され得るか、またはコンフィギュレーションメモリセルによって設定され得る。信号enable_sliceが有効であるならば、ＩＭＵＸ４０２の出力はスライスロジック４２６に結合される。信号enable_sliceが無効であるならば、スリーステートバッファ４０６はスライスロジック４２６に対して高インピーダンス出力を提供する。同様に、信号enable_PHIが有効であるならば、ＩＭＵＸ４０２の出力はレジスタロジック４１４に結合される。信号enable_PHIが無効であるならば、スリーステートバッファ４０８はレジスタロジック４１４に対して高インピーダンス出力を提供する。この方式において、信号enable_sliceと信号enable_PHIとは、ＩＭＵＸ４０２がスライスロジック４２６および／またはレジスタロジック４１４を駆動するか否かを制御する。１つの実施の形態において、スリーステートバッファ４０６および４０８は、ＩＭＵＸ４０２がスライスロジック４２６またはレジスタロジック４１４のいずれかを駆動するように構成される。
スライスロジック４２６の出力は、スリーステートバッファ４１０の入力に結合される。スライスロジック４２６の出力は例示的に示されるようにＭの端子を有し、Ｍは０より大きい整数である。スリーステートバッファ４１０の出力はＯＭＵＸ４０４の入力に結合される。ＯＭＵＸ４０４はＭのマルチプレクサを含む。スリーステートバッファ４１２の出力はレジスタロジック４１６の入力に結合される。レジスタロジック４１６の出力はＯＭＵＸ４０４の入力に結合される。レジスタロジック４１６は複数のレジスタ（たとえばフリップフロップ）を含む。たとえば、レジスタロジック４１６はＭのフリップフロップを含み得る。スリーステートバッファ４１０の制御入力は、信号enable_sliceを受信するように構成される。スリーステートバッファ４１２の制御入力は、信号enable_PHIを受信するように構成される。スリーステートバッファ４１０，４１２は、スリーステートバッファ４０６，４０８と同様の方式で動作する。ＯＭＵＸ４０４の出力はＦＰＧＡルーティング構造３１４に結合される。
スリーステートバッファ４１０〜４１２を用いることにより、インターフェイスタイル２５０はＣＬＢ、または積層ダイ１０２に相互接続するインターフェイスタイルとして機能し得る。スリーステートバッファ４１６，４１０は、有効になり得て、入力信号をＩＭＵＸ４０２からスライスロジック４２６を通過させて、出力信号をスライスロジック４２６からＯＭＵＸ４０４へと通過させる。代わりに、スリーステートバッファ４０８，４１２が有効になり得て、入力信号をＩＭＵＸ４０２からレジスタロジック４１４、レベル変換回路４１８、テストロジック３０５、ダイ貫通ビア４２８を通じて積層ダイ１０２の回路４５２へと通過させ、ダイ貫通ビア４３０、テストロジック３０５、レベル変換回路４２０およびレジスタロジック４１６からＯＭＵＸ４０４へと出力信号を通過させる。
レジスタロジック４１４の出力はレベル変換回路４１８の入力に結合される。レベル変換回路４１８の出力はテストロジック３０５を通じてダイ貫通ビア４２８に結合される。ダイ貫通ビア４２８は積層ダイ１０２において回路４５２と電気的に結合される。積層ダイ１０２は、インターフェイスタイル２５０を含むＦＰＧＡダイの、ダイの背面に電気的かつ機械的に結合される。本実施の形態において、ダイ貫通ビア４３４，４３５はインターフェイスタイル２５０の一部である。しかしながら、その代わりに、ダイ貫通ビア４３４，４３５はインターフェイスタイル２５０に対して外部に位置してもよい。直線４９９は、インターフェイスタイル２５０を含むＦＰＧＡダイと、積層ダイ１０２との間の境界を定める。
レベル変換回路４１８の１つの入力は、電源電圧ＶＤＤ２を受信するように構成される。ＦＰＧＡ（および、したがってインターフェイスタイル２５０）が電源電圧ＶＤＤ１を用いて動作し、積層ダイ１０２の回路４５２が電源電圧ＶＤＤ２を用いて動作するものとする。レベル変換回路４１８は、レジスタロジック４１４から受信した信号の電圧をＶＤＤ１からＶＤＤ２へと変換するように構成される。これは、レジスタロジック４１４によって供給された信号が、回路４５２を適切に駆動することを可能にする。レベル変換回路４２０のもう１つの入力は、電源電圧ＶＤＤ１を受けるように構成される。レベル変換回路４２０は、第２のダイ２１８における回路４５２から受信した信号の電圧をＶＤＤ２からＶＤＤ１へと変換するように構成される。これは、第２のダイ２１８によって供給された信号が、ＶＤＤ１の電源電圧を用いるＦＰＧＡにおける回路を適切に駆動することを可能にする。
本実施例において、ダイ貫通ビア４２８は、積層ダイ１０２中の回路４５２にＮの信号を供給するためのＮのダイ貫通ビアを含む。本実施の形態において、ダイ貫通ビア４３０は、積層ダイ１０２中の回路４５２からＭの信号を受信するためのＭのダイ貫通ビアを含む。ダイ貫通ビア４３０は、インターフェイスタイル２５０を含むＦＰＧＡダイの背面に電気的かつ機械的に結合される。レベル変換回路４２０の入力はダイ貫通ビア４３０に電気的に結合される。レベル変換回路４２０の出力はスリーステートバッファ４１２の入力に結合される。
図５は、テストロジック３０５および４０５の例示的な実施の形態を示すブロック図である。直線４９９は、ベースダイ１０１と積層ダイ１０２との間の境界を定める。本実施例において、ベースダイ１０１はプログラマブルロジック５５０を含むＦＰＧＡダイである。図３に示された実施の形態において、プログラマブルロジック５５０はプログラマブルインターコネクト要素２１１とＦＰＧＡルーティン構造３１４とを含む。図２に示された実施の形態において、プログラマブルロジック５５０はＦＰＧＡアーキテクチャ２００のいくつかまたはすべての特徴を含む。ＦＰＧＡダイ中のプログラマブルロジック５５０は、コンタクトパッド１０７〜１０８を通じて積層ダイ１０２のロジック５５２に結合される。
テストロジック３０５は例示的なマルチプレクサ５１１〜５１４によって表わされる複数のマルチプレクサを含み、マルチプレクサ５１１〜５１４の各々は制御信号を受信するための第３のダイ貫通ビア１３３を介して電気的に結合される。マルチプレクサ５１１〜５１４の各々はダイ貫通ビア４２８〜４３０の１つに結合される。
テストロジック３０５は例示的なレジスタ５２１〜５２２によって表わされる複数のレジスタを含む。レジスタ５２１〜５２２の各々は、ダイ貫通ビア４３０の１つに結合される入力を含み、レジスタ５２１〜５２２の各々はマルチプレクサ５１２〜５１３の１つの入力に結合されるとともにプログラマブルロジック５５０に結合される出力を含む。本実施の形態において、第１のマルチプレクサ５１１は、ダイ貫通ビア１３１に結合される入力と、プログラマブルロジック５５０に結合される入力と、ダイ貫通ビア４２８に結合される出力とを含む。第２のマルチプレクサ５１４は、ダイ貫通ビア１３２に結合される出力と、プログラマブルロジック５５０に結合される出力と、ダイ貫通ビア４３０に結合される入力とを有する。さらなるマルチプレクサ５１２は、レジスタ５２１の出力に結合される入力と、ロジック５５０に結合される入力と、ダイ貫通ビア４２８に結合される出力とを有する。同様に、さらなるマルチプレクサ５１３は、レジスタ５２２の出力に結合される入力と、ロジック５５０に結合される入力と、ダイ貫通ビア４２８に結合される出力とを有する。
図５を続けて、テストロジック４０５は、レジスタ５６１〜５６３とマルチプレクサ５７１〜５７３とを含む。レジスタ５６１〜５６３の各々は、ダイ貫通ビア４２８に結合される入力を含み、レジスタ５６１〜５６３の各々は、マルチプレクサ５７１〜５７３の１つの入力と、ロジック５５２に結合される出力を含む。マルチプレクサ５７１〜５７３の各々は、ロジック５５２に結合される入力と、コンタクト１０７〜１０８を介してダイ貫通ビア４３０に結合される出力とを有する。
本実施の形態において、レジスタ５２１〜５２２，５６１〜５６３の各々は単一のフリップフロップを含む。しかしながら、レジスタ５２１〜５２２，５６１−５６３の他の構成もまた用いられ得ることが明らかである。さらに、図５は２つのさらなるマルチプレクサ５１２〜５１３および２つのレジスタ５２１〜５２２を示すが、本発明の他の実施の形態は、より多くの組のレジスタ５２１〜５２２およびマルチプレクサ５１２〜５１３を含むであろう。さらに、各々のベースダイ１０１は、個々のスキャンチェーンを実現する、プローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３の任意の数の組を含み得る。１つの実施の形態において、各プログラマブルロジック要素２５１はスキャンチェーンを含む。その代わりに、隣接するインターフェイスタイル同士の各ペアがスキャンチェーンを形成するように、他のすべての隣接するインターフェイスタイルはプローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３の組を含む。さらに別の実施の形態において、３つの隣接し合うインターフェイスタイルの各々の組がスキャンチェーンを形成するように、第３のインターフェイスタイル毎に、プローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３の組が含まれる。さらに、第４、第５、第６他のインターフェイスタイル毎に、スキャンチェーンが所望のサイズを有して形成されるように、プローブパッド１１１〜１１３およびダイ貫通ビア１３１〜１３３が含まれ得る。１つの実施の形態において、各ベースダイ１０１は複数のスキャンチェーンを含むが、それらのいくつかは、異なるサイズおよび接続要求を有する積層ダイ１０２を提供するために、異なる数のプローブパッドを有する。１つの実施の形態において、テスト制御ロジック５５１は、任意の数のプログラマブルロジック要素が試験可能なように、複数のＣＬＥに及ぶスキャンチェーンを形成するためのロジックを含む。
１つの実施の形態において、プローブパッド１１１〜１１３に加え、テストロジック３０５はベースダイ１０１と、積層ダイ１０２への他の入力を提供するためのプローブパッド１１４〜１１６およびダイ貫通ビア５８１〜５８３とを含む。クロック信号プローブパッド１１４はダイ貫通ビア５８１に接続され、ダイ貫通ビア５８１はマルチプレクサ５１１〜５１４の各々に結合されるとともに、テストロジック３０５および４０５の回路のクロックのためのレジスタ５２１〜５２２の各々に電気的に結合される。電源プローブパッド１１５は電源信号を受信し、接地プローブパッド１１６はテストロジック３０５および４０５の動作のための接地信号を受信する。１つの実施の形態において、ダイ貫通ビア５８１〜５８３は試験のために割当てられてコンタクト１１４〜１１６の下部に位置する。その代わりに、コンタクト１１４〜１１６はダイ貫通ビア１２１〜１２８のうちのダイ貫通ビアに結合し得るが、ダイ貫通ビアは積層ダイ１０２の通常の動作の間、クロック信号、電源信号および接地信号を積層ダイ１０２に結合する。
図６は本発明の実施の形態に従う試験のための方法を示す。ここでステップ６０１を参照して、プログラマブルロジックデバイスダイが形成され、プログラマブルロジックデバイスダイは、そのプログラマブルロジックデバイスダイのテストロジックに結合するダイ貫通ビアの組と、テストロジックに直接的に結合される複数のプローブパッドとを含む。本実施の形態において、複数のプログラマブルロジックデバイスダイが、従来のビアラスト（via-last）半導体製造プロセスを用いて半導体ウェハに形成され、各々のプログラマブルロジックデバイスダイは、プログラマブルロジックと、ダイ貫通ビアと、コンタクトと、プローブパッドとを含む。
１つの実施の形態において、ステップ６０１が従来の半導体製造プロセスを用いて実行され、そのプロセスにおいて、複数のダイが各々の半導体ウェハに形成され、各々のダイは、プログラマブルロジックデバイスおよびテストロジックを形成するロジックを含む。１つの実施の形態において、従来のビアラスト製造プロセスがダイ貫通ビアを形成する場合に用いられ、ウェハの背面は、ウェハの厚みを低減してダイ貫通ビアを露出させるためにするために研磨されて、続いて、プローブパッドおよびコンタクトパッドをダイの背面に形成するために導電材料（たとえば金属）の層の蒸着およびパターニングが行なわれる。
ステップ６０２に示されるように、積層ダイがプログラマブルロジックデバイスダイの背面に接続され、積層ダイは、プログラマブルロジックデバイスダイのテストロジックに結合するさらなるテストロジックを含む。本実施の形態において、プログラマブルロジックデバイスダイはＦＰＧＡダイであり、積層ダイは図１に示される方式によりプログラマブルロジックデバイスダイに結合される。
ここでステップ６０３を参照して、スタンドアロン試験装置が複数のプローブパッドに結合される。１つの実施の形態において、スタンドアロン試験装置は、各々のプローブパッドに接触するプローブを含む試験器具に電気的に結合されるコンピュータである。
ステップ６０４に示されるように、スタンドアロン試験装置は、プログラマブルロジックデバイスダイを試験するために動作する。本実施の形態において、プログラマブルロジックデバイスのロジックは、ステップ６０４においてスタンドアロン試験装置を動作するのに先立っては構成されない。これは試験の前にプログラマブルロジックデバイスを構成しなければならない試験方法に比較して、大幅な時間と費用とを節約する。
１つの実施の形態において、プログラマブルロジックデバイスはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり、ステップ６０４はさらに、スタンドアロン試験装置から第３のプローブパッドへと制御信号を送信するステップと、スタンドアロン試験装置から第１のプローブパッドへとテストデータを送るステップと、第２のプローブパッドからスタンドアロン試験装置へとテスト出力を送信するステップと、スタンドアロン試験装置でテスト出力を分析してプログラマブルロジックデバイスにおける欠陥を特定するステップとを含む。
本実施の形態において、ステップ６０４は半導体ウェハの分離に先立って半導体ウェハで実行される。それにより、製造者は、ダイの分離に先立って、各々のプログラマブルロジックデバイスダイがよいかどうかを判断することができる。
１つの実施の形態において、ステップ６０１は、プログラマブルロジックデバイスダイの背面にプローブパッドを形成するのみである。この実施の形態において、ステップ６０２は、試験装置がプローブパッドの各々と結合するように、試験装置を半導体ウェハの背面に結合することによって実行される。ステップ６０３の試験は、次に完全に実行されるが、試験は、プログラマブルロジックデバイスダイの分離に先立って、プログラマブルロジックデバイスダイの背面にあるプローブパッドのみを用いる。たとえば、図５に示された実施の形態において、スタンドアロン試験装置はプローブパッド１１１〜１１６に結合して制御信号をプローブパッド１１３に送信し、制御信号は、スキャンチェーンが形成される場合に「テストモード」を開始するマルチプレクサ５１１〜５１４への入力をテスト制御ロジック５５１に提供させる。１つの特定的な実施の形態において、テスト制御ロジックは回路を含み、その回路はマルチプレクサ５１１〜５１４の各々の状態を決定するために制御信号と構成メモリ信号との間でのブール演算を実行するとともに、適切な制御信号をマルチプレクサ５１１〜５１４の各々に送信するように動作可能である。テスト制御ロジック５５１または積層ダイ１０２における対応するテスト制御ロジックのいずれかが、マルチプレクサ５７１〜５７３への対応する制御入力を提供するように動作可能である。１つの実施の形態において、マルチプレクサ５１１がプローブパッド１１１から入力を選択し、マルチプレクサ５７１がレジスタ５６１から入力を選択し、マルチプレクサ５１２がレジスタ５２１から入力を選択し、マルチプレクサ５７２がレジスタ５６２から入力を選択し、マルチプレクサ５１３がレジスタ５２１から入力を選択し、マルチプレクサ５７３がレジスタ５６３から入力を選択し、マルチプレクサ５１４がプローブパッド１１２への出力を選択するように、論理「０」制御信号がマルチプレクサ５１１〜５１４および５７１〜５７３に送信される。それにより、スタンドアロン試験装置に結合されるプローブパッド１１２において出力が生成される。
ウェハの背面からダイ貫通ビアおよび、ベースダイ１０１と積層ダイ１０２との間のインターフェイスの他の構成要素を試験するための能力は、特に、ウェハを薄くすることが、試験目的のためにウェハの表面へのアクセスを防ぐ、支持「ハンドリングウェハ」の使用を必要とする実施の形態において有用である。１つの特定的な実施の形態において、半導体ウェハは、ウェハを薄くする工程の間にハンドリングウェハによって支持されて、ＦＰＧＡウェハは、ＦＰＧＡウェハをハンドリングウェハから分離する必要なく試験が実現されるように、ステップ６０２〜６０４を通してハンドリングウェハによって支持されたままとなる。
図７に図示される別の実施の形態において、ステップ６０１はプログラマブルロジックデバイスダイの表面にプローブパッドを形成するのみである。この実施の形態において、ステップ６０２は、試験装置がプローブパッドの各々に結合するように、試験装置を半導体ウェハの表面に結合されることによって実行される。ステップ６０３の試験は、次に完全に実行されるが、試験は、プログラマブルロジックデバイスダイの分離に先立って、プログラマブルロジックデバイスダイの表面にあるプローブパッドのみを用いて行なわれる。たとえば、１つの実施の形態において、図１のベースダイ１０１はプローブパッド１４１〜１４４のみを含み、ベースダイ１０１の背面にあるプローブパッド１１１〜１１６を含まない。この実施の形態において、テスト信号はプローブパッド７０１〜７０６を介してテストロジック３０５に結合される。１つの実施の形態において、プローブパッド７０１はプローブパッド１４１であり、プローブパッド７０２はプローブパッド１４２であり、プローブパッド７０３はプローブパッド１４３であり、プローブパッド７０４〜７０６はプローブパッド１４４と同一であり、プローブパッド７０１−７０６のすべては試験のために割当てられて、ベースダイ１０１および積層ダイ１０２の通常の動作の間は使用されない。ダイ貫通ビア７１３はテスト制御ロジックおよび制御信号を受信するためのプローブパッド７０２に結合され、制御信号はマルチプレクサ５１１〜５１４および５７１〜５７３の動作を制御するとともに、コンタクトパッド１０７を介してテストロジック４０５に結合される。プローブパッド７０１はテスト入力に結合し、プローブパッド７０３はマルチプレクサ５１４の出力に結合してテスト出力を提供する。プローブパッド７０４はクロック信号をレジスタ５２１〜５２２、テスト制御ロジック５５１およびマルチプレクサ５１１−５１４に結合する。テストロジック３０５および４０５の動作のために、プローブパッド７０５は電源信号を受信しプローブパッド７０５は接地信号を受信する。本実施の形態において、プローブパッド７０１〜７０６と、ダイ貫通ビア７１３，５８１〜５８３とは試験のために割当てられて、それゆえに積層ダイ１０２の通常の動作の間は、積層ダイ１０２に信号を結合しない。
図７に示された実施の形態が方法６００を実行するために用いられる場合、スタンドアロン試験装置はプローブパッド７０１〜７０６に結合されて、制御信号をプローブパッド７０２に送信するが、制御信号は、スキャンチェーンが形成される場合に「テストモード」を開始させる、マルチプレクサ５１１〜５１４への入力をテスト制御ロジック５５１に提供させる。テスト制御ロジック５５１、または積層ダイ１０２における対応するテスト制御ロジックのいずれかが、対応する入力をマルチプレクサ５７１〜５７３に提供するように動作可能である。この実施の形態において、マルチプレクサ５１１がプローブパッド７０１から入力を選択し、マルチプレクサ５７１がレジスタ５６１から入力を選択し、マルチプレクサ５１２がレジスタ５２１から入力を選択し、マルチプレクサ５７２がレジスタ５６２から入力を選択し、マルチプレクサ５１３がレジスタ５２２から入力を選択し、マルチプレクサ５７３がレジスタ５６３から入力を選択し、マルチプレクサ５１４がプローブパッド７０３への出力を選択するように、論理「０」制御信号がマルチプレクサ５１１〜５１４および５７１〜５７３へと送信される。それにより、スタンドアロン試験装置が結合されるプローブパッド７０３において出力が生成される。
１つの代替的な実施の形態において、プローブパッド７０４〜７０６はダイ貫通ビア１２１〜１２８に結合され、ダイ貫通ビア１２１〜１２８は、積層ダイ１０２の通常の動作の間、クロック信号、電源信号および接地信号を積層ダイ１０２に結合させる。この場合、試験のために割当てられたさらなるダイ貫通ビア５８１〜５８３の必要性がなくなる。さらに、別の代替的な実施の形態において、プローブパッド７０４〜７０６は、１以上のコンタクトパッド１０６を含む。たとえば、プローブパッド７０４は、通常の動作の間にクロック信号を積層ダイ１０２に結合させるコンタクトパッド１０６であり得る。コンタクトパッド７０５は、通常の動作の間ベースダイ１０１および／または積層ダイ１０２に電源信号を結合するコンタクトパッド１０６であり得る。コンタクトパッド７０６は通常の動作の間、ベースダイ１０１および／または積層ダイ１０２に接地信号を結合するコンタクトパッド１０６であり得る。
図８に図示された別の実施の形態において、ステップ６０１は２つの組のプローブパッドを形成し、第１の組はプログラマブルロジックデバイスの背面にあり、第２の組はプログラマブルロジックデバイスの表面にある。この実施の形態において、ステップ６０２はベースダイ１０１の背面におけるプローブパッド１１１〜１１６に試験装置を排他的に結合することにより、またはベースダイの表面におけるプローブパッド７０１〜７０６にスタンドアロン試験装置を排他的に結合することにより実行され得る。本実施の形態において、テストロジック３０５は、図５および７に示されたテストロジックの特徴を組合せ、図５を参照して議論される方式と同じ方式で背面から試験を実行し、図７を参照して議論される方式と同じ方式で表面から試験を実行する。これは、試験が実行されるときにアクセス可能なウェハのいずれかの側と結合することにより、試験を可能にする。それにより、試験を実行するために、ウェハキャリアからウェハを取出したり、あるいはウェハをひっくり返す必要がなくなる。
図８を続けて、通常動作（「通常モード」）の間、図５〜８における各々のマルチプレクサ５１１〜５１３がプログラマブルロジック５５０から入力を選択し、マルチプレクサ５７１〜５７３がロジック５５２から入力を選択し、マルチプレクサ５１４がプログラマブルロジック５５０への出力を選択するように、論理「１」が選択される。
図９に図示された１つの実施の形態において、「通常モード」はまた、通常試験モードを含み、通常試験モードはコンフィギュラブルロジックを構成してスキャンチェーンを提供することによって取得され得るが、テスト信号はコンフィギュラブルロジック５５０を通じて結合される。
図９を続けて、テスト制御ロジック３０５はマルチプレクサ９０２を含み、マルチプレクサ９０２は、コンタクトパッド７０１とコンタクトパッド１１１とに結合される入力と、コンフィギュラブルロジック５５０に結合される第２の入力と、マルチプレクサ５１１の入力に結合される出力とを含む。この実施の形態において、コンフィギュラブルロジック５５０は、通常の動作の間の試験が可能となるように（たとえばコンフィギュレーションデータのビットストリームをロードすることによって）、制御テストロジック９０１を含むように構成され、制御テストロジック９０１は、入力をマルチプレクサ９０２に結合し、マルチプレクサ５１４からの出力をコンタクト１０６に結合させる。１つの実施の形態において、スキャンチェーンを形成するために論理１がマルチプレクサ５１１および５１４に与えられ、論理０がマルチプレクサ５１２〜５１３および５７１〜５７３に与えられるが、そのスキャンチェーンはプログラマブルロジック５５０を通じて結合されるテスト入力を受信し、プログラマブルロジック５５０を通じてテスト出力を与える。したがって、これまでの実施の形態のように、テスト信号はプローブパッド１１１〜１１６または１４１〜１４４を通じて結合せずに、制御テストロジック９０１を形成するコンフィギュラブルロジック５５０のプログラムされた部分を通じて結合される。１つの実施の形態において、パッケージ基板１５０、ベースダイ１０１および積層ダイ１０２を通じてテスト信号を伝送するために、ベースダイ１０１の構成の後でコンタクトパッド１０６および１０９を通じて結合される信号を用いて試験を行なうためのジョイントテストアクショングループ（ＪＴＡＧ）規格にスキャンチェーンが従うように、制御テストロジック９０１がプログラムされる。
図９に示された実施の形態は、テストロジック３０５の使用によって、ベースダイ１０１の通常の動作モードにおいて動作可能なコンタクト１０６を用いた従来の試験の実行を可能にする。さらに、試験は、ベースダイ１０１の背面におけるプローブパッド１１１〜１１６を用いて、ベースダイの構成に先立って実行され得て、試験はベースダイ１０１の表面におけるプローブパッド７０１〜７０６を用いた構成に先立って実行され得る。
したがって、本発明の方法および装置は、積層ダイをベースダイに結合させるインターコネクト構造を短時間かつ効率的に試験することを可能にする。特に、製造者は位置ずれした積層ダイ、はんだバンプの欠損または位置ずれ、コンタクトの欠損または位置ずれ、欠陥のダイ貫通ビア他を短時間で容易に特定することができる。
上述の記載は、本発明の１以上の局面に従う例示的な実施の形態を記述するが、本発明の１以上の局面に従う他のおよびさらなる実施の形態が、その精神から逸脱することなく考案され得るが、それは以下に続く請求項およびその均等物によって決定される。ステップを記述するクレームは、そのステップのあらゆる順番を含むものではない。商標はそのそれぞれの所有者の財産である。

Claims (13)

  1. 集積回路装置であって、
    積層ダイと、
    ベースダイとを備え、前記ベースダイは、前記ベースダイの背面に配置される第１の複数のコンタクトと、前記ベースダイの表面に配置される第２の複数のコンタクトと、前記第１の複数のコンタクトに結合されるとともに、前記ベースダイのプログラマブルロジックに結合される第１の複数のダイ貫通ビアとを有し、前記ベースダイは、テスト入力に結合するように構成された第１のプローブパッドと、テスト出力に結合するように構成された第２のプローブパッドと、制御信号に結合するように構成された第３のプローブパッドとを含む複数のプローブパッドと、前記集積回路装置の試験のためのスキャンチェーンを実現するために前記積層ダイのさらなるテストロジックに結合するように構成されたテストロジックとをさらに有し、
    前記スキャンチェーンを実現するための前記ベースダイと前記積層ダイとの間での前記テスト入力、前記テスト出力、および前記制御信号の結合に、前記プログラマブルロジックの構成が必要とされないように、前記第１のプローブパッドと、前記第２のプローブパッドと、前記第３のプローブパッドとは、前記テストロジックに直接的に結合される、集積回路装置。
  2. 前記複数のプローブパッドのうちのすべての前記プローブパッドは、前記ベースダイの前記背面に配置される、請求項１に記載の集積回路装置。
  3. 前記複数のプローブパッドのうちのすべての前記プローブパッドは、前記ベースダイの前記表面に配置される、請求項１に記載の集積回路装置。
  4. 前記複数のプローブパッドは、前記ベースダイの前記背面に配置される第１の複数のプローブパッドと、前記ベースダイの前記表面に配置される第２の複数のプローブパッドとを含む、請求項１に記載の集積回路装置。
  5. 前記第１のプローブパッドと、前記第２のプローブパッドと、前記第３のプローブパッドとは前記ベースダイの前記背面に配置され、
    前記ベースダイは、さらに、
    前記集積回路ダイの試験に割当てられた第２の複数のダイ貫通ビアを備え、
    前記第２の複数のダイ貫通ビアは、
    前記テスト入力に結合するための前記第１のプローブパッドに電気的に結合される第１のダイ貫通ビアと、
    前記テスト出力に結合するための前記第２のプローブパッドに電気的に結合される第２のダイ貫通ビアと、
    前記制御信号に結合するための前記第３のプローブパッドに電気的に結合される第３のダイ貫通ビアとを含み、
    前記テストロジックは、前記複数のプローブパッドのうちの各々の前記プローブパッドに結合され、前記第１の複数のダイ貫通ビアのうちの各々の前記ダイ貫通ビアに結合され、前記第２の複数のダイ貫通ビアのうちの各々の前記ダイ貫通ビアに結合される、請求項１に記載の集積回路装置。
  6. 前記テストロジックは、
    複数のマルチプレクサを含み、前記複数のマルチプレクサのうちの各々の前記マルチプレクサは、前記制御信号を受信するための前記第３のダイ貫通ビアに電気的に結合され、前記複数のマルチプレクサのうちの各々の前記マルチプレクサは、前記第１の複数のダイ貫通ビアのうちの１つの前記ダイ貫通ビアに結合され、
    前記テストロジックは、
    複数のレジスタをさらに含み、前記複数のレジスタのうちの各々の前記レジスタは、前記第１の複数のダイ貫通ビアのうちの１つの前記ダイ貫通ビアに結合される入力を含み、前記複数のレジスタのうちの各々の前記レジスタは、前記複数のマルチプレクサのうちの１つの前記マルチプレクサの入力に結合される出力を含む、請求項５に記載の集積回路装置。
  7. 前記複数のマルチプレクサは、前記第１のダイ貫通ビアに結合される入力を有する第１のマルチプレクサと、前記第２のダイ貫通ビアに結合される出力を有する第２のマルチプレクサと、さらなるマルチプレクサとを含み、前記さらなるマルチプレクサの各々は、前記レジスタのうちの１つの出力に結合される入力を有し、前記プログラマブルロジックに結合される入力を有し、前記第１の複数のダイ貫通ビアのうちの１つの前記ダイ貫通ビアに結合される出力を有する、請求項６に記載の集積回路装置。
  8. 前記複数のプローブパッドは、クロック信号に結合するように構成された第４のプローブパッドを含み、前記第４のプローブパッドは、前記複数のマルチプレクサのうちの各々の前記マルチプレクサに結合されるとともに、前記レジスタの各々に電気的に結合される、請求項６または請求項７に記載の集積回路装置。
  9. 前記ベースダイは、プログラマブルロジックデバイスを備える、請求項１から８のいずれかに記載の集積回路装置。
  10. 試験のための方法であって、
    半導体ウェハに、プログラマブル集積回路ダイを形成するステップを備え、前記プログラマブル集積回路ダイは、前記プログラマブル集積回路ダイのテストロジックに結合される第１の複数のダイ貫通ビアと、前記テストロジックに直接的に結合される複数のプローブパッドとを含み、
    方法は、さらに、積層ダイを前記プログラマブル集積回路ダイの背面に接続するステップを備え、前記積層ダイは、前記プログラマブル集積回路ダイの前記テストロジックに結合する、さらなるテストロジックを含み、
    方法は、さらに、
    スタンドアロン試験装置を前記複数のプローブパッドに結合するステップと、
    前記プログラマブル集積回路ダイを試験するために前記スタンドアロン試験装置を動作させるステップを備え、前記動作させるステップは、前記プログラマブル集積回路ダイの構成なしに実行される、方法。
  11. 前記動作させるステップは、前記プログラマブル集積回路ダイの分離に先立って実行され、前記複数のプローブパッドのすべては、前記プログラマブル集積回路ダイの前記背面にある、請求項１０に記載の方法。
  12. 半導体ウェハに、第１の複数のダイ貫通ビアを含むプログラマブル集積回路ダイを形成する前記ステップは、
    前記第１の複数のダイ貫通ビアを形成するステップと、
    前記第１の複数のダイ貫通ビアが露出する、ウェハを薄くする工程の間にハンドリングウェハによって前記ウェハを支持するステップとを備え、
    積層ダイを接続する前記ステップと、スタンドアロン試験装置を結合するステップと、前記スタンドアロン試験装置を動作させるステップとは、前記半導体ウェハを前記ハンドリングウェハから分離することなく実行される、請求項１０または請求項１１に記載の方法。
  13. 前記プログラマブル集積回路ダイは、第１のプローブパッドと、第２のプローブパッドと、第３のプローブパッドとを含み、前記スタンドアロン試験装置を動作させる前記ステップは、
    前記スタンドアロン試験装置から前記第３のプローブパッドへと制御信号を送信するステップと、
    前記スタンドアロン試験装置から前記第１のプローブパッドへとテストデータを送信するステップと、
    前記第２のプローブパッドから前記スタンドアロン試験装置へとテスト出力を送信するステップと、
    前記スタンドアロン試験装置で前記テスト出力を分析して欠陥を特定するステップとを含む、請求項１０から１２のいずれかに記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170094034A (ko) * 2016-02-05 2017-08-17 에스케이하이닉스 주식회사 적층형 반도체 장치

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7973555B1 (en) 2008-05-28 2011-07-05 Xilinx, Inc. Configuration interface to stacked FPGA
US9035443B2 (en) * 2009-05-06 2015-05-19 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack
US8421500B2 (en) * 2009-11-30 2013-04-16 International Business Machines Corporation Integrated circuit with stacked computational units and configurable through vias
KR101110818B1 (ko) * 2009-12-28 2012-02-24 주식회사 하이닉스반도체 반도체 집적회로
KR101086499B1 (ko) * 2009-12-29 2011-11-25 주식회사 하이닉스반도체 반도체 집적 회로
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8327201B1 (en) * 2010-05-05 2012-12-04 Xilinx, Inc. Parallel testing of an integrated circuit that includes multiple dies
US9164147B2 (en) * 2011-06-16 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for 3D IC test
US8773157B2 (en) 2011-06-30 2014-07-08 Imec Test circuit for testing through-silicon-vias in 3D integrated circuits
EP2541415B1 (en) * 2011-06-30 2014-01-01 Imec Fault mode circuits
US8832511B2 (en) 2011-08-15 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self-test for interposer
US8972918B2 (en) * 2012-01-27 2015-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. System and method for functional verification of multi-die 3D ICs
US8977919B2 (en) 2012-02-21 2015-03-10 Texas Instruments Incorporated Scan, test, and control circuits coupled to IC surfaces contacts
US20130297981A1 (en) * 2012-05-01 2013-11-07 Qualcomm Incorporated Low cost high throughput tsv/microbump probe
US9026872B2 (en) * 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9128149B2 (en) * 2012-09-19 2015-09-08 Texas Instruments Incorporated IC scan and test circuitry with up control circuitry
US8872322B2 (en) * 2012-10-22 2014-10-28 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable built-in self-maintenance blocks
CN102944831B (zh) * 2012-11-22 2015-05-13 复旦大学 自动化测试中扩展输入输出通道的方法
US9720041B2 (en) * 2013-02-01 2017-08-01 Mentor Graphics Corporation Scan-based test architecture for interconnects in stacked designs
US9021411B2 (en) 2013-05-23 2015-04-28 International Business Machines Corporation Characterizing TSV structures in a semiconductor chip stack
US9110136B2 (en) * 2013-09-27 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for monolithic stacked integrated circuit testing
US9412674B1 (en) * 2013-10-24 2016-08-09 Xilinx, Inc. Shielded wire arrangement for die testing
TW201525494A (zh) * 2013-12-26 2015-07-01 Nat Univ Tsing Hua 測試兼具容錯矽穿通道裝置
US10026671B2 (en) * 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US20160163609A1 (en) * 2014-12-03 2016-06-09 Altera Corporation Methods and apparatus for testing auxiliary components in a multichip package
KR20170034178A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 반도체 패키지 장치
US9588174B1 (en) * 2016-03-08 2017-03-07 International Business Machines Corporation Method for testing through silicon vias in 3D integrated circuits
US10262911B1 (en) 2016-12-14 2019-04-16 Xilinx, Inc. Circuit for and method of testing bond connections between a first die and a second die
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
US10317464B2 (en) 2017-05-08 2019-06-11 Xilinx, Inc. Dynamic scan chain reconfiguration in an integrated circuit
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
US11067628B2 (en) * 2019-09-20 2021-07-20 Micron Technology, Inc. Replication of a first interface onto a second interface and related systems, methods, and devices
KR20210079543A (ko) 2019-12-20 2021-06-30 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템
CN111722097B (zh) * 2020-07-01 2022-02-18 无锡中微亿芯有限公司 一种具有互连测试功能的多裸片fpga
CN112490230B (zh) * 2020-11-30 2022-11-01 青岛歌尔智能传感器有限公司 红外探测模组及其制备方法、电子设备
US11639962B1 (en) 2021-03-12 2023-05-02 Xilinx, Inc. Scalable scan architecture for multi-circuit block arrays
US11263377B1 (en) 2021-03-31 2022-03-01 Xilinx, Inc. Circuit architecture for expanded design for testability functionality
US11290095B1 (en) 2021-05-25 2022-03-29 Xilinx, Inc. Programmable dynamic clock stretch for at-speed debugging of integrated circuits
CN113722268A (zh) * 2021-09-02 2021-11-30 西安紫光国芯半导体有限公司 一种存算一体的堆叠芯片
US11755804B2 (en) 2021-12-28 2023-09-12 Xilinx, Inc. Hybrid synchronous and asynchronous control for scan-based testing

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
JP2002042493A (ja) * 2000-07-19 2002-02-08 Mitsubishi Electric Corp メモリテスト回路
JP2002217367A (ja) * 2001-01-15 2002-08-02 Mitsubishi Electric Corp 半導体チップ、半導体装置および半導体装置の製造方法
JP2003309183A (ja) * 2002-04-17 2003-10-31 Toshiba Corp 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法
JP2004047987A (ja) * 2003-06-12 2004-02-12 Rohm Co Ltd 積層基板体および半導体装置
JP2004128014A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 積層型半導体装置
JP2004361171A (ja) * 2003-06-03 2004-12-24 Fujitsu Ltd 半導体集積回路および半導体集積回路の機能検証方法
JP2005308558A (ja) * 2004-04-22 2005-11-04 National Institute Of Advanced Industrial & Technology システムインパッケージ試験検査装置および試験検査方法
JP2007067057A (ja) * 2005-08-30 2007-03-15 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3754221B2 (ja) * 1999-03-05 2006-03-08 ローム株式会社 マルチチップ型半導体装置
US6627985B2 (en) * 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
KR100462878B1 (ko) * 2002-03-22 2004-12-17 삼성전자주식회사 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법
US7673273B2 (en) * 2002-07-08 2010-03-02 Tier Logic, Inc. MPGA products based on a prototype FPGA
JP2004264057A (ja) * 2003-02-12 2004-09-24 Sharp Corp バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
US7233061B1 (en) * 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7098542B1 (en) * 2003-11-07 2006-08-29 Xilinx, Inc. Multi-chip configuration to connect flip-chips to flip-chips
US7312487B2 (en) * 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7224184B1 (en) * 2004-11-05 2007-05-29 Xilinx, Inc. High bandwidth reconfigurable on-chip network for reconfigurable systems
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
US20070051949A1 (en) * 2005-09-06 2007-03-08 Peter Schneider Method and arrangment for testing a stacked die semiconductor device
US7768123B2 (en) * 2007-09-26 2010-08-03 Fairchild Semiconductor Corporation Stacked dual-die packages, methods of making, and systems incorporating said packages
US7518398B1 (en) * 2007-10-04 2009-04-14 Xilinx, Inc. Integrated circuit with through-die via interface for die stacking

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
JP2002042493A (ja) * 2000-07-19 2002-02-08 Mitsubishi Electric Corp メモリテスト回路
JP2002217367A (ja) * 2001-01-15 2002-08-02 Mitsubishi Electric Corp 半導体チップ、半導体装置および半導体装置の製造方法
JP2003309183A (ja) * 2002-04-17 2003-10-31 Toshiba Corp 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法
JP2004128014A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 積層型半導体装置
JP2004361171A (ja) * 2003-06-03 2004-12-24 Fujitsu Ltd 半導体集積回路および半導体集積回路の機能検証方法
JP2004047987A (ja) * 2003-06-12 2004-02-12 Rohm Co Ltd 積層基板体および半導体装置
JP2005308558A (ja) * 2004-04-22 2005-11-04 National Institute Of Advanced Industrial & Technology システムインパッケージ試験検査装置および試験検査方法
JP2007067057A (ja) * 2005-08-30 2007-03-15 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170094034A (ko) * 2016-02-05 2017-08-17 에스케이하이닉스 주식회사 적층형 반도체 장치
KR102451650B1 (ko) 2016-02-05 2022-10-11 에스케이하이닉스 주식회사 적층형 반도체 장치

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