CN111722097B - 一种具有互连测试功能的多裸片fpga - Google Patents

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Abstract

本申请公开了一种具有互连测试功能的多裸片FPGA，涉及FPGA技术领域，该多裸片FPGA利用硅连接层集成多个FPGA裸片，减少加工难度，提高芯片生产良率，加快设计速度；同时在每个FPGA裸片内部利用逻辑资源模块配置形成的激励产生电路、测试响应分析电路以及边界扫描细胞结构以构建内部的测试电路，在对FPGA裸片和硅连接层封装完成后，利用各个FPGA裸片内部的测试电路即能完成对FPGA裸片间在硅连接层的信号互连测试，确保封装形成的多裸片FPGA的功能正常，保证多裸片FPGA的性能。

Description

一种具有互连测试功能的多裸片FPGA
技术领域
本发明涉及半导体技术领域，尤其是一种具有互连测试功能的多裸片FPGA。
背景技术
FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，广泛应用于移动通信、数据中心、导航制导和自动驾驶等领域。随着新型应用对带宽、存储和数据处理能力的需求不断提高，对FPGA的规模、功能性和稳定性的要求也越来越高，对FPGA的设计和生产提出了新的要求。
发明内容
本发明人针对上述问题及技术需求，提出了一种具有互连测试功能的多裸片FPGA，该多裸片FPGA包括基板、层叠设置在基板上的硅连接层以及层叠设置在硅连接层上的若干个FPGA裸片，硅连接层覆盖所有的FPGA裸片；
每个FPGA裸片上包括逻辑资源模块、硅堆叠连接模块以及连接点引出端，FPGA裸片内部通过逻辑资源模块配置形成裸片功能模块，每个硅堆叠连接模块内包括若干个硅堆叠连接点，硅堆叠连接点配置为FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，FPGA裸片的输入硅堆叠连接点和输出硅堆叠连接点均与内部的裸片功能模块相连；硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；硅连接层内部布设有跨裸片连线，不同FPGA裸片中的连接点引出端之间通过硅连接层内的跨裸片连线相连，使得每个FPGA裸片内部的输出硅堆叠连接点与其他FPGA裸片内部的输入硅堆叠连接点之间形成互连路径、内部的输入硅堆叠连接点与其他FPGA裸片内部的输出硅堆叠连接点之间形成互连路径；
每个FPGA裸片内部还包括通过逻辑资源模块配置形成的激励产生电路、测试响应分析电路以及边界扫描细胞结构，每个边界扫描细胞结构包括数据输入端、数据输出端、扫描输入端和扫描输出端，每个边界扫描细胞结构分别与一个硅堆叠连接点对应，与输入硅堆叠连接点对应的边界扫描细胞结构的数据输入端连接输入硅堆叠连接点、数据输出端连接裸片功能模块；与输出硅堆叠连接点对应的边界扫描细胞结构的数据输出端连接输出硅堆叠连接点、数据输入端连接裸片功能模块；与输出硅堆叠连接点相连的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输出边界扫描测试链，输出边界扫描测试链中第一个边界扫描细胞结构的扫描输入端连接激励产生电路，与输入硅堆叠连接点相连的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输入边界扫描测试链，输入边界扫描测试链中最后一个边界扫描细胞结构的扫描输出端连接测试响应分析电路；多裸片FPGA通过各个FPGA裸片内部的激励产生电路利用内部的输出边界扫描测试链进行测试激励传输、通过各个FPGA裸片内部的测试响应分析电路利用内部的输入边界扫描测试链进行测试结果捕获从而完成对内部所有互连路径的测试。
其进一步的技术方案为，FPGA裸片内部通过逻辑资源模块配置形成若干个激励产生电路以及若干个测试响应分析电路，则FPGA裸片内部还通过逻辑资源模块配置形成激励控制电路以及测试控制电路，每个硅堆叠连接模块分别对应若干个激励产生电路以及若干个测试响应分析电路，与硅堆叠连接模块内部的输出硅堆叠连接点相连的边界扫描细胞结构串联形成若干个输出边界扫描测试链并分别连接至若干个激励产生电路，与硅堆叠连接模块内部的输入硅堆叠连接点相连的边界扫描细胞结构串联形成若干个输入边界扫描测试链并分别连接至若干个测试响应分析电路；FPGA裸片内部的所有激励产生电路的对应控制引脚分别相连并连接至激励控制电路，所有测试响应分析电路的对应控制引脚分别相连并连接至测试控制电路。
其进一步的技术方案为，每个硅堆叠连接模块内部的硅堆叠连接点呈阵列结构排布，硅堆叠连接模块内部包括K1个输入连接点列和K2个输出连接点列，每个输入连接点列中包括成列排布的若干个输入硅堆叠连接点，每个输出连接点列中包括成列排布的若干个输出硅堆叠连接点，输入连接点列和输出连接点列间隔交替排布；则硅堆叠连接模块对应K2个激励产生电路以及K1个测试响应分析电路，每个输入连接点列分别对应一个测试响应分析电路，每个输出连接点列分别对应一个激励产生电路，每一个输出连接点列中的所有输出硅堆叠连接点相连的边界扫描细胞结构串联形成一个输出边界扫描测试链并连接至输出连接点列对应的激励产生电路，每一个输入连接点列中的所有输入硅堆叠连接点相连的边界扫描细胞结构串联形成一个输入边界扫描测试链并连接至输入连接点列对应的测试响应分析电路。
其进一步的技术方案为，每个边界扫描细胞结构包括第一多路选择器、第二多路选择器、捕获寄存器和更新寄存器，边界扫描细胞结构的数据输入端连接第一多路选择器的一个输入端以及第二多路选择器的一个输入端，边界扫描细胞结构的扫描输入端连接第一多路选择器的另一个输入端，第一多路选择器的输出端连接捕获寄存器的输入端，捕获寄存器的输出端连接更新寄存器的输入端以及边界扫描细胞结构的扫描输出端，更新寄存器的输出端连接第二多路选择器的另一个输入端，第二多路选择器的输出端连接边界扫描细胞结构的数据输出端。
其进一步的技术方案为，第一FPGA裸片内的激励产生电路将测试激励通过第一FPGA裸片内的输出边界扫描测试链传输到与各个输出硅堆叠连接点相连的边界扫描细胞结构，测试激励通过互连路径传送到第二FPGA裸片中相应的输入硅堆叠连接点相连的边界扫描细胞结构形成测试结果，测试结果通过第二FPGA裸片内的输入边界扫描测试链传输到第二FPGA裸片内的测试响应分析电路。
其进一步的技术方案为，第二FPGA裸片内的测试响应分析电路接收到若干个不同互连路径对应的测试结果，若干个不同互连路径包括第一FPGA裸片与第二FPGA裸片之间不同硅堆叠连接点之间的互连路径以及第二FPGA裸片与其他FPGA裸片之间的互连路径，不同互连路径中的测试激励来自于同一个激励产生电路或者来自不同的激励产生电路。
其进一步的技术方案为，每个FPGA裸片内部用于配置形成激励产生电路、测试响应分析电路以及边界扫描细胞结构的逻辑资源模块包括查找表、寄存器、多路选择器以及BRAM中的至少一种。
其进一步的技术方案为，每个FPGA裸片内的激励产生电路包括计数器、LFSR以及walking-1向量产生器中的至少一种。
其进一步的技术方案为，每个FPGA裸片内的测试响应分析电路包括异或门、CRC电路以及计数器中的至少一种。
本发明的有益技术效果是：
本申请公开了一种具有互连测试功能的多裸片FPGA，利用硅连接层集成多个FPGA裸片，减少加工难度，提高芯片生产良率，加快设计速度；同时在每个FPGA裸片内部利用逻辑资源模块配置形成的激励产生电路、测试响应分析电路以及边界扫描细胞结构以构建内部的测试电路，在对FPGA裸片和硅连接层封装完成后，利用各个FPGA裸片内部的测试电路即能完成对FPGA裸片间在硅连接层的信号互连测试，确保封装形成的多裸片FPGA的功能正常，保证多裸片FPGA的性能。
附图说明
图1是本申请的多裸片FPGA的结构剖视图。
图2是FPGA裸片内部的结构示意图以及FPGA裸片内部的互连示意图。
图3是每个边界扫描细胞结构的结构图。
图4是FPGA裸片内部硅堆叠连接模块与激励产生电路和激励控制电路之间的连接示意图。
图5是FPGA裸片内部硅一个硅堆叠连接模块内部的各个硅堆叠连接点与激励产生电路和激励控制电路之间的连接示意图。
图6是测试响应分析电路连接多条互连路径的示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种具有互连测试功能的多裸片FPGA，请参考图1，该多裸片FPGA包括从下至上依次层叠设置的基板1、硅连接层2以及层层叠设置在硅连接层2上的FPGA裸片，硅连接层2覆盖所有的FPGA裸片，在实际实现时，该FPGA还包括封装在基板1、硅连接层2和FPGA裸片外部的用于保护各个组件的封装外壳，以及还包括与基板相连的用于信号引出的管脚等，图1中未详细示出这些常规结构。
本申请中的FPGA裸片与常规FPGA裸片有所不同，常规的FPGA裸片内部的逻辑资源模块主要包括CLB、PLBs、BRAM、DSP、PC、IOB等等，每个逻辑资源模块具有一个结构相同的环于该逻辑资源模块分布的互连资源模块(INT)，各个逻辑资源模块之间的水平或垂直连线皆经由INT模块相连。而本申请中的FPGA裸片内部还包括专门设计的硅堆叠连接模块LNK，每个硅堆叠连接模块内包括若干个硅堆叠连接点3，每个硅堆叠连接点3可以根据需要配置为FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，本申请图示以白色圆形表示输入硅堆叠连接点、以黑色圆形表示输出硅堆叠连接点。本申请中的FPGA裸片是将常规FPGA裸片中的某些常规逻辑资源模块替换设置成了硅堆叠连接模块。且根据信号互连需求可以对任意位置的常规逻辑资源模块进行替换，比如针对现有常规的Column-Based的FPGA架构为例，既可以将硅堆叠连接模块设置在CLB所在的行列结构中，也可以将硅堆叠连接模块设置在BRAM所在的行列结构中以得到本申请中的FPGA裸片。
本申请中的FPGA裸片中的每个硅堆叠连接模块也具有一个环于该硅堆叠连接模块分布的互连资源模块，因此本申请中的FPGA裸片的绕线结构可以与常规FPGA裸片保持一致，无需做改变。硅堆叠连接模块与其他各个逻辑资源模块之间的水平或垂直连线皆经由INT模块相连，硅堆叠连接模块LNK直接与其对应的互连资源模块INT中的互连开关相连，是互连线的一部分。硅堆叠连接模块LNK与互连开关之间根据连通度需要可以是全互连或部分互连。
FPGA裸片内部通过内部的逻辑资源模块配置形成裸片功能模块，其内部的输入硅堆叠连接点和输出硅堆叠连接点连接至裸片功能模块，用于与外部的信息交互：裸片功能模块通过输出硅堆叠连接点进行信息输出、通过输入硅堆叠连接点接收信息输入。
本申请中的FPGA裸片还包括与内部硅堆叠连接点3对应的连接点引出端4，FPGA裸片上的硅堆叠连接点3通过重布线层(RDL层)内的顶层金属线5与相应的连接点引出端4相连，也即硅堆叠连接点3和连接点引出端4处于不同平面。连接点引出端4通常根据堆叠互连需要沿着第一方向和第二方向按行列结构布设。另外为了实现更高的连通带宽可以布设多行/多列连接点引出端4，也即每个FPGA裸片中沿着第一方向布设有若干行连接点引出端4，和/或，沿着第二方向布设有若干列连接点引出端4，从而实现多行多列的高效二维级联。沿着每个方向布设多行/多列连接点引出端4时，可以是间隔均匀布设，也可以是随机布设。硅连接层2上还开设有硅通孔6，FPGA裸片上的PAD通过硅连接层2上的硅通孔6连接至基板1，以最终进行信号引出。
多个FPGA裸片均层叠设置在同一个硅连接层2上。这多个FPGA裸片可以在硅连接层2上沿着一维方向排布，也可以在硅连接层2上按照二维堆叠方式排布，也即在水平面上沿着横、纵两个方向排布，这多个FPGA裸片在硅连接层2可以合理布局，根据各个FPGA裸片的形状和面积紧凑排布在硅连接层2上使得整个FPGA的整体面积较小且裸片之间的互连性能较好。
硅连接层2内部布设有跨裸片连线7，不同FPGA裸片中的连接点引出端之间通过硅连接层2内的跨裸片连线7相连，使得每个FPGA裸片内部的输出硅堆叠连接点与其他FPGA裸片内部的输入硅堆叠连接点之间形成互连路径、内部的输入硅堆叠连接点与其他FPGA裸片内部的输出硅堆叠连接点之间形成互连路径，如图2给出了一种示意图。
每个FPGA裸片内部还通过逻辑资源模块配置形成的激励产生电路TPG、测试响应分析电路ORA以及边界扫描细胞结构CELL，FPGA裸片内部用于形成上述结构的逻辑资源模块包括查找表、寄存器、多路选择器以及BRAM中的至少一种。其中，激励产生电路包括计数器、LFSR以及walking-1向量产生器中的至少一种。测试响应分析电路包括异或门、CRC电路以及计数器中的至少一种。
每个边界扫描细胞结构CELL包括数据输入端DATA_IN、数据输出端DATA_OUT、扫描输入端SCAN_IN和扫描输出端SCAN_OUT，每个边界扫描细胞结构分别与一个硅堆叠连接点对应，与输入硅堆叠连接点对应的边界扫描细胞结构的数据输入端DATA_IN连接该输入硅堆叠连接点、数据输出端连接裸片功能模块。与输出硅堆叠连接点对应的边界扫描细胞结构CELL的数据输出端DATA_OUT连接该输出硅堆叠连接点、数据输入端DATA_IN连接裸片功能模块。与输出硅堆叠连接点对应的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输出边界扫描测试链，输出边界扫描测试链中第一个边界扫描细胞结构的扫描输入端连接TPG。与输入硅堆叠连接点对应的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输入边界扫描测试链，输入边界扫描测试链中最后一个边界扫描细胞结构的扫描输出端连接ORA。
其中，如图3所示，每个边界扫描细胞结构CELL包括第一多路选择器MUX1、第二多路选择器MUX2、捕获寄存器S1和更新寄存器S2，捕获寄存器S1和更新寄存器S2均采用D触发器实现。该边界扫描细胞结构的数据输入端DATA_IN连接第一多路选择器MUX1的一个输入端以及第二多路选择器MUX2的一个输入端，该边界扫描细胞结构CELL的扫描输入端SCAN_IN连接第一多路选择器MUX1的另一个输入端，第一多路选择器MUX1的输出端连接捕获寄存器S1的输入端，捕获寄存器S1的输出端连接更新寄存器S2的输入端以及该边界扫描细胞结构的扫描输出端SCAN_OUT，更新寄存器S2的输出端连接第二多路选择器MUX2的另一个输入端，第二多路选择器MUX2的输出端连接该边界扫描细胞结构的数据输出端DATA_OUT。
通常情况下，每个FPGA裸片内部通过逻辑资源模块配置形成若干个激励产生电路TPG以及若干个测试响应分析电路ORA，则FPGA裸片内部还通过逻辑资源模块配置形成激励控制电路TPG CTRL以及测试控制电路ORA CTRL。每个硅堆叠连接模块LNK分别对应若干个激励产生电路TPG以及若干个测试响应分析电路ORA，与该硅堆叠连接模块LNK内部的输出硅堆叠连接点相连的边界扫描细胞结构串联形成多个输出边界扫描测试链，并分别连接至该硅堆叠连接模块对应的多个TPG；与该LNK内部的输入硅堆叠连接点相连的边界扫描细胞结构串联形成多个输入边界扫描测试链，并分别连接至该硅堆叠连接模块对应的多个ORA。FPGA裸片内部的所有激励产生电路TPG的对应控制引脚分别相连并连接至激励控制电路TPG CTR，所有测试响应分析电路ORA的对应控制引脚分别相连并连接至测试控制电路ORACTRL。如图4以FPGA裸片内部包括3个LNK，每个LNK分别对应的2个TPG和2个ORA为例进行示例。
具体的，如图5所示，每个硅堆叠连接模块内部的硅堆叠连接点呈阵列结构排布，硅堆叠连接模块内部包括K1个输入连接点列和K2个输出连接点列，每个输入连接点列中包括成列排布的若干个输入硅堆叠连接点，每个输出连接点列中包括成列排布的若干个输出硅堆叠连接点，输入连接点列和输出连接点列间隔交替排布，通常K1和K2相等，且通常每一列包含相同多个连接点。比如图5以一个硅堆叠连接模块内包括2个输入连接点列和2个输出连接点列、且每一列中包括4个连接点为例。则硅堆叠连接模块对应K2个激励产生电路以及K1个测试响应分析电路，每个输入连接点列分别对应一个测试响应分析电路ORA，每个输出连接点列分别对应一个激励产生电路TPG，每一个输出连接点列中的所有输出硅堆叠连接点相连的边界扫描细胞结构串联形成一个输出边界扫描测试链并连接至该输出连接点列对应的激励产生电路，每一个输入连接点列中的所有输入硅堆叠连接点相连的边界扫描细胞结构串联形成一个输入边界扫描测试链并连接至该输入连接点列对应的测试响应分析电路。基于这种结构，在本申请中，假设多裸片FPGA内部包括D个FPGA裸片，一个FPGA裸片内部包含R个时钟区域，每个时钟区域包含C个硅堆叠连接模块，则整个多裸片FPGA内部共包含D*R*C*K2个激励产生电路以及D*R*C*K1个测试响应分析电路。
基于上述结构，该多裸片FPGA可以通过各个FPGA裸片内部的激励产生电路利用内部的输出边界扫描测试链进行测试激励传输、通过各个FPGA裸片内部的测试响应分析电路利用内部的输入边界扫描测试链进行测试结果捕获从而完成对多裸片FPGA内部所有互连路径的测试。具体的，对于任意的第一FPGA裸片和第二FPGA裸片，以第一FPGA裸片的输出硅堆叠连接点连接至第二FPGA裸片的输入硅堆叠连接点形成的互连路径为例：第一FPGA裸片内的激励产生电路TPG将测试激励通过第一FPGA裸片内的输出边界扫描测试链传输到与各个输出硅堆叠连接点相连的边界扫描细胞结构，测试激励通过互连路径传送到第二FPGA裸片中相应的输入硅堆叠连接点相连的边界扫描细胞结构形成测试结果，测试结果通过第二FPGA裸片内的输入边界扫描测试链传输到第二FPGA裸片内的测试响应分析电路，将各个测试激励实际的测试结果与预期的测试结果进行比较即能实现测试。
第一FPGA裸片与第二FPGA裸片之间可以存在若干条上述这样的互连路径，任意两条互连路径连接至第一FPGA裸片内部的同一个激励产生电路TPG或不同的激励产生电路TPG，同样的，任意两条互连路径连接至第二FPGA裸片内部的同一个测试响应分析电路ORA或不同的测试响应分析电路ORA，因此第一FPGA裸片内一个激励产生电路TPG产生的测试激励形成的测试结果可以被送到同一个第二FPGA裸片的不同测试响应分析电路ORA，同样的，第二FPGA裸片内一个测试响应分析电路ORA可以接收到第一FPGA裸片内多个激励产生电路TPG产生的测试激励所形成的测试结果。
更进一步的，由于每个FPGA裸片会与其他多个FPGA裸片相连，也即上述测试过程中，因此第一FPGA裸片内的一个激励产生电路TPG产生的测试激励会通过互连路径传输给多个第二FPGA裸片，同样的，一个第二FPGA裸片也会接收到来自多个第一FPGA裸片内部的激励产生电路TPG产生的测试激励。因此，第一FPGA裸片内一个激励产生电路TPG产生的测试激励形成的测试结果可以被送到多个不同的第二FPGA裸片的不同测试响应分析电路ORA，同样的，第二FPGA裸片内一个测试响应分析电路ORA可以接收到多个不同的第一FPGA裸片内多个激励产生电路TPG产生的测试激励所形成的测试结果。也即第二FPGA裸片内的测试响应分析电路会接收到若干个不同互连路径对应的测试结果，若干个不同互连路径包括第一FPGA裸片与第二FPGA裸片之间不同硅堆叠连接点之间的互连路径以及第二FPGA裸片与其他FPGA裸片之间的互连路径，不同互连路径中的测试激励来自于同一个激励产生电路或者来自不同的激励产生电路，则测试响应分析电路的电路结构如图6所示。
利用本申请的结构可以对FPGA裸片之间的任意互连路径进行测试，而不受限特定的互连路径结构，实际FPGA裸片之间的互连路径由实际需求决定，不同应用可以实现不同的互连路径。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (8)

1.一种具有互连测试功能的多裸片FPGA，其特征在于，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，所述硅连接层覆盖所有的FPGA裸片；
每个FPGA裸片上包括逻辑资源模块、硅堆叠连接模块以及连接点引出端，所述FPGA裸片内部通过逻辑资源模块配置形成裸片功能模块，每个所述硅堆叠连接模块内包括若干个硅堆叠连接点，每个硅堆叠连接点配置为所述FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，所述FPGA裸片的输入硅堆叠连接点和输出硅堆叠连接点均与内部的裸片功能模块相连；所述硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；所述硅连接层内部布设有跨裸片连线，不同FPGA裸片中的连接点引出端之间通过所述硅连接层内的跨裸片连线相连，使得每个FPGA裸片内部的输出硅堆叠连接点与其他FPGA裸片内部的输入硅堆叠连接点之间形成互连路径、内部的输入硅堆叠连接点与其他FPGA裸片内部的输出硅堆叠连接点之间形成互连路径；
每个所述FPGA裸片内部还包括通过逻辑资源模块配置形成的激励产生电路、测试响应分析电路以及边界扫描细胞结构，每个所述边界扫描细胞结构包括数据输入端、数据输出端、扫描输入端和扫描输出端，每个所述边界扫描细胞结构分别与一个硅堆叠连接点对应，与输入硅堆叠连接点对应的所述边界扫描细胞结构的数据输入端连接所述输入硅堆叠连接点、数据输出端连接裸片功能模块；与输出硅堆叠连接点对应的所述边界扫描细胞结构的数据输出端连接所述输出硅堆叠连接点、数据输入端连接裸片功能模块；与输出硅堆叠连接点相连的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输出边界扫描测试链，所述输出边界扫描测试链中第一个边界扫描细胞结构的扫描输入端连接所述激励产生电路，与输入硅堆叠连接点相连的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输入边界扫描测试链，所述输入边界扫描测试链中最后一个边界扫描细胞结构的扫描输出端连接所述测试响应分析电路；所述多裸片FPGA通过各个FPGA裸片内部的激励产生电路利用内部的输出边界扫描测试链进行测试激励传输、通过各个FPGA裸片内部的测试响应分析电路利用内部的输入边界扫描测试链进行测试结果捕获从而完成对内部所有互连路径的测试，包括：第一FPGA裸片内的激励产生电路将测试激励通过所述第一FPGA裸片内的输出边界扫描测试链传输到与各个输出硅堆叠连接点相连的边界扫描细胞结构，测试激励通过互连路径传送到第二FPGA裸片中相应的输入硅堆叠连接点相连的边界扫描细胞结构形成测试结果，所述测试结果通过所述第二FPGA裸片内的输入边界扫描测试链传输到所述第二FPGA裸片内的测试响应分析电路。
2.根据权利要求1所述的多裸片FPGA，其特征在于，所述FPGA裸片内部通过逻辑资源模块配置形成若干个激励产生电路以及若干个测试响应分析电路，则所述FPGA裸片内部还通过逻辑资源模块配置形成激励控制电路以及测试控制电路，每个硅堆叠连接模块分别对应若干个激励产生电路以及若干个测试响应分析电路，与所述硅堆叠连接模块内部的输出硅堆叠连接点相连的边界扫描细胞结构串联形成若干个输出边界扫描测试链并分别连接至若干个激励产生电路，与所述硅堆叠连接模块内部的输入硅堆叠连接点相连的边界扫描细胞结构串联形成若干个输入边界扫描测试链并分别连接至若干个测试响应分析电路；所述FPGA裸片内部的所有激励产生电路的对应控制引脚分别相连并连接至所述激励控制电路，所有测试响应分析电路的对应控制引脚分别相连并连接至所述测试控制电路。
3.根据权利要求2所述的多裸片FPGA，其特征在于，每个所述硅堆叠连接模块内部的硅堆叠连接点呈阵列结构排布，所述硅堆叠连接模块内部包括K1个输入连接点列和K2个输出连接点列，每个输入连接点列中包括成列排布的若干个输入硅堆叠连接点，每个输出连接点列中包括成列排布的若干个输出硅堆叠连接点，输入连接点列和输出连接点列间隔交替排布；则所述硅堆叠连接模块对应K2个激励产生电路以及K1个测试响应分析电路，每个输入连接点列分别对应一个测试响应分析电路，每个输出连接点列分别对应一个激励产生电路，每一个输出连接点列中的所有输出硅堆叠连接点相连的边界扫描细胞结构串联形成一个输出边界扫描测试链并连接至所述输出连接点列对应的激励产生电路，每一个输入连接点列中的所有输入硅堆叠连接点相连的边界扫描细胞结构串联形成一个输入边界扫描测试链并连接至所述输入连接点列对应的测试响应分析电路。
4.根据权利要求1所述的多裸片FPGA，其特征在于，每个所述边界扫描细胞结构包括第一多路选择器、第二多路选择器、捕获寄存器和更新寄存器，所述边界扫描细胞结构的数据输入端连接所述第一多路选择器的一个输入端以及所述第二多路选择器的一个输入端，所述边界扫描细胞结构的扫描输入端连接所述第一多路选择器的另一个输入端，所述第一多路选择器的输出端连接所述捕获寄存器的输入端，所述捕获寄存器的输出端连接所述更新寄存器的输入端以及所述边界扫描细胞结构的扫描输出端，所述更新寄存器的输出端连接所述第二多路选择器的另一个输入端，所述第二多路选择器的输出端连接所述边界扫描细胞结构的数据输出端。
5.根据权利要求1所述的多裸片FPGA，其特征在于，所述第二FPGA裸片内的测试响应分析电路接收到若干个不同互连路径对应的测试结果，所述若干个不同互连路径包括所述第一FPGA裸片与第二FPGA裸片之间不同硅堆叠连接点之间的互连路径以及所述第二FPGA裸片与其他FPGA裸片之间的互连路径，不同互连路径中的测试激励来自于同一个激励产生电路或者来自不同的激励产生电路。
6.根据权利要求1-5任一所述的多裸片FPGA，其特征在于，每个所述FPGA裸片内部用于配置形成激励产生电路、测试响应分析电路以及边界扫描细胞结构的逻辑资源模块包括查找表、寄存器、多路选择器以及BRAM中的至少一种。
7.根据权利要求1-5任一所述的多裸片FPGA，其特征在于，每个FPGA裸片内的激励产生电路包括计数器、LFSR以及walking-1向量产生器中的至少一种。
8.根据权利要求1-5任一所述的多裸片FPGA，其特征在于，每个FPGA裸片内的测试响应分析电路包括异或门、CRC电路以及计数器中的至少一种。
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