CN111722089B - 基于层次化测试向量的高效测试方法 - Google Patents

Abstract

本申请公开了一种基于层次化测试向量的高效测试方法，涉及芯片测试技术领域，该方法将待测试的互连路径分成多个层次结构，针对各个层次结构生成测试序列，每个层次结构中对应上一个层次结构中同一个结构单元的各个测试向量作为一个测试组依次串行移位，该方法按照互连路径的层次对应生成层次化的测试序列，可以在保证全覆盖测试的基础上大大降低测试序列的数量，从而加快测试速度、提高测试效率，尤其适用于多裸片FPGA这种内含大量互连路径的结构。

Description

基于层次化测试向量的高效测试方法

技术领域

本发明涉及芯片测试技术领域，尤其是一种基于层次化测试向量的高效测试方法。

背景技术

在芯片制作领域，为了保证芯片的功能正常，在芯片封装时需要选取测试好的部件进行封装，同时在封装完成后，仍需测试芯片内部连线的正确性，确保封装后的芯片功能正常。目前主流的测试方法是利用walking-1算法(串行移位方式，或者也叫走步算法)生成测试向量进行测试，但随着新型应用对芯片需求的不断提高，芯片规模越来越大、结构也越来越复杂，内部连线通常较多，这种测试方法的效率较低。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于层次化测试向量的高效测试方法，该方法包括：将待测试的互连路径分为K个不同的层次结构，K≥2，第一个层次结构包括若干个第一结构单元，第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元，k为参数且2≤k≤K，第K个层次结构中的每个结构单元为一条互连路径；

激励产生电路针对各个层次结构生成测试序列，各个测试序列的总序列长度相同且均与待测试的互连路径的总数相等，针对第一个层次结构产生H₁个测试序列且每个测试序列中包括H₁个测试向量，H₁个测试序列内部的H₁个测试向量依次串行移位；针对第k个层次结构产生H_k个测试序列、H_k个测试序列中对应于同一个第k-1结构单元的各个测试向量依次串行移位；激励产生电路共产生

个测试序列并对产生的每个测试序列进行测试激励传输从而对待测试的互连路径进行测试。

其进一步的技术方案为，第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同或不同，则针对第k个层次结构产生的测试序列的数量为H_k＝max(A_k-1)，其中，A_k-1表示第k-1个层次结构中的各个第k-1结构单元分别包括的第k结构单元的数量，max(A_k-1)表示取A_k-1的各个值中的最大值。

其进一步的技术方案为，当第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同时，针对第k个层次结构产生的H_k个测试序列中每个测试序列分别包括H_k×H_k-1个测试向量形成H_k-1个测试组，每个测试组分别对应第k-1个层次结构中的一个第k-1结构单元，每个测试组中包括H_k个测试向量且各个测试组中的H_k个测试向量均相同。

其进一步的技术方案为，若干个激励产生电路获取相同的总控制逻辑，每个激励产生电路对应一个层次结构参数，层次结构参数包括K个参数编号，各个激励产生电路对应的层次结构参数不同；各个激励产生电路根据自身的层次结构参数以及获取到的总控制逻辑循环遍历并产生共

个测试序列。

其进一步的技术方案为，待测试的互连路径为多裸片FPGA内部的互连路径，激励产生电路位于多裸片FPGA内部，多裸片FPGA包括基板、层叠设置在基板上的硅连接层以及层叠设置在硅连接层上的若干个FPGA裸片，硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片上包括逻辑资源模块、硅堆叠连接模块以及连接点引出端，每个硅堆叠连接模块内包括若干个硅堆叠连接点，硅堆叠连接点配置为FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；硅连接层内部布设有跨裸片连线，不同FPGA裸片中的连接点引出端之间通过硅连接层内的跨裸片连线相连；

每个FPGA裸片内部还通过逻辑资源模块配置形成有JTAG边界扫描链以及激励产生电路，JTAG边界扫描链连接至各个输入硅堆叠连接点和输出硅堆叠连接点，激励产生电路通过内置的JTAG边界扫描链将产生的每个测试序列传输到各个输入硅堆叠连接点从而实现对互连路径的激励传输。

其进一步的技术方案为，多裸片FPGA内部包括D个FPGA裸片，每个FPGA裸片内部均包括R个时钟域，每个时钟域内共包括C列输入硅堆叠连接点，每列输入硅堆叠连接点对应M个激励产生电路，每个激励产生电路对应连接N个输入硅堆叠连接点；则多裸片FPGA中的所有互连路径共形成五个不同的层次结构且多裸片FPGA内部的激励产生电路共产生D+R+C+M+N个测试序列。

其进一步的技术方案为，多裸片FPGA内部的每个激励产生电路获取相同的总控制逻辑，多裸片FPGA内部的每个激励产生电路的层次结构参数包括D_VAL、R_VAL、C_VAL、M_VAL、N_VAL，其中，D_VAL表示激励产生电路所在的FPGA裸片的裸片编号，R_VAL表示激励产生电路所在时钟域的时钟域编号，C_VAL表示激励产生电路所在列的列编号，M_VAL表示激励产生电路所在行的行编号，N_VAL表示激励产生电路对应的输入硅堆叠连接点的数量；各个激励产生电路根据自身的层次结构参数以及获取到的总控制逻辑循环遍历并产生共D+R+C+M+N个测试序列。

其进一步的技术方案为，针对第一个层次结构产生D个测试序列且每个测试序列包括D个R×C×M×N位的测试向量，第i个测试序列中的第i个测试向量的R×C×M×N位均为1、其余D-1个测试向量的R×C×M×N位均为0，i为参数且1≤i≤D；

针对第二个层次结构产生R个测试序列且每个测试序列包括D×R个C×M×N位的测试向量，每R个C×M×N位的测试向量形成一个测试组对应第一层次结构中的一个结构单元；对于R个测试序列中的同一个测试组中的R个测试向量，第j个测试序列中的第j个测试向量的C×M×N位均为1、其余R-1个测试向量的C×M×N位均为0，j为参数且1≤j≤R；

针对第三个层次结构产生C个测试序列且每个测试序列包括D×R×C个M×N位的测试向量，每C个M×N位的测试向量形成一个测试组对应第二层次结构中的一个结构单元；对于C个测试序列中的同一个测试组中的C个测试向量，第m个测试序列中的第m个测试向量的M×N位均为1、其余C-1个测试向量的M×N位均为0，m为参数且1≤m≤C；

针对第四个层次结构产生M个测试序列且每个测试序列包括D×R×C×M个N位的测试向量，每M个N位的测试向量形成一个测试组对应第三层次结构中的一个结构单元；对于M个测试序列中的同一个测试组中的M个测试向量，第n个测试序列中的第n个测试向量的N位均为1、其余M-1个测试向量的N位均为0，n为参数且1≤n≤M；

针对第五个层次结构产生N个测试序列且每个测试序列包括D×R×C×M×N个一位的测试向量，每N个一位的测试向量形成一个测试组对应第四层次结构中的一个结构单元；对于N个测试序列中的同一个测试组中的N个测试向量，第p个测试序列中的第p个测试向量为1、其余N-1个测试向量的为0，p为参数且1≤p≤N。

本发明的有益技术效果是：

本申请提供了一种基于层次化测试向量的高效测试方法，该方法将待测试的互连路径分层次，按照互连路径的层次对应生成层次化的测试序列，可以在保证全覆盖测试的基础上大大降低测试序列的数量，从而加快测试速度、提高测试效率，尤其适用于多裸片FPGA这种内含大量互连路径的结构中。

附图说明

图1是本申请中互连路径的一种层次划分示意图。

图2是基于图1所示的层次划分示意图对应生成的测试序列的示意图。

图3是另一种层次划分示意图对应生成的测试序列的示意图。

图4是该方法应用于多裸片FPGA中时多裸片FPGA的结构示意图。

图5是多裸片FPGA中FPGA裸片内部的JTAG边界扫描链中每个CELL的结构示意图。

图6是多裸片FPGA使用本申请的测试方法时内置的TPG的输入输出参数示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请提供了一种基于层次化测试向量的高效测试方法，该方法基于激励产生电路(TPG)产生层次化的测试向量对待测试的互连路径进行测试，不同于常规的walking-1算法产生的测试向量，这种层次化的测试向量可以在保证100％测试的覆盖率的基础上减少测试向量从而加快测试速度、提高测试效率，本申请的做法是：

1、根据待测试的互连路径所属的电路结构将待测试的互连路径分层次，所有待测试的互连路径共形成K个不同的层次结构，K≥2。每个层次结构中包括若干个并列的结构单元，而且不同的层次结构之间互相包含嵌套，第一个层次结构包括若干个第一结构单元，第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元，k为参数且2≤k≤K，也即下一个层次结构是对上一个层次结构中的每个结构单元继续分层得到的。第K个层次结构中的每个结构单元为一条互连路径，所以实际各个层次结构中的各个结构单元都包含若干个互连路径，每个第k-1结构单元包含其所包括的所有第k结构单元中的互连路径，且每个层次结构中所有结构单元包含的互连路径之和相等即为待测试的互连路径的总数。

请参考图1所示的层次结构示意图，假设共有24条待测试的互连路径，图1以K＝3为例进行分层如下：第一个层次结构包括4个第一结构单元。四个第一结构单元各自包含的第二结构单元的数量相同分别包含两个第二结构单元，因此第二个层次结构共包含8个第二结构单元。8个第二结构单元各自分层形成第三层次结构，且每个第二结构单元包含的第三结构单元的数量相同均包含3个第三结构单元，因此第三层次结构共包含24个第三结构单元。每个第三结构单元为一条互连路径，因此第三层次结构即包括24条互连路径。第二层次结构中，第二结构单元1即包括其包含的3个第三结构单元也即包含3条互连路径，第二结构单元2也包括其包含的3个第三结构路径也即包含3条互连路径，依次类推，因此第二层次结构的8个第二结构单元总共也包含24条互连路径。在第一层次结构中，第一结构单元1包括其包含的2个第二结构单元即包括6条互连路径，第一结构单元2包括其包含的2个第二结构单元即包括6条互连路径，依次类推，因此第一层次结构的4个第一结构单元总共也包含24条互连路径。

在图1所示的举例中，第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量均相同，但实际每个第k-1结构单元包括的第k结构单元的数量也可以不同，比如：图1中第一结构单元1包括2个第二结构单元、第一结构单元2包括3个第二结构单元、第一结构单元3包括2个第二结构单元、第一结构单元4包括4个第二结构单元。

进一步可选的，每个第k-1结构单元可以不包括第k结构单元，而直接包括若干个第k+1结构单元，比如在图1所示的举例中，第一结构单元2不包括第二结构单元，其余不变，则此时第二个层次结构仅有6个第二结构单元，但第一结构单元2仍然包含了6个第三结构单元。

2、激励产生电路针对各个层次结构生成测试序列，各个测试序列的总序列长度相同且均与待测试的互连路径的总数相等，比如在上述图1的举例中，当包含24条待测试的互连路径时，生成的每个测试序列的总序列长度均为24位。

针对第一个层次结构产生H₁个测试序列且每个测试序列中包括H₁个测试向量，每个测试序列中包括的测试向量的数量通常即为第一个层次结构中的第一结构单元的数量，每个测试向量对应一个第一结构单元，每个测试向量包括若干位且包括的位数为该测试向量对应的第一结构单元包含的互连路径的数量，因此同一个测试序列中的各个测试向量的位数相等或不等。比如在图1所示的举例中，针对第一个层次结构生成4个测试序列，如图2所示，每一行即表示一个测试序列，每个测试序列包括4个测试向量，每个测试向量包括6位。H₁个测试序列内部的H₁个测试向量依次串行移位，也即在H₁个测试序列中的第q个测试序列中，第q个测试序列中的第q个测试向量各位均为1，其余各个测试向量各位均为0，q为参数且1≤q≤H₁，也即如图2所示，在第1个测试序列中第一个测试向量的6位均为1、其余三个测试向量的6位均为0，在第2个测试序列中第二个测试向量的6位均为1、其余三个测试向量的6位均为0，依次类推。

对于参数2≤k≤K，针对第k个层次结构产生H_k个测试序列，H_k＝max(A_k-1)，其中，A_k-1表示第k-1个层次结构中的各个第k-1结构单元分别包括的第k结构单元的数量，max(A_k-1)表示取A_k-1的各个值中的最大值。当各个第k-1结构单元分别包括的第k结构单元的数量相等时，H_k即为每个第k-1结构单元包括的第k结构单元的数量，比如在图1所示的分层结构中，H₂即为2，H₃即为3。当各个第k-1结构单元分别包括的第k结构单元的数量不等时，H_k即为包括的第k结构单元的数量最多的第k-1结构单元包含的第k结构单元的数量，比如当图1中第一结构单元1包括2个第二结构单元、第一结构单元2包括3个第二结构单元、第一结构单元3包括2个第二结构单元、第一结构单元4包括4个第二结构单元，此时H₂即为4。

在针对第k个层次结构产生的H_k个测试序列中，每个测试序列包括H_k-1个测试组，每个测试组对应一个第k-1结构单元，每个测试组中包括若干个测试向量，每个测试组中包括的测试向量与该测试组对应的第k-1结构单元包括的第k结构单元的数量的相等，因此各个测试组中包括的测试向量的数量相等或不等，每个测试组中的各个测试向量包括若干位，同样的，每个测试向量包括的位数与其对应的一个第k结构单元包含的互连路径的数量相等，因此各个测试向量的位数相等或不等。比如参考图2，在图1所示的结构中，第二个层次结构产生的每个测试序列包括4个测试组，每个测试组对应一个第一结构单元，由于每个第一结构单元对应2个第二结构单元，因此每个测试组包括2个测试向量，每个测试向量对应一个第二结构单元，由于每个第二结构单元均包括3条互连路径，因此每个测试向量包括的位数相等为三位。

H_k个测试序列中同一个测试组中的各个测试向量依次串行移位，这里分两种情况说明：

(1)当各个第k-1结构单元分别包括的第k结构单元的数量相等时，在这种情况中，针对第k个层次结构产生的H_k个测试序列中每个测试序列分别包括H_k×H_k-1个测试向量形成H_k-1个测试组，每个测试组分别对应第k-1个层次结构中的一个第k-1结构单元，每个测试组中包括H_k个测试向量且各个测试组中的H_k个测试向量均相同，也即如图2所示时，此时每个测试组中的H_k个测试向量恰好可以在H_k个测试序列中依次串行移位，如第一个层次结构所示，比如在图2中，第一个测试序列中的第一个测试向量的三位均为1、第二个测试向量的三位均为0，第二个测试序列中的第一个测试向量的三位均为0、第二个测试向量的三位均为1。

(2)当各个第k-1结构单元分别包括的第k结构单元的数量不等时，部分测试组包括的测试向量的数量小于H_k，此时该测试组中的各个测试向量只需利用部分测试序列即可完成串行移位，此时H_k个测试序列中与该测试组中测试向量数量相等的若干个测试序列中该测试组的各个测试向量依次串行移位、剩余测试序列中该测试组置为0。比如图3所示，H_k取值为3，但对应于第一结构单元1、第一结构单元3和第一结构单元4的测试组中均仅包括两个测试向量，则对于对应第一结构单元1的测试组，其中两个测试序列中该测试组的两个测试向量依次串行移位，剩余一个测试序列中该测试组的两个测试向量种各位均置为0。

3、基于上述层次化划分以及向量生成方式，激励产生电路针对待测试的互连路径共产生

个测试序列，并对产生的每个测试序列进行测试激励传输从而对待测试的互连路径进行测试。请参考图2和3，层次划分不同时，产生的测试序列不相同，但采用本申请这种方法生成的

个测试序列可以保证任意两条互连路径的信号间都曾有不同值以检测各互连路径是否存在短路，同时每条互连路径都曾有1和0两值以检测该条互连路径是否断路，从而可以满足测试需要切保证测试覆盖率可达到100％，且相较于常规walking-1算法大大减小了测试序列数量，比如以24条互连路径为例，按照常规walking-1算法需要24个测试序列，而采用如图2所示的划分方式时则只需9个测试序列。

通常由多个激励产生电路共同产生上述数量的测试序列，这若干个激励产生电路获取相同的总控制逻辑，每个激励产生电路对应一个层次结构参数，层次结构参数包括K个参数编号，K个参数编号分别对应K个层次结构，每个参数编号表示该激励产生电路在该层次结构中对应的编号，各个激励产生电路对应的层次结构参数不同；各个激励产生电路根据自身的层次结构参数以及获取到的总控制逻辑循环遍历并产生共

个测试序列，具体的：各个激励产生电路根据总控制逻辑依次对各个层次结构进行循环遍历，在对某一个层次结构进行循环遍历时，各个激励产生电路根据参数编号依次针对不同测试向量生成各位全为1，其余各位自动补0。

本申请的这种方法尤其适用于多裸片FPGA这种内含互连路径较多的场景中，则待测试的互连路径为多裸片FPGA内部的互连路径，激励产生电路位于多裸片FPGA内部。请参考图4，该多裸片FPGA包括从下至上依次层叠设置的基板1、硅连接层2以及层叠设置在硅连接层2上的FPGA裸片，硅连接层2覆盖所有的FPGA裸片，在实际实现时，该多裸片FPGA还包括封装在基板1、硅连接层2和FPGA裸片外部的用于保护各个组件的封装外壳，以及还包括与基板相连的用于信号引出的管脚等，图1中未详细示出这些常规结构。

本申请中的FPGA裸片与常规FPGA裸片有所不同，常规的FPGA裸片内部的逻辑资源模块主要包括CLB、PLBs、BRAM、DSP、PC、IOB等等，每个逻辑资源模块具有一个结构相同的环于该逻辑资源模块分布的互连资源模块(INT)，各个逻辑资源模块之间的水平或垂直连线皆经由INT模块相连。而本申请中的FPGA裸片内部还包括专门设计的硅堆叠连接模块LNK，每个硅堆叠连接模块内包括若干个硅堆叠连接点3，每个硅堆叠连接点3可以根据需要配置为FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，本申请图示以白色圆形表示输入硅堆叠连接点、以黑色圆形表示输出硅堆叠连接点。本申请中的FPGA裸片是将常规FPGA裸片中的某些常规逻辑资源模块替换设置成了硅堆叠连接模块。且根据信号互连需求可以对任意位置的常规逻辑资源模块进行替换，比如针对现有常规的Column-Based的FPGA架构为例，既可以将硅堆叠连接模块设置在CLB所在的行列结构中，也可以将硅堆叠连接模块设置在BRAM所在的行列结构中以得到本申请中的FPGA裸片。

本申请中的FPGA裸片中的每个硅堆叠连接模块也具有一个环于该硅堆叠连接模块分布的互连资源模块，因此本申请中的FPGA裸片的绕线结构可以与常规FPGA裸片保持一致，无需做改变。硅堆叠连接模块与其他各个逻辑资源模块之间的水平或垂直连线皆经由INT模块相连，硅堆叠连接模块LNK直接与其对应的互连资源模块INT中的互连开关相连，是互连线的一部分。硅堆叠连接模块LNK与互连开关之间根据连通度需要可以是全互连或部分互连。

FPGA裸片内部通过内部的逻辑资源模块配置形成裸片功能模块，其内部的输入硅堆叠连接点和输出硅堆叠连接点连接至裸片功能模块，用于与外部的信息交互：裸片功能模块通过输出硅堆叠连接点进行信息输出、通过输入硅堆叠连接点接收信息输入。

本申请中的FPGA裸片还包括与内部硅堆叠连接点3对应的连接点引出端4，FPGA裸片上的硅堆叠连接点3通过重布线层(RDL层)内的顶层金属线5与相应的连接点引出端4相连，也即硅堆叠连接点3和连接点引出端4处于不同平面。连接点引出端4通常根据堆叠互连需要沿着第一方向和第二方向按行列结构布设。另外为了实现更高的连通带宽可以布设多行/多列连接点引出端4，也即每个FPGA裸片中沿着第一方向布设有若干行连接点引出端4，和/或，沿着第二方向布设有若干列连接点引出端4，从而实现多行多列的高效二维级联。沿着每个方向布设多行/多列连接点引出端4时，可以是间隔均匀布设，也可以是随机布设。硅连接层2上还开设有硅通孔6，FPGA裸片上的PAD通过硅连接层2上的硅通孔6连接至基板1，以最终进行信号引出。

多个FPGA裸片均层叠设置在同一个硅连接层2上。这多个FPGA裸片可以在硅连接层2上沿着一维方向排布，也可以在硅连接层2上按照二维堆叠方式排布，也即在水平面上沿着横、纵两个方向排布，这多个FPGA裸片在硅连接层2可以合理布局，根据各个FPGA裸片的形状和面积紧凑排布在硅连接层2上使得整个FPGA的整体面积较小且裸片之间的互连性能较好。硅连接层2内部布设有跨裸片连线7，不同FPGA裸片中的连接点引出端之间通过硅连接层2内的跨裸片连线7相连。

每个FPGA裸片内部通过逻辑资源模块配置形成JTAG边界扫描链以及激励产生电路TPG，通常还配置形成测试响应分析电路ORA。JTAG边界扫描链连接至裸片内的各个输入硅堆叠连接点和输出硅堆叠连接点，激励产生电路通过内置的JTAG边界扫描链将产生的每个测试序列传输到各个输入硅堆叠连接点从而实现对互连路径的激励传输，通常在每个裸片内部设置多个激励产生电路TPG。FPGA裸片内部用于形成上述结构的逻辑资源模块包括查找表、寄存器、多路选择器以及BRAM中的至少一种。其中，JFPGA裸片内部的JTAG边界扫描链包括若干个依次串联的边界扫描细胞结构，每个边界扫描细胞结构CELL包括数据输入端DATA_IN、数据输出端DATA_OUT、扫描输入端SCAN_IN和扫描输出端SCAN_OUT，每个边界扫描细胞结构分别与一个硅堆叠连接点对应，与输入硅堆叠连接点对应的边界扫描细胞结构的数据输入端DATA_IN连接该输入硅堆叠连接点、数据输出端连接裸片功能模块。与输出硅堆叠连接点对应的边界扫描细胞结构CELL的数据输出端DATA_OUT连接该输出硅堆叠连接点、数据输入端DATA_IN连接裸片功能模块。与输出硅堆叠连接点对应的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输出边界扫描测试链，输出边界扫描测试链中第一个边界扫描细胞结构的扫描输入端连接TPG。与输入硅堆叠连接点对应的边界扫描细胞结构之间通过扫描输入端和扫描输出端依次串联形成输入边界扫描测试链，输入边界扫描测试链中最后一个边界扫描细胞结构的扫描输出端连接ORA。

其中，如图5所示，每个边界扫描细胞结构CELL包括第一多路选择器MUX1、第二多路选择器MUX2、捕获寄存器S1和更新寄存器S2，捕获寄存器S1和更新寄存器S2均采用D触发器实现。该边界扫描细胞结构的数据输入端DATA_IN连接第一多路选择器MUX1的一个输入端以及第二多路选择器MUX2的一个输入端，该边界扫描细胞结构CELL的扫描输入端SCAN_IN连接第一多路选择器MUX1的另一个输入端，第一多路选择器MUX1的输出端连接捕获寄存器S1的输入端，捕获寄存器S1的输出端连接更新寄存器S2的输入端以及该边界扫描细胞结构的扫描输出端SCAN_OUT，更新寄存器S2的输出端连接第二多路选择器MUX2的另一个输入端，第二多路选择器MUX2的输出端连接该边界扫描细胞结构的数据输出端DATA_OUT。

在多裸片FPGA的场景下，待测试的互连路径包括裸片内部的互连路径以及裸片之间通过硅连接层形成的互连路径，该场景下，假设多裸片FPGA内部包括D个FPGA裸片，每个FPGA裸片内部均包括R个时钟域，每个时钟域内共包括C列输入硅堆叠连接点，每列输入硅堆叠连接点对应M个激励产生电路，每个激励产生电路对应连接N个输入硅堆叠连接点。则以每个第k-1结构单元包括的第k结构单元的数量均相同为例，该多裸片FPGA中的所有互连路径通常共形成五个不同的层次结构，则：

(1)针对第一个层次结构产生D个测试序列且每个测试序列包括D个R×C×M×N位的测试向量，每个测试向量对应一个FPGA裸片，第i个测试序列中的第i个测试向量的R×C×M×N位均为1、其余D-1个测试向量的R×C×M×N位均为0，i为参数且1≤i≤D。

(2)针对第二个层次结构产生R个测试序列且每个测试序列包括D×R个C×M×N位的测试向量，每R个C×M×N位的测试向量形成一个测试组对应第一层次结构中的一个结构单元，每个测试向量对应FPGA裸片内部的一个时钟域，每R个测试向量对应一个FPGA裸片；对于R个测试序列中的同一个测试组中的R个测试向量，第j个测试序列中的第j个测试向量的C×M×N位均为1、其余R-1个测试向量的C×M×N位均为0，j为参数且1≤j≤R。

(3)针对第三个层次结构产生C个测试序列且每个测试序列包括D×R×C个M×N位的测试向量，每C个M×N位的测试向量形成一个测试组对应第二层次结构中的一个结构单元，每个测试向量对应一个时钟域内的一列，每C个测试向量对应一个时钟域；对于C个测试序列中的同一个测试组中的C个测试向量，第m个测试序列中的第m个测试向量的M×N位均为1、其余C-1个测试向量的M×N位均为0，m为参数且1≤m≤C；

(4)针对第四个层次结构产生M个测试序列且每个测试序列包括D×R×C×M个N位的测试向量，每M个N位的测试向量形成一个测试组对应第三层次结构中的一个结构单元；对于M个测试序列中的同一个测试组中的M个测试向量，第n个测试序列中的第n个测试向量的N位均为1、其余M-1个测试向量的N位均为0，n为参数且1≤n≤M；

(5)针对第五个层次结构产生N个测试序列且每个测试序列包括D×R×C×M×N个一位的测试向量，每N个一位的测试向量形成一个测试组对应第四层次结构中的一个结构单元；对于N个测试序列中的同一个测试组中的N个测试向量，第p个测试序列中的第p个测试向量为1、其余N-1个测试向量的为0，p为参数且1≤p≤N。

在这种场景中，如图6所示，每个激励产生电路的层次结构参数即包括D_VAL、R_VAL、C_VAL、M_VAL、N_VAL，其中，D_VAL表示激励产生电路所在的FPGA裸片的裸片编号，R_VAL表示激励产生电路所在时钟域的时钟域编号，C_VAL表示激励产生电路所在列的列编号，M_VAL表示激励产生电路所在行的行编号，N_VAL表示激励产生电路对应的输入硅堆叠连接点的数量。每个层次结构参数的编号通常从1开始依次编号，比如第一个FPGA裸片中第一个时钟域的第一列中第一个激励产生电路对应的8个输入硅堆叠连接点，则该TPG的层次结构参数为D_VAL＝1、R_VAL＝1、C_VAL＝1、M_VAL＝1、N_VAL＝8。则多裸片FPGA内部的各个激励产生电路根据自身的层次结构参数以及获取到的相同的总控制逻辑循环遍历并产生共D+R+C+M+N个测试序列，如图6中，MODE和WALK_VAL表示总控制逻辑，TPG通过OUT_VAL输出测试序列，而常规的walking-1算法则需要产生D×R×C×M×N个测试序列。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (8)

1.一种基于层次化测试向量的高效测试方法，其特征在于，所述方法包括：根据待测试的互连路径所属的电路结构将待测试的互连路径分为K个不同的层次结构，K≥2，第一个层次结构包括若干个第一结构单元，第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元，k为参数且2≤k≤K，第K个层次结构中的每个结构单元为一条互连路径；

激励产生电路针对各个层次结构生成测试序列，各个测试序列的总序列长度相同且均与待测试的互连路径的总数相等，针对第一个层次结构产生H₁个测试序列且每个测试序列中包括H₁个测试向量，H₁个测试序列内部的H₁个测试向量依次串行移位；针对第k个层次结构产生H_k个测试序列、H_k个测试序列中对应于同一个第k-1结构单元的各个测试向量依次串行移位；所述激励产生电路共产生

个测试序列并对产生的每个测试序列进行测试激励传输从而对待测试的互连路径进行测试。

2.根据权利要求1所述的高效测试方法，其特征在于，第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同或不同，则针对第k个层次结构产生的测试序列的数量为H_k＝max(A_k-1)，其中，A_k-1表示第k-1个层次结构中的各个第k-1结构单元分别包括的第k结构单元的数量，max(A_k-1)表示取A_k-1的各个值中的最大值。

3.根据权利要求2所述的高效测试方法，其特征在于，当第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同时，针对第k个层次结构产生的H_k个测试序列中每个测试序列分别包括H_k×H_k-1个测试向量形成H_k-1个测试组，每个测试组分别对应第k-1个层次结构中的一个第k-1结构单元，每个测试组中包括H_k个测试向量且各个测试组中的H_k个测试向量均相同。

4.根据权利要求1所述的高效测试方法，其特征在于，若干个激励产生电路获取相同的总控制逻辑，每个激励产生电路对应一个层次结构参数，所述层次结构参数包括K个参数编号，各个激励产生电路对应的层次结构参数不同；各个所述激励产生电路根据自身的层次结构参数以及获取到的所述总控制逻辑循环遍历并产生共

个测试序列。

5.根据权利要求1-4任一所述的高效测试方法，其特征在于，待测试的互连路径为多裸片FPGA内部的互连路径，所述激励产生电路位于所述多裸片FPGA内部，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，所述硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片上包括逻辑资源模块、硅堆叠连接模块以及连接点引出端，每个所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述硅堆叠连接点配置为所述FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点，所述硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；所述硅连接层内部布设有跨裸片连线，不同FPGA裸片中的连接点引出端之间通过所述硅连接层内的跨裸片连线相连；

每个FPGA裸片内部还通过逻辑资源模块配置形成有JTAG边界扫描链以及所述激励产生电路，所述JTAG边界扫描链连接至各个输入硅堆叠连接点和输出硅堆叠连接点，所述激励产生电路通过内置的JTAG边界扫描链将产生的每个测试序列传输到各个输入硅堆叠连接点从而实现对互连路径的激励传输。

6.根据权利要求5所述的高效测试方法，其特征在于，所述多裸片FPGA内部包括D个FPGA裸片，每个FPGA裸片内部均包括R个时钟域，每个时钟域内共包括C列输入硅堆叠连接点，每列输入硅堆叠连接点对应M个激励产生电路，每个激励产生电路对应连接N个输入硅堆叠连接点；则所述多裸片FPGA中的所有互连路径共形成五个不同的层次结构且所述多裸片FPGA内部的激励产生电路共产生D+R+C+M+N个测试序列。

7.根据权利要求6所述的高效测试方法，其特征在于，所述多裸片FPGA内部的每个激励产生电路获取相同的总控制逻辑，所述多裸片FPGA内部的每个激励产生电路的层次结构参数包括D_VAL、R_VAL、C_VAL、M_VAL、N_VAL，其中，D_VAL表示所述激励产生电路所在的FPGA裸片的裸片编号，R_VAL表示所述激励产生电路所在时钟域的时钟域编号，C_VAL表示所述激励产生电路所在列的列编号，M_VAL表示所述激励产生电路所在行的行编号，N_VAL表示所述激励产生电路对应的输入硅堆叠连接点的数量；各个所述激励产生电路根据自身的层次结构参数以及获取到的所述总控制逻辑循环遍历并产生共D+R+C+M+N个测试序列。

8.根据权利要求6所述的高效测试方法，其特征在于，

针对第一个层次结构产生D个测试序列且每个测试序列包括D个R×C×M×N位的测试向量，第i个测试序列中的第i个测试向量的R×C×M×N位均为1、其余D-1个测试向量的R×C×M×N位均为0，i为参数且1≤i≤D；

针对第二个层次结构产生R个测试序列且每个测试序列包括D×R个C×M×N位的测试向量，每R个C×M×N位的测试向量形成一个测试组对应第一层次结构中的一个结构单元；对于R个测试序列中的同一个测试组中的R个测试向量，第j个测试序列中的第j个测试向量的C×M×N位均为1、其余R-1个测试向量的C×M×N位均为0，j为参数且1≤j≤R；

针对第三个层次结构产生C个测试序列且每个测试序列包括D×R×C个M×N位的测试向量，每C个M×N位的测试向量形成一个测试组对应第二层次结构中的一个结构单元；对于C个测试序列中的同一个测试组中的C个测试向量，第m个测试序列中的第m个测试向量的M×N位均为1、其余C-1个测试向量的M×N位均为0，m为参数且1≤m≤C；

针对第四个层次结构产生M个测试序列且每个测试序列包括D×R×C×M个N位的测试向量，每M个N位的测试向量形成一个测试组对应第三层次结构中的一个结构单元；对于M个测试序列中的同一个测试组中的M个测试向量，第n个测试序列中的第n个测试向量的N位均为1、其余M-1个测试向量的N位均为0，n为参数且1≤n≤M；

针对第五个层次结构产生N个测试序列且每个测试序列包括D×R×C×M×N个一位的测试向量，每N个一位的测试向量形成一个测试组对应第四层次结构中的一个结构单元；对于N个测试序列中的同一个测试组中的N个测试向量，第p个测试序列中的第p个测试向量为1、其余N-1个测试向量的为0，p为参数且1≤p≤N。

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