CN111722096B - 一种具有内建测试电路的通用结构的硅连接层 - Google Patents

Abstract

本申请公开了一种具有内建测试电路的通用结构的硅连接层，涉及半导体技术领域，该硅连接层表面布设若干个硅连接层输入连接点和硅连接层输出连接点，硅连接层内部布设有JTAG控制逻辑和边界扫描测试链以形成测试电路，边界扫描测试链内部包括依次串联后连接到JTAG控制逻辑的若干个边界扫描细胞结构，每个边界扫描细胞结构连接相应的连接点；JTAG控制逻辑通过边界扫描测试链即可以完成测试激励传输以及测试结果捕获，可以实现对硅连接层的测试以在装配前对硅连接层进行快速筛选，保证后期可以采用功能正常的硅连接层与裸片组装形成正常的多裸片硅堆叠互连结构，以保证生产良率。

Description

一种具有内建测试电路的通用结构的硅连接层

技术领域

本发明涉及半导体技术领域，尤其是一种具有内建测试电路的通用结构的硅连接层。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。

目前也有部分专利提出了通过硅堆叠互连技术(SSI)来进行芯片互连设计的方法，在这过程中需要使用到硅连接层来实现裸片的信号互连，但实际生产中往往出现装配以后发现硅连接层功能异常导致整个FPGA受影响的情况，生产良率难以保证。

发明内容

本发明人针对上述问题及技术需求，提出了一种具有内建测试电路的通用结构的硅连接层，该硅连接层的表面预置有若干个连接点，包括硅连接层输入连接点和硅连接层输出连接点，硅连接层内部布设有连通在硅连接层输入连接点与相应的硅连接层输出连接点之间的信号通路结构；

硅连接层内部布设有JTAG控制逻辑和若干个边界扫描细胞结构，每个边界扫描细胞结构包括数据输入端、数据输出端、扫描输入端和扫描输出端，每个边界扫描细胞结构分别与一个连接点对应且连接在连接点与相应的信号通路结构之间，与硅连接层输入连接点对应的边界扫描细胞结构的数据输入端连接硅连接层输入连接点、数据输出端连接硅连接层输入连接点对应的信号通路结构；与硅连接层输出连接点对应的边界扫描细胞结构的数据输出端连接硅连接层输出连接点、数据输入端连接硅连接层输出连接点对应的信号通路结构；

每个边界扫描细胞结构分别通过扫描输入端和扫描输出端与相邻的边界扫描细胞结构相连，使得各个边界扫描细胞结构依次串联形成边界扫描测试链，形成的边界扫描测试链的两端连接至JTAG控制逻辑，JTAG控制逻辑通过边界扫描测试链对各个连接点进行测试激励传输以及测试结果捕获实现对硅连接层的测试。

其进一步的技术方案为，每个边界扫描细胞结构包括第一多路选择器、第二多路选择器、捕获寄存器和更新寄存器，边界扫描细胞结构的数据输入端连接第一多路选择器的一个输入端以及第二多路选择器的一个输入端，边界扫描细胞结构的扫描输入端连接第一多路选择器的另一个输入端，第一多路选择器的输出端连接捕获寄存器的输入端，捕获寄存器的输出端连接更新寄存器的输入端以及边界扫描细胞结构的扫描输出端，更新寄存器的输出端连接第二多路选择器的另一个输入端，第二多路选择器的输出端连接边界扫描细胞结构的数据输出端。

其进一步的技术方案为，硅连接层内布设有硅连接层配置电路和硅连接层可配置逻辑模块，硅连接层配置电路连接硅连接层可配置逻辑模块形成配置链，JTAG控制逻辑连接硅连接层配置电路与配置链相连，JTAG控制逻辑对配置链实现配置下载以及配置回读。

其进一步的技术方案为，硅连接层可配置逻辑模块包括可配置有源电路，JTAG控制逻辑先通过硅连接层配置电路配置可配置有源电路形成连接在相应连接点之间的信号通路结构，再通过边界扫描测试链对硅连接层进行测试。

其进一步的技术方案为，可配置有源电路为有源器件形成的硅连接层互连网络，硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过硅连接层互连网络中的互连线路相连，JTAG控制逻辑通过硅连接层配置电路配置硅连接层互连网络中各条互连线路的通断使得相应的硅连接层输入连接点与硅连接层输出连接点之间形成信号通路结构。

其进一步的技术方案为，JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个硅连接层输入连接点相连的边界扫描细胞结构，测试激励通过连接点之间的信号通路结构传送到相应的硅连接层输出连接点所连接的边界扫描细胞结构形成测试结果，测试结果通过边界扫描测试链传输到JTAG控制逻辑。

其进一步的技术方案为，硅连接层设置有测试接口，JTAG控制逻辑连接测试接口，硅连接层通过测试接口连接外部ATE测试机，外部ATE测试机依次对测试向量集合中的每个测试向量进行格式转换产生测试激励输出给JTAG控制逻辑，JTAG控制逻辑将每个测试激励对应的测试结果格式化并输出给外部ATE测试机；对于每个测试向量，外部ATE测试机比较测试向量对应的预期测试结果以及实际获取到的测试结果，利用各个测试向量完成对硅连接层的测试。

本发明的有益技术效果是：

本申请提供了一种具有内建测试电路的通用结构的硅连接层，该硅连接层内部布设有JTAG控制逻辑和边界扫描测试链以形成测试电路，JTAG控制逻辑通过边界扫描测试链内部连接在各条信号通路结构中的边界扫描细胞结构即可以完成测试激励传输以及测试结果捕获，且硅连接层内置的上述测试电路支持外部的ATE测试机台，可以轻松实现对硅连接层的测试以在装配前对硅连接层进行快速筛选，保证后期可以采用功能正常的硅连接层与裸片组装形成正常的多裸片硅堆叠互连结构，以保证生产良率。

附图说明

图1是硅连接层上连接点的一种布设示意图。

图2是硅连接层的内部结构示意图以及外部连接示意图。

图3是每个边界扫描细胞结构的电路结构图。

图4是硅连接层的另一种内部结构示意图。

图5是本申请硅连接层利用内建的测试电路实现的测试流程示意图。

图6是硅连接层内的硅连接层互连网络的一种结构示意图。

图7是图6中每个INT的结构图。

图8是图7中配置位对每个多路选择器的控制示意图。

图9是硅连接层互连网络的另一种结构示意图。

图10是硅连接层互连网络的另一种结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请提供了一种具有内建测试电路的通用结构的硅连接层，该硅连接层主要用于多裸片装置内部的各个裸片之间的信号互连，硅连接层1的表面预置有若干个硅连接层输入连接点11和若干个硅连接层输出连接点12，这些连接点用于与裸片表面的连接点对应连接，硅连接层输入连接点11和硅连接层输出连接点12之间按照预定结构进行排布。

为了提高硅连接层的结构通用性，通常配置硅连接层输入连接点11和硅连接层输出连接点12在硅连接层1的表面呈阵列结构排布，如图1所示，本申请以白色圆形表示硅连接层输出连接点12、以黑色圆形表示硅连接层输入连接点11，也即在本申请中，硅连接层1上排布有若干个输入连接点列和若干个输出连接点列，每个输入连接点列中包括成列排布的若干个硅连接层输入连接点11，每个输出连接点列中包括成列排布的若干个硅连接层输出连接点12，输入连接点列和输出连接点列间隔交替排布，且任意相邻两列之间的间距均相等，如图1所示，间隔均为L。每一个输入连接点列中的相邻两个硅连接层输入连接点11之间的间隔通常均相等为L1，每一个输出连接点列中的相邻两个硅连接层输出连接点12之间的间隔通常均相等为L2。其中，L1和L2可以相等也可以不等，但实际操作时通常相等。L1、L2与L可以相等也可以不等，但实际操作时也通常排布为相等，使得硅连接层1表面任意两个相邻的连接点之间的间距均相等，形成等间距的规整行列结构。

无论连接点在硅连接层1表面采用何种布设方式，硅连接层1内布设有连通在硅连接层输入连接点与相应的硅连接层输出连接点之间的信号通路结构，请参考图2所示的示意图。该信号通路结构可以有多种情况：(1)硅连接层输入连接点与相应的硅连接层输出连接点之间直接通过金属连线相连。(2)硅连接层输入连接点与相应的硅连接层输出连接点之间通过金属连线相连且金属连线上布设有无源器件。(3)硅连接层输入连接点与相应的硅连接层输出连接点之间通过金属连线相连且金属连线上布设有有源器件。

硅连接层1内部还布设有JTAG控制逻辑和若干个边界扫描细胞结构CELL(Boundary Scan Cell)，每个边界扫描细胞结构CELL包括数据输入端DATA_IN、数据输出端DATA_OUT、扫描输入端SCAN_IN和扫描输出端SCAN_OUT，每个边界扫描细胞结构分别与一个连接点对应且连接在连接点与相应的信号通路结构之间，与硅连接层输入连接点11对应的边界扫描细胞结构的数据输入端DATA_IN连接其对应的硅连接层输入连接点11、数据输出端DATA_OUT连接其对应的硅连接层输入连接点11对应的信号通路结构。与硅连接层输出连接点12对应的边界扫描细胞结构CELL的数据输出端DATA_OUT连接其对应的硅连接层输出连接点12、数据输入端DATA_IN连接其对应的硅连接层输出连接点12对应的信号通路结构。每个边界扫描细胞结构CELL分别通过扫描输入端SCAN_IN和扫描输出端SCAN_OUT与相邻的边界扫描细胞结构相连，使得各个边界扫描细胞结构依次串联形成边界扫描测试链，形成的边界扫描测试链的两端连接至JTAG控制逻辑，也即边界扫描测试链中起始端的边界扫描细胞结构的扫描输入端SCAN_IN连接JTAG控制逻辑、边界扫描测试链中终端处的边界扫描细胞结构的扫描输出端SCAN_OUT连接JTAG控制逻辑。

其中，如图3所示，每个边界扫描细胞结构CELL包括第一多路选择器MUX1、第二多路选择器MUX2、捕获寄存器S1和更新寄存器S2，捕获寄存器S1和更新寄存器S2均采用D触发器实现。该边界扫描细胞结构的数据输入端DATA_IN连接第一多路选择器MUX1的一个输入端以及第二多路选择器MUX2的一个输入端，该边界扫描细胞结构CELL的扫描输入端SCAN_IN连接第一多路选择器MUX1的另一个输入端，第一多路选择器MUX1的输出端连接捕获寄存器S1的输入端，捕获寄存器S1的输出端连接更新寄存器S2的输入端以及该边界扫描细胞结构的扫描输出端SCAN_OUT，更新寄存器S2的输出端连接第二多路选择器MUX2的另一个输入端，第二多路选择器MUX2的输出端连接该边界扫描细胞结构的数据输出端DATA_OUT。

JTAG控制逻辑可以通过形成的该边界扫描测试链对各个连接点进行测试激励传输以及测试结果捕获实现对硅连接层的测试，具体的：JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个硅连接层输入连接点11相连的边界扫描细胞结构，形成的测试激励通过连接点之间的信号通路结构传送到相应的硅连接层输出连接点12所连接的边界扫描细胞结构形成测试结果，测试结果通过边界扫描测试链传输回JTAG控制逻辑，完成测试激励传输以及测试结果捕获，实现对信号通路结构的测试。每个测试激励对应一个预期测试结果，将预期测试结果与实际捕获到的测试结果进行比较即可以得到最终的测试数据。

该硅连接层1还设置有测试接口，JTAG控制逻辑连接测试接口，如图2所示，该测试接口包括用于信号输入至硅连接层1的TDI、TCK和TMS端子以及用于硅连接层1将信号反馈至外部的TDO端子。则硅连接层1通过该测试接口连接外部的测试机，比如常用的ATE测试机，由外部的ATE测试机提供测试激励以完成对硅连接层1的测试，具体的：先准备好测试向量集合，测试向量集合中包括若干个测试向量，每个测试向量对应一个预期测试结果。对于测试向量集合中的每个测试向量，依次对各个测试向量执行如下过程：外部ATE测试机对测试向量进行格式转换产生测试激励，并通过硅连接层1上的测试接口输出给JTAG控制逻辑，JTAG控制逻辑通过上述过程进行测试激励传输以及测试结果捕获，然后将捕获到的该测试激励对应的测试结果格式化并通过测试接口输出给外部ATE测试机，外部ATE测试机比较该次使用的测试向量对应的预期测试结果以及实际获取到的测试结果并记录本次测试数据。继续其他的测试向量重复执行上述过程进行测试得到各次测试数据直至测试向量集合中所有测试向量都完成测试，则完成对硅连接层1的测试并得到最终的测试数据，可以实现硅连接层的快速筛选。

另外，如图4所示，硅连接层1内部还可以布设硅连接层配置电路以及硅连接层可配置逻辑模块，硅连接层配置电路连接硅连接层可配置逻辑模块形成配置链，硅连接层配置电路根据配置码流对硅连接层可配置逻辑模块进行配置。则此时JTAG控制逻辑还连接硅连接层配置电路以与配置链相连，使得配置过程可经由JTAG控制逻辑控制，则JTAG控制逻辑可以对配置链实现配置下载以及配置回读。

当JTAG控制逻辑接入配置链时，在对硅连接层进行测试之前，首先还要确定连接点之间是否已经形成信号通路结构，若未形成则JTAG控制逻辑首先通过配置链进行配置使得硅连接层输入连接点11连接到相应的硅连接层输出连接点12，再利用上述过程进行测试。具体的：当连接点之间通过金属连线直连或者仅布设有无源器件时或者布设有无需配置的有源器件时，连接点之间固定连通，则无需上述配置过程，直接进行测试。但若连接点之间布设需要配置号通路结构。此时硅连接层1内的硅连接层可配置逻辑模块即包括可配置有源电路，JTAG控制逻辑先通过硅连接层配置电路配置可配置有源电路形成连接在相应连接点之间的信号通路结构，再通过边界扫描测试链对硅连接层进行测试。则硅连接层1的测试流程示意图请参考图5。其中，可配置有源电路为有源器件形成的硅连接层互连网络，硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过硅连接层互连网络中的互连线路相连，JTAG控制逻辑通过硅连接层配置电路配置硅连接层互连网络中各条互连线路的通断使得相应的硅连接层输入连接点与硅连接层输出连接点之间形成信号通路结构。

其中，硅连接层互连网络具有多种实现方式和结构，如下所示：

1、硅连接层互连网络的结构与现有FPGA内部的互连资源的结构类似，也即，如图6所示，硅连接层互连网络包括若干个互连资源模块INT，INT可以按照阵列结构排布。请参考图7，每个互连资源模块INT内包括配置位和若干个互连的可编程多路选择器MUX，各个可编程多路选择器MUX的输入和输出连接该互连资源模块INT内部的其他MUX或者引出到该INT外部与其他INT相连。配置位的值控制各个INT中可编程多路选择器MUX的工作状态，从而在该INT内部形成不同结构的线路，配置位可以由SRAM、锁存器(Latch)、移位寄存器(shiftregister)以及flash等实现，本申请以SRAM为例说明。在本申请中，请参考图8，互连资源模块INT中的每个可编程多路选择器MUX由若干个NMOS管搭建而成，具有面积优势，但也存在阈值损失的问题，因此在输出端口处还设置有电平回复电路，同时也可以通过提高配置RAM电压来减轻阈值损失现象，配置位的值控制各个NMOS管的通断从而实现对MUX工作状态的控制。

任意两个互连资源模块INT之间通过相应跨度的互连线相连，每个INT可以通过小跨度的互连线与相邻的INT相连，也可以通过大跨度的互连线与间隔的INT相连，硅连接层内存在不同跨度的互连线，可以快速实现长距离的信号传输。

各个硅连接层输入连接点11和硅连接层输出连接点12均接入相应的互连资源模块INT。每个硅连接层输入连接点11和硅连接层输出连接点12之间的一条互连线路中包括若干个互连资源模块INT中的若干个可编程多路选择器MUX以及若干条互连线，硅连接层配置电路连接各个互连资源模块INT中的配置位并写入配置码流，配置位的值用于控制各个可编程多路选择器MUX的工作状态，通过各个INT内部各个配置位对MUX的控制，可以实现对各条互连线路通断的控制。

2、硅连接层互连网络采用Crossbar架构，请参考图9，硅连接层互连网络包括配置位阵列和交叉开关阵列，交叉开关阵列包括若干行绕线和若干列绕线，每行绕线与每列绕线的交叉位置处分别设置一个可编程开关。交叉开关阵列的各行绕线分别连接各个硅连接层输入连接点11，交叉开关阵列的各列绕线分别连接各个硅连接层输出连接点12，任意一个硅连接层输入连接点11通过交叉开关阵列与任意一个硅连接层输出连接点12之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置位，配置位阵列的值用于控制各个可编程开关的状态实现对各条互连线路通断的控制。配置位阵列的实现方式也有多种，与上述第一种情况中对配置位的介绍类似，本申请不再赘述。

该结构具有低延迟、高吞吐量的优点，通过有源的绕线和硅连接层的配置能力，满足任意的硅连接层输入连接点11可以连接到任意的硅连接层输出连接点12的要求。进一步的，在适当的配置下，交叉开关阵列中的每一根绕线上还设置有若干个有源器件，和/或，绕线还具有预定绕线结构，绕线上的有源器件包括缓冲器BUFF和多路选择器MUX中的至少一种。

3、Crossbar架构虽然具有低延迟和高吞吐量，但是通常硅连接层输入连接点11和硅连接层输出连接点12的数量很大，通过Crossbar架构实现难度较大且代价高昂。为了解决这一问题，硅连接层互连网络可以采用CLOS架构，请参考图10，硅连接层互连网络包括配置位阵列和多级交换网络，多级交换网络由若干个可编程交换单元构成多级结构，在每一级，每个可编程交换单元都和下一级的可编程交换单元相连接，一个典型的多级交换网络由K和N两个参数定义，如图10以三级结构为例，参数K是中间级可编程交换单元的数量，N表示的是第一级(第三级)可编程交换单元的数量，第一级和第三级由N个K*K的可编程交换单元组成，中间级由K个N*N的可编程交换单元组成，整个构成了K*N的多级交换网络，即该网络有K*N个输入端口和输出端口。多级交换网络的输入端口连接各个硅连接层输入连接点11，多级交换网络的输出端口连接各个硅连接层输出连接点12，任意一个硅连接层输入连接点11通过多级交换网络与任意一个硅连接层输出连接点12之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置码流，配置位阵列的值用于控制各个可编程交换单元的状态实现对各条互连线路通断的控制。同样的，配置位阵列的形式与上述第一种情况中对配置位的介绍类似，本申请不再赘述。

CLOS网络也可以递归构建，也即对于需要更高容量的多级交换网络，中间级也可以是一个3级的CLOS网络，比如4个第一(三)级N*N芯片的加上2个N*N的第二级芯片可构成一个2N*2N的交换网络。由于CLOS网络的递归特性，它理论上具有无与伦比的可扩展性，支持交换机端口数量、端口速率和系统容量的平滑扩展。CLOS架构可以做到严格的无阻塞(Non-blocking)、可重构(Re-arrangeable)、可扩展(Scalable)。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (6)

1.一种具有内建测试电路的通用结构的硅连接层，其特征在于，所述硅连接层的表面预置有若干个连接点，包括硅连接层输入连接点和硅连接层输出连接点，所述硅连接层内部布设有连通在硅连接层输入连接点与相应的硅连接层输出连接点之间的信号通路结构；

所述硅连接层内部布设有JTAG控制逻辑和若干个边界扫描细胞结构，每个所述边界扫描细胞结构包括数据输入端、数据输出端、扫描输入端和扫描输出端，每个所述边界扫描细胞结构分别与一个连接点对应且连接在所述连接点与相应的信号通路结构之间，与硅连接层输入连接点对应的所述边界扫描细胞结构的数据输入端连接所述硅连接层输入连接点、数据输出端连接所述硅连接层输入连接点对应的信号通路结构；与硅连接层输出连接点对应的所述边界扫描细胞结构的数据输出端连接所述硅连接层输出连接点、数据输入端连接所述硅连接层输出连接点对应的信号通路结构；

每个所述边界扫描细胞结构分别通过扫描输入端和扫描输出端与相邻的边界扫描细胞结构相连，使得各个所述边界扫描细胞结构依次串联形成边界扫描测试链，形成的所述边界扫描测试链的两端连接至所述JTAG控制逻辑，所述JTAG控制逻辑通过所述边界扫描测试链对各个连接点进行测试激励传输以及测试结果捕获实现对所述硅连接层的测试，包括：所述JTAG控制逻辑将测试激励通过所述边界扫描测试链传输到与各个硅连接层输入连接点相连的边界扫描细胞结构，测试激励通过连接点之间的信号通路结构传送到相应的硅连接层输出连接点所连接的边界扫描细胞结构形成测试结果，所述测试结果通过所述边界扫描测试链传输到所述JTAG控制逻辑。

2.根据权利要求1所述的硅连接层，其特征在于，每个所述边界扫描细胞结构包括第一多路选择器、第二多路选择器、捕获寄存器和更新寄存器，所述边界扫描细胞结构的数据输入端连接所述第一多路选择器的一个输入端以及所述第二多路选择器的一个输入端，所述边界扫描细胞结构的扫描输入端连接所述第一多路选择器的另一个输入端，所述第一多路选择器的输出端连接所述捕获寄存器的输入端，所述捕获寄存器的输出端连接所述更新寄存器的输入端以及所述边界扫描细胞结构的扫描输出端，所述更新寄存器的输出端连接所述第二多路选择器的另一个输入端，所述第二多路选择器的输出端连接所述边界扫描细胞结构的数据输出端。

3.根据权利要求1或2所述的硅连接层，其特征在于，所述硅连接层内布设有硅连接层配置电路和硅连接层可配置逻辑模块，所述硅连接层配置电路连接所述硅连接层可配置逻辑模块形成配置链，所述JTAG控制逻辑连接所述硅连接层配置电路与所述配置链相连，所述JTAG控制逻辑对所述配置链实现配置下载以及配置回读。

4.根据权利要求3所述的硅连接层，其特征在于，

所述硅连接层可配置逻辑模块包括可配置有源电路，所述JTAG控制逻辑先通过所述硅连接层配置电路配置所述可配置有源电路形成连接在相应连接点之间的信号通路结构，再通过所述边界扫描测试链对所述硅连接层进行测试。

5.根据权利要求4所述的硅连接层，其特征在于，

所述可配置有源电路为有源器件形成的硅连接层互连网络，所述硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过所述硅连接层互连网络中的互连线路相连，所述JTAG控制逻辑通过所述硅连接层配置电路配置所述硅连接层互连网络中各条互连线路的通断使得相应的硅连接层输入连接点与硅连接层输出连接点之间形成信号通路结构。

6.根据权利要求1所述的硅连接层，其特征在于，所述硅连接层设置有测试接口，所述JTAG控制逻辑连接所述测试接口，所述硅连接层通过所述测试接口连接外部ATE测试机，所述外部ATE测试机依次对测试向量集合中的每个测试向量进行格式转换产生测试激励输出给所述JTAG控制逻辑，所述JTAG控制逻辑将每个测试激励对应的测试结果格式化并输出给所述外部ATE测试机；对于每个测试向量，所述外部ATE测试机比较所述测试向量对应的预期测试结果以及实际获取到的测试结果，利用各个测试向量完成对所述硅连接层的测试。

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